JP2004165905A

JP2004165905A - 半導体集積回路

Info

Publication number: JP2004165905A
Application number: JP2002328328A
Authority: JP
Inventors: Masahiro Doi; 昌宏土肥; Fumiaki Fujii; 文明藤井
Original assignee: Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Solutions Technology Ltd
Priority date: 2002-11-12
Filing date: 2002-11-12
Publication date: 2004-06-10

Abstract

【課題】複数のアナログ信号を切り換えてＡＤ変換する場合に回路規模が小さく且つ高い変換精度が得られるデルタシグマ変調方式のＡＤ変換回路を提供することにある。
【解決手段】サンプリングされた電圧（ＩＮ）と前にデジタル化された信号に対応して選択された選択電圧（Ｖｒｅｆ，−Ｖｒｅｆ）とを加算して積算する加算器および積分器（１０，２０）と、該積分器の出力を１ビット信号にデジタル化する比較器（３１）と、該比較器の出力を計数するカウンタ（３５）とを備えたデルタシグマ変調方式のＡＤ変換回路において、入力を複数チャンネルの入力信号の中から選択的に切り換える切換え器（３８）と、上記積分器（２０）の残留電圧と選択回路（２５）の出力とを初期値にするリセット回路（２４，３２，３４）とを備え、入力信号の切り換えに伴って積分器や選択回路のリセットが行われる構成とした。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
この発明は、デルタシグマ変調方式のＡＤ変換回路を備えた半導体集積回路に関し、複数チャンネルのアナログ信号をＡＤ変換する場合に利用して特に有用な技術に関する。
【０００２】
【従来の技術】
従来、連続するアナログ信号をＡＤ変換するのに、アナログ信号をＡＤ変換の動作周波数よりも数十〜数千倍高い周波数でサンプリング（以下オーバーサンプリングと称する）して、このオーバーサンプリングされた電圧をデルタシグマ変調器で１ビットのデジタル信号に変調するとともに、このような変調を１回のＡＤ変換動作の中で繰り返し行って、その間の出力をＮビットカウンタでカウントすることでデジタル信号を出力するように構成されたＡＤ変換回路がある（例えば特許文献１参照）。このようなＡＤ変換回路は、連続するアナログ信号を小さな回路規模で比較的高い変換精度でＡＤ変換することが出来るという利点がある。
【０００３】
【特許文献１】
特開２０００−２５２８２８号公報
【０００４】
【発明が解決しようとする課題】
デルタシグマ変調方式のＡＤ変換回路では、１回のＡＤ変換処理の終りに変調回路の積分器に残余電圧が残ってしまうため、この残余電圧が次のＡＤ変換処理の誤差となってＡＤ変換の変換精度が劣化するという課題がある。すなわち、１回のＡＤ変換の動作期間にＮビット分の回数（２^Ｎ回）のデルタシグマ変調およびカウントを行う場合、Ｎビットカウンタの最下位ビットに残余電圧の誤差が現われるため、Ｎ−１ビットの変換精度しか得られない。
【０００５】
このような誤差が生じるため、デルタシグマ変調方式のＡＤ変換回路は主に音声信号のような連続するアナログ信号を連続的にＡＤ変換していく用途に用いられ、例えば複数のアナログ信号を切り換えながら順次ＡＤ変換していくような非連続的なＡＤ変換に用いられることは無かった。不連続に切り換えられるアナログ信号をＡＤ変換する場合、アナログ信号が切り換わるたびに残余電圧による誤差がランダムに現われてしまうので誤差はそのまま変換精度の劣化となってしまう。
【０００６】
この発明の目的は、複数のアナログ信号を切り換えてＡＤ変換する場合に回路規模が小さく且つ高い変換精度が得られるＡＤ変換回路を提供することにある。
【０００７】
この発明の他の目的は、前の変換処理で残された残余電圧を回路面積を大きくすることなく速やかに除去して変換精度の高いＡＤ変換を実現することのできるデルタシグマ変調方式のＡＤ変換回路を提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、サンプリングされた電圧と既にデジタル化された信号に対応して選択された選択電圧とを加算して積算する加算器および積分器と、該積分器の出力を例えば１ビット信号にデジタル化する比較器と、該比較器の出力を計数するカウンタとを備えたデルタシグマ変調方式のＡＤ変換回路において、入力を複数チャンネルの入力信号の中から選択的に切り換える入力切換え器と、上記積分器の残留電圧と上記選択電圧とを初期値にするリセット回路とを備え、入力信号の切り換えに伴って積分器や選択電圧のリセットが行われるようにしたものである。
【００１１】
このような手段によれば、回路規模の小さなデルタシグマ変調方式のＡＤ変換回路により複数チャンネルのアナログ信号を順次切り換えながら高い変換精度でＡＤ変換していくことが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１３】
［第１実施例］
図１は、本発明の第１実施例に係るデルタシグマ変調方式のＡＤ変換回路を示す構成図、図２はこのＡＤ変換回路の動作を説明するタイムチャートである。
【００１４】
この実施例に係るＡＤ変換器は、例えばＭＲ素子と呼ばれる方位検出用の素子から出力されるアナログの検出電圧を例えばＮビットのデジタル信号に変換するもので、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。
【００１５】
この第１実施例に係るＡＤ変換回路は、キャパシタＣ１，Ｃ２やスイッチ１１〜１４等からなり入力電圧ＩＮと選択電圧Ｖｒｅｆ，−Ｖｒｅｆを加算する加算器１０と、キャパシタＣ３やオペアンプ２１およびスイッチ２４からなり加算器１０の出力を積算する積分器２０と、積分器２０の出力に応じてハイレベルかロウレベルの１ビットデジタル信号ＯＵＴを出力する比較器３１と、該比較器３１から出力される１ビットデジタル信号ＯＵＴの値に応じて選択電圧Ｖｒｅｆ，−Ｖｒｅｆを加算器１０に出力する選択回路としてのスイッチ２５と、比較器３１から出力される１ビットデジタル信号ＯＵＴをカウントするカウンタ３５と、リセット信号に基づき積分器２０をリセットさせる信号を生成するＡＮＤ回路３２と、リセット信号に基づきスイッチ２５をリセットさせる信号を生成する論理回路３３とから構成される。上記のスイッチ１１〜１４，２４，２５は、例えばＭＯＳトランジスタから構成され、また、上記のスイッチ２４やＡＮＤ回路３２および論理回路３３はリセット回路を構成するものである。
【００１６】
上記の加算器１０および積分器２０は、ＡＤ変換の動作周波数よりも例えば２^１２倍以上高いサンプリング周波数のクロック信号φＡ，φＢに同期して動作する。すなわち、クロック信号φＡがハイレベルのときにスイッチ１１，１３がオンされてキャパシタＣ１，Ｃ２にそれぞれサンプリング電圧と選択電圧Ｖｒｅｆ又は−Ｖｒｅｆとが保持され、その後、クロック信号φＢがハイレベルのときにスイッチ１２がオンされてキャパシタＣ１，Ｃ２に保持された電圧が加算されて積分器２０に出力される。そして、この出力電圧がキャパシタＣ３に積算保持されてオペアンプ２１から出力される。
【００１７】
比較器３１は、積分器２０の出力電圧が閾値電圧より高ければハイレベルの信号ＯＵＴを、閾値電圧より低ければロウレベルの信号ＯＵＴを出力する。
【００１８】
カウンタ３５は、例えばＮビット（例えば１２ビット）カウンタであり、比較器３１からの１ビットデジタル信号を例えば２^Ｎ個のクロック期間分カウントを行う。そして、この値がＡＤ変換回路のデジタル出力となる。
【００１９】
リセット信号は、図２に示すように、カウンタ３５においてカウントが開始されるタイミングの１クロック期間前に出力される。そして、ＡＮＤ回路３２によりクロック信号φＡのハイレベル期間にスイッチ２４に出力されて該スイッチ２４をオンさせる。これにより、積分器２０のキャパシタＣ３に保持された残余電圧が０Ｖにされる。また、リセット信号は論理回路３３を介してスイッチ２５にも出力されてスイッチ２５を接地電位ＧＮＤに接続させる。これにより、キャパシタＣ２に保持される電圧も０Ｖにされる。
【００２０】
論理回路３３はリセット信号と比較器３１の出力信号ＯＵＴを受けてそれらに応じた２ビットの信号をスイッチ２５に出力する。また、スイッチ２５は、論理回路３３からの２ビットの信号とクロック信号φＡ，φＢとを受けて、それぞれに応じた接続先を選択する。具体的には、クロック信号φＡがハイレベルのときには接地電位ＧＮＤへ接続し、クロック信号φＢがハイレベルで論理回路３３の出力がハイレベルのリセット信号を示しているときには接地電位ＧＮＤへ、クロック信号φＢがハイレベルで且つ論理回路３３の出力がロウレベルのリセット信号で出力信号ＯＵＴが“１”を示しているときには正の基準電圧Ｖｒｅｆへ、クロック信号φＢがハイレベルで且つ論理回路３３の出力がロウレベルのリセット信号で出力信号ＯＵＴが“０”を示しているときには負の基準電圧−Ｖｒｅｆへ、それぞれ接続を切り換える。
【００２１】
以上のような構成により、加算器１０、積分器２０、比較器３１およびスイッチ２５からなるデルタシグマ変調器において、ＡＤ変換の動作周波数よりも数十〜数千倍高いサンプリング周波数でサンプリングされた入力電圧ＩＮがこのサンプリング周波数で１ビットデジタル信号ＯＵＴに変調され、このような変調を１回のＡＤ変換処理の中で所定回数繰り返し行われるとともに、この１ビットデジタル信号ＯＵＴがカウンタ３５で所定回数分カウントされることで、１回のＮビットＡＤ変換が完了される。
【００２２】
また、カウンタ３５によるカウントの開始前に、リセット信号に基づき積分器２０のキャパシタＣ３に保持された残余電圧が０Ｖにされ、また、スイッチ２５の接続が接地電位ＧＮＤに固定されるので、前回のＡＤ変換処理の残余電圧等による誤差がなくなり、カウンタ３５でカウントしただけの変換精度を得ることが出来る。例えば、カウンタ３５がＮビットカウンタで２^Ｎ回のカウントを行うものとすれば、リセット処理無しではＮ−１ビットの変換精度しか得られないのに対して、リセット処理を行うことでＮビットの変換精度を得ることが出来る。
【００２３】
また、同一の変換周波数で同一の変換精度を得るためには、リセット処理無しの場合にはリセット処理有りの場合よりも１ビット分余計にカウントを行わなければならないので、ＡＤ変換にかかる処理時間はリセット処理により半分に短縮することが出来る。
【００２４】
［第２実施例］
図３には、本発明の第２実施例に係るＡＤ変換回路の構成図を示す。
【００２５】
この第２実施例のＡＤ変換回路はスイッチ２５をリセットするのにＯＲ回路３４で比較器３１の出力とリセット信号の論理和を取ってその信号をスイッチ２５に出力することで、リセット期間にスイッチ２５の接続先を常に基準電圧−Ｖｒｅｆとしたものである。その他の構成は第１実施例のＡＤ変換回路と同様であり、動作も図２のタイムチャートに示される通りである。
【００２６】
このようなＡＤ変換回路においては、リセット直後の積分器２１の積算電圧は０Ｖにならず基準電圧−Ｖｒｅｆとなるが、前回のＡＤ変換の処理に関係なく常に一定値となるので、ＡＤ変換の変換精度を劣化させることはない。
【００２７】
なお、リセット期間にスイッチ２５で選択される電圧を正の基準電圧Ｖｒｅｆとしても良い。
【００２８】
この第２実施例のＡＤ変換回路によれば、第１実施例の論理回路３３を１個のＯＲ回路３４に置き換えることが出来るので、第１実施例の回路よりも回路面積をさらに小さくすることが出来る。
【００２９】
［第３実施例］
図４には、本発明の第３実施例に係るＡＤ変換回路を示す構成図を、図５にはこのＡＤ変換回路の動作を説明するタイムチャートを示す。なお、図４において加算器１０やスイッチ２５を簡略化して描いているが、この部分は図３のＡＤ変換回路と同一の構成である。
【００３０】
この第３実施例のＡＤ変換回路は、その入力信号を例えば方位検出用の素子から出力されるＸ軸方向の検出電圧Ａ（正相），／Ａ（逆相）とＹ軸方向の検出電圧Ｂ（正相），／Ｂ（逆相）とからなる複数チャンネルの信号にしたものである。
【００３１】
特に制限されるものではないが、このように正相信号Ａ，Ｂと逆相信号／Ａ，／Ｂとを共にＡＤ変換して、正相信号Ａ，Ｂのアナログ値から逆相信号／Ａ，／Ｂのアナログ値を減算することで、正相信号と逆相信号とに共に含まれるオフセット電圧Ｖｏｆを相殺して、オフセット電位を取り除いた“｛（Ａ＋Ｖｏｆ）−（／Ａ＋Ｖｏｆ）｝／２＝Ａ”，“｛（Ｂ＋Ｖｏｆ）−（／Ｂ＋Ｖｏｆ）｝／２＝Ｂ”のデジタル変換値を得ることが出来る。
【００３２】
ＡＤ変換器の入力段には、これら複数チャンネルのアナログ信号を入力する複数の入力端子と、これら複数の入力端子の何れかから入力信号を選択的に内部回路に取り込むセレクト回路３８とが設けられている。
【００３３】
図５に示されるように、セレクト回路３８は、例えば、システムクロック信号に基づくタイミング制御によりＡＤ変換の動作周波数に合せて所定周期（例えば１回のＡＤ変換動作期間Ｔ１）で選択が切り換えられるように制御され、それにより複数のアナログ入力信号Ａ，／Ａ，Ｂ，／Ｂが順番にＡＤ変換器に入力されてＡＤ変換処理される。
【００３４】
また、同様にシステムクロック信号に基づくタイミング制御により、入力信号Ａ，／Ａ，Ｂ，／Ｂの切換えが行われてその入力信号のＡＤ変換が開始される１クロック前には、リセット信号が出力されて積分器２０とスイッチ２５のリセットが行われるようになっている。
【００３５】
以上のように、この実施例に係るＡＤ変換回路によれば、それぞれ独立した複数チャンネルのアナログ信号の中から入力を順次切り換えてＡＤ変換を行う場合でも、リセット処理により変換精度を落とすことなく各アナログ信号のＡＤ変換処理を行うことが出来る。また、このようなデジタル変換を１個のデルタシグマ変調方式のＡＤ変換回路で実現できる、すなわち小さな回路規模で実現できるという効果が得られる。
【００３６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
例えば、実施例ではデルタシグマ変調器の加算器および積分器としてキャパシタの各電極の接続をスイッチさせながら電圧の加算と積算とを行うスイッチドキャパシタ方式のものを例示したが、オペアンプを用いた加算器や抵抗とキャパシタとを用いた積分回路など、種々の回路を適用することが可能である。
【００３８】
また、第２実施例においてリセット信号を供給するＡＮＤ回路３２やＯＲ回路３４は例えば出力先の素子の極性を逆転させたり入力信号を逆相にするなどして、ＮＡＮＤ回路やＮＯＲ回路などの他の論理ゲートに変更することも可能である。
【００３９】
また、第３実施例において多チャンネルの入力の切換えとリセット信号の出力とを、１回のＡＤ変換ごとに行うものとして説明したが、これに限定されず、例えば複数回のＡＤ変換ごとに入力切換えとリセット信号の出力を行うようにしても良いし、或いは、任意のタイミングで入力の切り換えを行い、それに同期させてリセット信号を出力させるようにしても良い。
【００４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である方位検出用素子の検出電圧をデジタル変換するＡＤ変換回路について説明したがこの発明はそれに限定されるものでなく、種々のアナログ信号をデジタル変換する場合に広く利用することができる。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４２】
すなわち、本発明に従うと、回路規模の小さなＡＤ変換回路を用いて複数チャンネルのアナログ信号を高い変換精度で順次ＡＤ変換できるという効果がある。
【００４３】
また、デルタシグマ変調方式のＡＤ変換回路でＡＤ変換処理の誤差となる積分器の残余電圧や選択回路の出力電圧を、回路面積を大きくすることなく取り除くことが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＡＤ変換回路を示す構成図である。
【図２】図１のＡＤ変換回路の動作を説明するタイムチャートである。
【図３】本発明の第２実施例に係るＡＤ変換回路を示す構成図である。
【図４】本発明の第３実施例に係るＡＤ変換回路を示す構成図である。
【図５】図４のＡＤ変換回路の動作を説明するタイムチャートである。
【符号の説明】
１０加算器
２０積分器
２４スイッチ（リセット回路）
２５スイッチ（選択回路）
３１比較器
３２ＡＮＤゲート
３３論理回路
３４ＯＲゲート
３５カウンタ
３８セレクト回路（入力切換え器）
Ｃ１第１容量
Ｃ２第２容量
Ｃ３第３容量

Claims

デジタル化された信号に応じて電圧を選択する選択回路と、サンプリングされた電圧と既にデジタル化された信号に対応して上記選択回路により選択された電圧とを加算する加算器と、該加算器の出力を積算する積分器と、該積分器の出力をデジタル化する比較器と、該比較器の出力を計数するカウンタとを備えたＡＤ変換回路を有する半導体集積回路であって、
複数チャンネルの信号の中から一つを選択して上記ＡＤ変換回路へ入力させる入力切換え器と、
上記積分器の残留電圧と上記選択回路の出力電圧とを初期値にリセットするリセット回路とを備え、
上記入力切換え器による入力信号の切り換えに伴って上記リセットが行われるように構成されていることを特徴とする半導体集積回路。
上記複数チャンネルの入力信号には第１のアナログ信号と当該第１のアナログ信号の極性を反転させた第２のアナログ信号とが含まれることを特徴とする請求項１に記載の半導体集積回路。
上記加算器および上記積分器には、上記サンプリングされた電圧を保持する第１容量と上記選択回路からの電圧を保持する第２容量と上記加算器の出力を積算した電圧を保持する第３容量とが設けられ、
上記リセット回路はリセット信号に基づき上記第２容量と上記第３容量に保持される電圧を初期電圧にするように構成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
デジタル化された信号に応じて電圧を選択する選択回路と、サンプリングされた電圧と既にデジタル化された信号に対して上記選択回路により選択された電圧とを加算する加算器と、該加算器の出力を積算する積分器と、該積分器の出力をデジタル化する比較器と、該比較器の出力を計数するカウンタとを備えたＡＤ変換回路を有する半導体集積回路であって、
上記加算器および上記積分器には、上記サンプリングされた電圧を保持する第１容量と上記選択回路からの電圧を保持する第２容量と上記加算器の出力を積算した電圧を保持する第３容量とが設けられ、
上記ＡＤ変換回路には、リセット信号に基づき上記第２容量と上記第３容量に保持された電圧を初期電圧にリセットするリセット回路が設けられていることを特徴とする半導体集積回路。
上記リセット回路は、リセット信号に基づき上記第３容量の電荷を放電させるスイッチと、上記比較器の出力とリセット信号の論理和をとって上記選択回路に入力される電圧選択用の信号を生成する論理ゲートとを備えていることを特徴とする請求項３又は４に記載の半導体集積回路。