JPH04302222A - シグマデルタ型d/a変換器システム - Google Patents
シグマデルタ型d/a変換器システムInfo
- Publication number
- JPH04302222A JPH04302222A JP3089012A JP8901291A JPH04302222A JP H04302222 A JPH04302222 A JP H04302222A JP 3089012 A JP3089012 A JP 3089012A JP 8901291 A JP8901291 A JP 8901291A JP H04302222 A JPH04302222 A JP H04302222A
- Authority
- JP
- Japan
- Prior art keywords
- type
- signal
- converter
- sigma
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims 1
- 238000005070 sampling Methods 0.000 abstract description 22
- 238000013139 quantization Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 101100445834 Drosophila melanogaster E(z) gene Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
め要約のデータは記録されません。
Description
常に高い周波数で変換動作を行い、高いS/N値を得る
、オ−バ−サンプリング型D/A変換器のうち、ディジ
タル・シグマデルタ変換器を用いたシグマデルタ型D/
A変換器(以下、ΣΔ型D/A変換器という。)の改良
に関する。
に符号化する場合、D/A変換器のサンプリング周波数
fS を信号周波数帯域fB の2倍以上に設定すれば
、該アナログ信号の情報が損なわれないことは、ナイキ
ストの定理が知らせるところである。そこで、一般的な
D/A変換器のサンプリング周波数fS は、信号周波
数帯域fB の2.2〜2.4倍に設定されているのが
普通である。
数fS を信号周波数帯域fB に比べて十分に高く設
定し、これにより変換精度を高めた、オ−バ−サンプリ
ング型D/A変換器が開発され、実用化されている。こ
のオ−バ−サンプリング型D/A変換器のS/N値の最
大値S/NMAX は、ビット数(分解能)をnとする
と、次式(1)で表すことができる。
2fB ) …(1)つまり、上記(1)式から
わかるように、S/NMAX は、サンプリング周波数
fS に比例するため、サンプリング周波数fS を高
く設定すればする程、変換精度を高めることができる。 ところが、サンプリング周波数fS を2倍にしても、
S/N値は3dBにしか改善されないが、ビット数nを
1ビット増やせば、S/N値は6dBに改善されるため
効率が良くない。そこで、サンプリング周波数fS を
余り高くしなくとも、S/N値を十分に大きくできるよ
うなオ−バ−サンプリング型D/A変換器の改良型が数
多く開発されている。
器(以下、ΣΔ変調器という。)を用いたΣΔ型D/A
変換器が知られている。図8は、一次のΣΔ変調器を用
いたΣΔ型D/A変換器を示している。図8において、
11はΣΔ変調器を、21はD/A変換回路をそれぞれ
示している。また、X(z)は入力信号のz変換を、Y
(z)は出力信号のz変換を、E(z)は量子化誤差の
z変換をそれぞれ表している。
示すような動作を行う。まず、入力信号(ディジタル信
号)X(z)が減算器13に入力される。減算器13の
出力信号は、積分回路14に入力される。積分回路14
は、加算器15および1クロック遅延回路16により構
成されている。積分回路14の出力信号は、量子化器1
7に入力される。また、量子化器17により積分回路1
4の出力信号が量子化されると、量子化誤差E(z)が
生じる。量子化器17の出力信号Y(z)は、1クロッ
ク遅延回路18を介して、帰還信号として減算器13に
入力される。また、量子化器17の出力信号Y(z)は
、D/A変換回路21に入力され、ディジタル信号がア
ナログ信号に変換される。
(2)に示す関係が成立する。
…(2)ここで、量子化誤差E(z)は
、通常、入力信号X(z)とは無相関であり、周波数特
性もフラットであると考えられている。この結果、上記
ΣΔ型D/A変換器の雑音周波数特性は、当該変換器の
クロックの周期をTとすれば、次式(3)で表すことが
できる。
…(3)但し、ωは角
周波数であり、ωT<<1とする。
て信号周波数帯域fB を十分に低くすれば、雑音のパ
ワ−はサンプリング周波数(fS )2 に比例するた
め、サンプリング周波数fS を2倍にするごとに、信
号周波数帯域fB でのS/N値は9dB改善される。
D/A変換器を示している。このD/A変換器は、m段
の積分回路19を有し、次式(4)で示すような伝達特
性を持っている。
) …(4)但し、mは次数である。
A変換器では、サンプリング周波数fS を2倍にする
ごとに、信号周波数帯域fB でのS/N値は3×(2
m+1)dB改善される。
用いたΣΔ型D/A変換器と全く等価であるΣΔ型D/
A変換器である。図10において、20はフィルタ回路
を示している。このΣΔ型D/A変換器の伝達関数H(
z)を次式(5)に示すようにすれば、m次のΣΔ型D
/A変換器が構成される。
…(5)図8〜図10に
示すようなΣΔ型D/A変換器では、性能を向上させる
ためには、サンプリングレ−トを上げる、またはΣΔ変
調器の次数を上げる、といういずれかの処置を行わなけ
ればならない。しかしながら、サンプリングレ−トが所
定値以上になると、D/A変換回路の変換速度が当該サ
ンプリングレ−トに対応できなくなり、性能が劣化する
という欠点がある。また、ΣΔ変調器の次数を上げると
、安定度が低下し、リミッタで出力振幅を制御する必要
が生じるため、性能の改善が図れないという欠点がある
。
ΣΔ型D/A変換器の性能を向上させるため、サンプリ
ングレ−トを上げると、D/A変換回路の変換速度が当
該サンプリングレ−トに対応できなくなり、性能が劣化
するという欠点があった。また、ΣΔ変調器の次数を上
げると、安定度が低下し、リミッタで出力振幅を制御す
る必要が生じ、性能の改善が図れないという欠点があっ
た。
ものであり、ΣΔ変調器を用いたΣΔ型D/A変換器に
おいて、サンプリングレ−トを上げること、およびΣΔ
変調器の次数を上げることなしに、その性能を向上させ
ることができるΣΔ型D/A変換器システムを提供する
ことを目的とする。
に、本発明のΣΔ型D/A変換器システムは、複数の同
一のディジタル信号にそれぞれ異なる直流オフセットを
加算する手段と、前記直流オフセットが加算された前記
複数のディジタル信号を複数のアナログ信号に変換する
複数のΣΔ型D/A変換器と、変換された前記複数のア
ナログ信号を加算して出力する出力手段とを備えている
。
号には、それぞれ異なる直流オフセットが加算され、こ
の後、ΣΔ型D/A変換器により前記複数のディジタル
信号を複数のアナログ信号に変換している。また、前記
複数のアナログ信号を加算した後、出力している。この
ため、サンプリングレ−トを上げること、およびΣΔ変
調器の次数を上げることなしに、その性能を向上させる
ことができる。
について詳細に説明する。
テムの基本構成を示すものである。図1において、本シ
ステムの入力ノ−ド30には、k個の加算器311 ,
312 ,…,31k が並列状に接続されている。そ
れぞれの加算器311 ,312 ,…,31kは、例
えば図8〜図10に示すような構成を有するΣΔ型D/
A変換器321 ,322 ,…,32k に接続され
ている。k個のΣΔ型D/A変換器321 ,322
,…,32k は、それぞれ抵抗33を介して、本シス
テムの出力ノ−ド34に接続されている。
に示すような動作を行う。まず、本システムの入力ノ−
ド30からディジタル信号が入力され、このディジタル
信号は、それぞれk(kは2以上の自然数)個の加算器
311 ,312 ,…,31k に入力される。また
、k個の加算器311 ,312 ,…,31k には
、それぞれ異なったDC(直流)オフセットが入力され
る。例えば、加算器311 には、DCオフセット手段
351 から発生されたDCオフセット1が入力され、
加算器312 には、DCオフセット手段352 から
発生されたDCオフセット2が入力され、同様に加算器
31k には、DCオフセット手段35k から発生さ
れたDCオフセットkが入力される。加算器311 ,
312 ,…,31k では、ディジタル信号とDCオ
フセットとが加算される。加算器311 ,312 ,
…,31k の出力信号は、それぞれΣΔ型D/A変換
器321 ,322 ,…,32k に入力される。
…,32k では、量子化器を有するために、量子化ノ
イズが発生する。ところが、この量子化ノイズの波形は
、ディジタル信号(入力信号)に依存する。そこで、互
いに異なるDCオフセットが加算された各ディジタル信
号を、所定のΣΔ型D/A変換器321 ,322 ,
…,32k へ入力してやると、そのΣΔ型D/A変換
器321 ,322 ,…,32k では、それぞれ互
いに異なる量子化ノイズが発生する。
互いに異なるDCオフセットを加え、この後、そのディ
ジタル信号をΣΔ型D/A変換器に入力してやれば、Σ
Δ型D/A変換器の間で概略相関がない量子化ノイズが
発生する。また、ΣΔ型D/A変換器の出力信号(アナ
ログ信号)を加算してやれば、ディジタル信号に対応し
たアナログ信号はk倍されるが、量子化ノイズはk1/
2 倍される。これは、それぞれのΣΔ型D/A変換器
で発生する量子化ノイズは、互いに相互相関がないので
、ΣΔ型D/A変換器の出力信号を加算しても、量子化
ノイズは、単なるパワ−の加算にとどまり、同一のΣΔ
型D/A変換器を使用したと仮定すると、各ノイズパワ
−の平均値は同じとなるからである。これにより、S/
N値は、10・log{k}dBだけ改善される。
セット1〜kが非常に接近していると、互いに異なる量
子化ノイズであっても、相互の相関が強く、ΣΔ型D/
A変換器の出力信号を加算すると、可聴帯域でビ−ト成
分が発生すると考えられる。そこで、実験では、DCオ
フセット1〜kの値の相互の間隔を、ΣΔ型D/A変換
器のフルスケ−ル値の0.2%程度以上とすれば、可聴
帯域におけるビ−ト成分はほぼなくなるため、量子化ノ
イズは、実質的に相互に相関がないと考えてよいことが
わかっている。
回路においてコンデンサなどにより除去できるため、問
題はない。
を4個使用した場合の本システムの構成例を示すもので
ある。本例では、量子化が1ビットであるため、通常、
D/A変換回路にはCMOSインバ−タが使用される。 しかし、1ビットデ−タにジッタがあると、D/A変換
器の性能を劣化させる。そこで、図3に示すように、ジ
ッタのないクロックCKを用いたDFFで同期を取り直
している。なお、出力インバ−タの波形の立ち上がりと
立ち下がりの違いによる2次歪みを打ち消すために、変
換されたアナログ信号の正転信号を出力する正転出力端
子35と、前記アナログ信号の反転信号を出力する反転
出力端子36を設け、これら正転信号と反転信号を図4
に示すようなアナログ引算回路へ入力させてもよい。
Δ型変調器を用いたΣΔ型D/A変換器システムのDC
オフセット1〜4の値の一例を示すものである。本例で
は、DCオフセット1〜4の値はプラスとしているが、
マイナスであっても構わない。また、DCオフセット1
〜4の位置関係は、図5に示すものに限られず、任意に
決めることができる。必要なことは、上述したように、
DCオフセット1〜4の値の相互の間隔を、ΣΔ型D/
A変換器のフルスケ−ル値の0.2%程度以上とするこ
とである。これにより、量子化ノイズは、D/A変換器
相互で実質的に相関がなくなる。
の出力信号の加算によるS/N値の改善を説明するもの
である。同一の信号成分ei と相互に相関がないノイ
ズenj(j=1,2,…,k)を抵抗Rを介して一点
に結線し、これを電流入力アンプで増幅する。ノイズの
相関がないことを利用すると、破線で囲まれた部分は、
図6(b)に示すような等価回路に置き換えることがで
きる。ここで、ノイズenjの分散V(en )は、一
定であると仮定できるため、 e0 =ei +eN
…
(6) V(eN )=(1/k)・V(en )
…(7) S/
N[dB]=10・log{V(ei )/V(eN
)} =10・log
{V(ei )/V(en )}
+10・log{k}
…(8)但し、V(eN )はeN
の分散、V(ei )はei の分散である。
k}[dB]だけ改善されることが容易に理解できる。 また、いずれか一つの信号源にビ−ト成分が含まれてい
ると、同様の理由により、出力では、ビ−ト成分が20
・log{k}[dB]だけ改善される。
ス成分を多量に含んでいるため、そのままオペアンプに
入力させると、大きなスル−レ−ト歪みを発生すること
がある。これを防ぐためには、例えば図7に示すような
2〜3段のCRフィルタを設けるのが効果的である。な
お、図7において、R1 〜R3 は抵抗、C1 〜C
3 はコンデンサ、Ampはオペアンプである。なお、
オペアンプAmpは、ボルテ−ジフォロアとなっている
が、電流アンプであってもよい。
デルタ型D/A変換器システムによれば次のような効果
を奏する。
ングレ−トを上げること、またはΣΔ変調器の次数を高
くすることにより性能の向上を図っていたため、一定限
度以上に性能を向上させることができなかった。これに
対し、本発明では、k個のΣΔ型D/A変換器を用いる
ことにより、S/N値を10・log{k}[dB]だ
け改善できるのみならず、量子化ノイズに含まれる有害
なビ−ト成分を20・log{k}[dB]も制御する
ことができる。これによって、従来にない高精度なD/
A変換器を構成することができ、LSI内に回路を構成
することも可能である。
システムを示す回路図。
器システムを示す回路図。
器システムを示す回路図。
器システムを示す回路図。
:加算器、321 ,322 ,…,32k :ΣΔ型
D/A変換器、34:出力ノ−ド、35:正転出力端子
、36:反転出力端子。
Claims (4)
- 【請求項1】 複数の同一のディジタル信号にそれぞ
れ異なる直流オフセットを加算する手段と、前記直流オ
フセットが加算された前記複数のディジタル信号を複数
のアナログ信号に変換する複数のシグマデルタ型D/A
変換器と、変換された前記複数のアナログ信号を加算し
て出力する出力手段とを具備することを特徴とするシグ
マデルタ型D/A変換器システム。 - 【請求項2】 前記複数の同一のディジタル信号に加
算される直流オフセットの値は、前記複数のシグマデル
タ型D/A変換器のフルスケ−ル値の0.2%程度以上
に互いに離れていることを特徴とする請求項1記載のシ
グマデルタ型D/A変換器システム。 - 【請求項3】 前記複数のシグマデルタ型D/A変換
器は、それぞれ直流オフセットが加算されたディジタル
信号と帰還信号とを加算する加算器と、前記加算器の出
力信号を量子化する量子化器と、前記量子化器の出力信
号と前記加算器の出力信号との差を算出する減算器と、
前記減算器の出力信号をディジタル処理して前記帰還信
号を生成するフィルタ回路と、前記量子化器の出力信号
をアナログ信号に変換するD/A変換回路とから構成さ
れていることを特徴とする請求項1記載のシグマデルタ
型D/A変換器システム。 - 【請求項4】 前記出力手段は、前記複数のアナログ
信号が加算された信号を出力する正転出力端子と、前記
信号の反転信号を出力する反転出力端子とを備えている
ことを特徴とする請求項1記載のシグマデルタ型D/A
変換器システム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3089012A JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型d/a変換器システム |
KR1019920004793A KR960003089B1 (ko) | 1991-03-29 | 1992-03-25 | 시그마ㆍ델타형 d/a 변환기 시스템 |
EP92105302A EP0506079B1 (en) | 1991-03-29 | 1992-03-27 | Sigma delta type digital/analog converter system with reduced quantization error |
US07/858,486 US5225835A (en) | 1991-03-29 | 1992-03-27 | Sigma delta type digital/analog converter system |
DE69213063T DE69213063T2 (de) | 1991-03-29 | 1992-03-27 | Sigma-Delta Digital/Analog Wandlersystem mit reduziertem Quantisierungsgeräusch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3089012A JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型d/a変換器システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04302222A true JPH04302222A (ja) | 1992-10-26 |
JP2547902B2 JP2547902B2 (ja) | 1996-10-30 |
Family
ID=13959000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3089012A Expired - Lifetime JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型d/a変換器システム |
Country Status (5)
Country | Link |
---|---|
US (1) | US5225835A (ja) |
EP (1) | EP0506079B1 (ja) |
JP (1) | JP2547902B2 (ja) |
KR (1) | KR960003089B1 (ja) |
DE (1) | DE69213063T2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9209498D0 (en) * | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
DE4406326C1 (de) * | 1994-02-28 | 1995-02-16 | Ant Nachrichtentech | D/A-Wandler mit erhöhter Auflösung |
DE4408181A1 (de) * | 1994-03-11 | 1995-09-14 | Ant Nachrichtentech | Verfahren zur Linearisierung von Unstetigkeiten in der Übertragungskennlinie eines D/A-Wandlers sowie Anordnung und Anwendung |
US5995030A (en) * | 1995-02-16 | 1999-11-30 | Advanced Micro Devices | Apparatus and method for a combination D/A converter and FIR filter employing active current division from a single current source |
JP2993399B2 (ja) * | 1995-05-08 | 1999-12-20 | ヤマハ株式会社 | D/aコンバータ回路 |
US6097251A (en) * | 1998-05-29 | 2000-08-01 | Telefonaktiebolaget Lm Ericsson | Pre-recorded sigma delta values for power amplifier control |
JP3433655B2 (ja) * | 1997-10-14 | 2003-08-04 | ヤマハ株式会社 | 波形整形装置およびσδ型d/a変換装置 |
US6300892B2 (en) | 1998-07-07 | 2001-10-09 | Infineon Technologies Ag | Linearized multibit digital/analog converter and its use in a multibit delta-sigma analog/digital converter |
DE19948374A1 (de) | 1999-10-07 | 2001-04-12 | Siemens Ag | Sigma-Delta-Modulator |
DE10036722C1 (de) * | 2000-07-27 | 2002-02-28 | Infineon Technologies Ag | Frequenzverdopplungsschaltung |
JP4791505B2 (ja) * | 2008-04-24 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | Δς型a/d変換器 |
USD774751S1 (en) | 2015-02-05 | 2016-12-27 | Shifra Pomerantz | Athletic arm band |
USD771374S1 (en) | 2015-02-05 | 2016-11-15 | Shifra Pomerantz | Waterproof arm band |
US9954547B1 (en) * | 2017-08-03 | 2018-04-24 | Macom Connectivity Solutions, Llc | High frequency digital-to-analog conversion by time-interleaving without return-to-zero |
US11221400B2 (en) * | 2018-03-27 | 2022-01-11 | Omnivision Technologies, Inc. | Dual mode stacked photomultipliers suitable for use in long range time of flight applications |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305725A (ja) * | 1988-04-18 | 1989-12-11 | Thomson Consumer Electron Inc | ディジタル・アナログ変換装置 |
JPH02134010A (ja) * | 1988-11-15 | 1990-05-23 | Sony Corp | 信号処理装置 |
JPH02184119A (ja) * | 1989-01-11 | 1990-07-18 | Toshiba Corp | オーバーサンプリング形デジタル―アナログ変換回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4588979A (en) * | 1984-10-05 | 1986-05-13 | Dbx, Inc. | Analog-to-digital converter |
JP3012887B2 (ja) * | 1989-03-13 | 2000-02-28 | 日本テキサス・インスツルメンツ株式会社 | 信号変換装置 |
US5061925A (en) * | 1990-08-22 | 1991-10-29 | Crystal Semiconductor Corporation | Phase equalization system for a digital-to-analog converter utilizing separate digital and analog sections |
-
1991
- 1991-03-29 JP JP3089012A patent/JP2547902B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-25 KR KR1019920004793A patent/KR960003089B1/ko not_active IP Right Cessation
- 1992-03-27 EP EP92105302A patent/EP0506079B1/en not_active Expired - Lifetime
- 1992-03-27 US US07/858,486 patent/US5225835A/en not_active Expired - Lifetime
- 1992-03-27 DE DE69213063T patent/DE69213063T2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305725A (ja) * | 1988-04-18 | 1989-12-11 | Thomson Consumer Electron Inc | ディジタル・アナログ変換装置 |
JPH02134010A (ja) * | 1988-11-15 | 1990-05-23 | Sony Corp | 信号処理装置 |
JPH02184119A (ja) * | 1989-01-11 | 1990-07-18 | Toshiba Corp | オーバーサンプリング形デジタル―アナログ変換回路 |
Also Published As
Publication number | Publication date |
---|---|
DE69213063T2 (de) | 1997-02-06 |
DE69213063D1 (de) | 1996-10-02 |
KR920019104A (ko) | 1992-10-22 |
EP0506079A1 (en) | 1992-09-30 |
JP2547902B2 (ja) | 1996-10-30 |
US5225835A (en) | 1993-07-06 |
EP0506079B1 (en) | 1996-08-28 |
KR960003089B1 (ko) | 1996-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5103229A (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization | |
US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
EP0513241B1 (en) | Sigma delta modulator | |
JP2787445B2 (ja) | デルタ−シグマ変調を使用するアナログ−ディジタル変換器 | |
US5181032A (en) | High-order, plural-bit-quantization sigma-delta modulators using single-bit digital-to-analog conversion feedback | |
EP2041875B1 (en) | Sigma-delta modulation with offset | |
EP1540827B1 (en) | Noise shaping circuits and methods with feedback steering overload compensation and systems using the same | |
JPH04302222A (ja) | シグマデルタ型d/a変換器システム | |
JP3112605B2 (ja) | D/a変換回路 | |
JP3371681B2 (ja) | 信号処理装置 | |
US20030031245A1 (en) | Modulator for digital amplifier | |
JP2753126B2 (ja) | ディジタル・シグマデルタ変調器 | |
JP3362718B2 (ja) | マルチビット−デルタシグマad変換器 | |
KR100766073B1 (ko) | 단일 dac 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기 | |
JP3226657B2 (ja) | Δςモジュレータ | |
JPH09307447A (ja) | 高次δς変調器とδς変調型コンバータ | |
JP2018121290A (ja) | 連続時間型デルタシグマadc回路 | |
JP2004007827A (ja) | A/d変換装置およびそのa/d変換方法 | |
US6954160B1 (en) | Filter for digitally processing an analog input signal with analog feedback | |
JP3761782B2 (ja) | 線形化されたマルチビットデジタル/アナログ変換器およびマルチビットデルタシグマアナログ/デジタル変換器におけるその適用 | |
JP3489417B2 (ja) | A/d変換装置およびそのa/d変換方法 | |
JPH01101027A (ja) | 量子化器 | |
JPH05160735A (ja) | オーバサンプリングa/d変換器用σδ変調器 | |
JPH04263518A (ja) | A/d変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 15 |