JP4065227B2

JP4065227B2 - デルタ・シグマ変調を使用した変換

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Publication number: JP4065227B2
Application number: JP2003385181A
Authority: JP
Inventors: イアン・スチュアート・ロビンソン; ジェフリー・マーク・ヒンリッチズ; ケネス・ウェーバー; ジャスミン・ウペンドラ・パテル; ポール・チャールズ・マックファルダ; ウィリアム・マーヴィン・スコーンズ
Original assignee: Northrop Grumman Corp
Current assignee: Northrop Grumman Corp
Priority date: 2003-06-12
Filing date: 2003-11-14
Publication date: 2008-03-19
Anticipated expiration: 2023-11-14
Also published as: JP2005006273A; EP1487111A1; DE60320959D1; US6873280B2; US20040252038A1; EP1487111B1

Description

本発明は、全般的には信号処理に関し、さらに詳細には、デルタ・シグマ変調を使用した信号変換のためのシステムおよび方法に関する。

無線周波数（ＲＦ）通信システム向けの集積回路の設計に関する取り組みは、パフォーマンスの向上、コストの削減、あるいはこれらを合同したものに、概ね焦点を合わせている。関心が増しつつある分野の１つは、アナログからディジタルへ、ディジタルからアナログへ、あるいはディジタルからディジタルへなどの信号変換に関係している。こうしたタイプの変換は、デルタ・シグマ変調の開発および使用による恩恵を受けている。

デルタ・シグマ変調は、ある少ない数の量子化レベルおよび高いサンプリング・レートを用いて信号の大まかな推定を生成するために使用される一技法である。信号を有限の数のレベルに制限することによって、その系内に「量子化ノイズ」が導入される。デルタ・シグマ変調におけるオーバーサンプリングの効果および積分器フィードバック・ループの使用は、量子化ノイズを含むノイズを帯域外周波数にシフトさせるのに有効である。このノイズ・シフト特性によって、ノイズを減少させかつ入力に関するより精細な表現を生成させるように後続のフィルタ処理ステージの効率の良い使用が可能となる。

デルタ・シグマ変調において効率および精度の向上を達成するためには、多くの場合、デルタ・シグマ変調器を高いサンプリング・レートで動作させなければならない。たとえば、より高速の変調器は、シリコン・ゲルマニウム（ＳｉＧｅ）、燐化インジウム（ＩｎＰ）などのより高価なテクノロジを用いて製作することができる。しかし、これらの半導体テクノロジは、トランジスタのチップ、サイズおよび個数に関する制限を有する傾向にあり、および／または、多くの用途ではこれらの歩留りが低いことおよび／または材料コストがより高いことのために経済性に優れていない。

具体的には、商用のワイヤレス用途に関して、広いダイナミックレンジと広いバンド幅を有する低コストの変換器に対する必要性が存在する。

以下では、本発明の幾つかの態様に関する基本的理解を提供するために本発明の簡単な要約を提示する。この要約は、本発明に関する広範な概要ではない。この要約の目的は、本発明の主要なまたは決定的な要素を特定することではなく、また本発明の範囲を示すことでもない。その唯一の目的は、後で提示するより詳細な記載に対する導入として、本発明の幾つかの概念を簡略な形式で提示することにある。

本発明は、全般的には、ディジタル信号を、そのアナログ表現または別のディジタル表現とすることができるような別の形式に変換するのを容易にするシステムおよび方法に関するものである。実現形態の１つでは、並列ステージのデルタ・シグマ変調器（ＤＳＭ：Ｄｅｌｔａ−ＳｉｇｍａＭｏｄｕｌａｔｉｏｎ）を使用することによって、こうした変換はデルタ・シグマ変調器を近似することができる。デルタ・シグマ変調器の核となるのは、無限インパルス応答（ＩＩＲ：ＩｎｆｉｎｉｔｅＩｍｐｌｕｓｅＲｅｓｐｏｎｓｅ）フィルタである。本発明は、ＤＳＭ内に含めていないＩＩＲフィルタなどのリカーシブ（ｒｅｃｕｒｃｉｖｅ）な信号処理チェーンと一緒に使用することができる。

別の実現形態では、その各々が１つのＩＩＲフィルタを含んだ並列のステージを使用することによって、こうした変換は、ＩＩＲフィルタを含むか使用している別の回路、あるいはＩＩＲフィルタそれ自体を近似することができる。

本発明の一態様では、入力信号を分離させ、そのそれぞれの部分を対応する並列のパスに提供する。各パスは、入力信号のそれぞれの部分を、これに関する精細さがより低い（たとえば、ビット数がより少ない）表現に変換するように動作する１つのＤＳＭステージを含んでいる。たとえば、ＤＳＭは、デルタ・シグマ変調およびディジタルアップコンバージョンを使用することによって各パス内で変換を実行し、これによって、入力信号のレートと比較して上昇させたデータ・レートで低ビットの（たとえば、単一ビットまたはマルチビットの）出力を提供する。

各並列パスは、単一パスのシステムと比べてより低速で（たとえば、並列のステージがＮ個の場合には名目上１／Ｎで）動作することができる。これらの並列パスからの出力は、入力信号の対応する集約表現を提供するために、レート・バッファ内への格納、多重化および読み出しを高速で行うことができる。この集約表現は、そのディジタル・アナログ変換によるなどして、さらに処理または変換することができる。たとえば、単一ビットＤＡＣまたはマルチビットＤＡＣとすることができるような、所望レベルの精度を有する高速のディジタル・アナログ変換器を使用することができる。必要となるビット数が１ビットまたは数ビットだけであると、追加的なアップコンバージョンやミキシングを要すること無く対応するアナログ出力を所望の送信周波数（たとえば、無線周波数、マイクロ波周波数、その他）で直接提供するように高速のＤＡＣを使用できるので有利である。この並列システムは、従来のＡＳＩＣテクノロジによって入手できるような低速で低コストのテクノロジ（たとえば、ＣＭＯＳ）を用いることによって、高速のＩＩＲフィルタまたはＤＳＭの近似となるように高い効率で実現することができる。さらに高いパフォーマンスを達成するためにこの方式においてより高価なテクノロジを使用することもできる。

ワイヤレス用途において、本発明の一態様によるシステムおよび方法によってさまざまなワイヤレス式システム標準向けのマルチ・キャリア送信モジュールに関して広いバンド幅、広いダイナミックレンジ、並びに直線性を提供することができる。

本発明の一態様に従って実施したフル・スピードのシステムの近似で受容しがたいエラーまたはグリッチを有する出力信号が生じる場合には、適当なハードウェアおよび／またはソフトウェアを使用して信号を補正することができる。たとえば、グリッチの指示を導出し、これを使用して（たとえば、反転による）、出力信号内で対応するグリッチを実質的に相殺させることができる。このグリッチの相殺は、アナログ領域、ディジタル領域、あるいはこれらの組み合わせにおいて、実行することができる。

上述の目的および関連する目的の実現に対して、本明細書では、本発明のある種の例示的態様について以下の説明および添付の図面に関連して記載している。しかし、これらの態様は、本発明の原理を使用することができるさまざまな方法のうちのほんの幾つかに関して示しただけであり、また本発明はこうした態様のすべて並びにこれらの等価態様を含ませることを目的としている。本発明のその他の利点並びに新規の特徴は、本発明に関する以下の詳細な説明を図面と共に検討することによって明らかとなろう。

本発明は、全般的には、一体となって１つの所望の無限インパルス応答フィルタを近似している複数の並列のパスを介して入力信号を処理しているような信号変換に関するものであり、この変換は、単独で、あるいは別の信号処理機能（たとえば、量子化）と組み合わせて実施することができる。たとえば、これらのパスのうちの少なくとも２つは、入力信号のそれぞれのサンプル部分に対してデルタ・シグマ変調を実行し、入力信号のこれらのサンプル部分に関する対応する量子化表現を提供するように動作させることができる。並列パスからのこれら対応する量子化表現は、所望の周波数で集約しアナログ信号に変換することができる。本発明の一態様によれば、この変換システムを使用して低コストで高パフォーマンスのディジタル・アナログ変換器を提供することができる。この方式によりさらに、マルチ・キャリア通信システム向けの広いバンド幅、広いダイナミックレンジおよび直線性が可能となる。

図１は、本発明の一態様に従って実現することができる変換システム１０を模式的に表している。システム１０は、入力信号１４から（たとえば、グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ）、あるいはその他の時分割多重アクセス（ＴＤＭＡ）通信システムによる）セグメントまたはバーストをサンプリングするように動作する分離器１２を含んでいる。この入力信号１４はたとえば、ベースバンド変調器またはディジタル信号プロセッサ（図示せず）から入力サンプリング・レートで提供することができるようなディジタル信号である。

この分離器１２は、それぞれの信号セグメント１６の各々を、Ｍ個のステージ（ここで、Ｍ≧２）からなる配列を含むネットワーク１８に提供する。たとえば、ネットワーク１８内の各ステージは、１つまたは複数の無限インパルス応答（ＩＩＲ）フィルタを含んでいる。ステージのこの並列配列は、本発明の一態様に従ったＩＩＲフィルタを含んだより高速の信号パスを近似するために使用することができる。具体例の１つでは、そのネットワーク１８は、その各々が１つのＩＩＲフィルタを含むようなＭ個のデルタ・シグマ変調器ステージを並列に含んでいる。ネットワーク１８内における並列ステージの具体的な個数Ｍは、少なくともその一部において、システム１０を使用しようとする目的の用途、並びに所望のシステム・パフォーマンスに応じて異なる。この分離器１２は、入力信号１４からの信号セグメントに対する適当な切り替え（たとえば、多重分離（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）、レート・バッファリング、など）によってそれぞれの信号セグメント１６をネットワーク１８までルート設定することができる。この方式では、同等の単一ステージのフィルタに対して要求される速度と比べて各ステージをより低速で（たとえば、入力サンプリング・レートの１／Ｍで）動作させるようにして、入力信号１４のＭ個のサンプル・セグメント１６をネットワーク１８によって並列に処理することができる。

たとえば、分離器１２は、入力サンプリング・レートを規定する時刻信号（図示せず）に従ってネットワーク１８の異なるステージに対して順次サンプル・セグメント１６を提供することができる。分離器１２がネットワーク１８内の最終の（たとえば、第Ｍ番目の）並列ステージにサンプル・セグメント１６を提供した時点で、ネットワークの所定の一連の並列ステージに次のＭ個のサンプルを提供するために分離器をリセットすることができる。このそれぞれの信号セグメントは、使用している入力サンプリング・レート、並びに多重アクセスまたは多重化スキームに応じて異なることがあるような任意のビット数としてサンプリングすることができる。たとえば、この信号セグメントは、バースト、あるいはバーストの一部分（たとえば、時分割多重アクセスの場合）、周波数サブバンドまたはその一部分（たとえば、周波数分割多重アクセスの場合）、チャンネルまたはサブチャンネル（たとえば、符号分割多重アクセスの場合）、その他とすることができる。

ネットワーク１８は、それぞれのサンプル・セグメント１６のそれぞれを、入力信号１４のレートと比べてより低速のデータ・レートで受け取っている。サンプリング・レートのダウンコンバージョンは、たとえば、サンプル・セグメントの各々を適当なメモリ内にバッファリングし、ネットワーク１８の各並列ステージがセグメントをメモリからより低いレートでサンプルするように制御することによって、実現することができる。それぞれのセグメント１６に関する所望のサンプリング・レートは、たとえば、それぞれの信号セグメントの各々をフィルタ・ネットワーク１８の選択した並列ステージの１つに入力信号のサンプリング・レートの１／Ｍのレートで読み入れることによって、得ることができる。

一例として、ネットワーク１８の各ステージ（ステージ１からステージＭまで）は、ディジタル対ディジタル変換を実行するように動作するディジタル式のデルタ・シグマ変調器として、実現することができる。すなわち、各ステージは、所定のビット数を有するそれぞれの信号セグメントをより大まかな（たとえば、より低ビットの）ディジタル表現に変換している。各ステージは、それぞれの出力２０を入力１６と比べてより高いデータ・レートで提供するディジタル式補間器またはアップコンバータを含むことができる。各ステージによる変換としては、当技術分野で周知のように、量子化やノイズ・シェーピングが含まれる。ネットワーク１８内において２つ以上のデルタ・シグマ変調器の並列配列を使用しているため、デルタ・シグマ変調器の各々は、本発明の一態様に従ったより高速な１つのデルタ・シグマ変調器を一体となって近似しているような低速の（たとえば、廉価なＣＭＯＳの）デルタ・シグマ変調器として実現することができることを理解されたい。この並列ステージネットワーク１８は、より高速の単一ステージのシステムに対して等価なオーバーサンプリング比（ＯＳＲ：ＤＳＭ時間レートの入力信号バンド幅の２倍に対する比）を提供する。ＤＳＭによって達成可能なダイナミックレンジおよびバンド幅はこのＯＳＲに依存することが理解できよう。別法として、本発明の一態様に従ってさらに高いパフォーマンスを達成するために、ステージ１８に関してより高価な（たとえば、ＳｉＧｅまたはＩｎＰの）デルタ・シグマ変調器を使用することもできる。

ネットワーク１８内の各デルタ・シグマ変調器は、量子化したデータ２０を集約器に所望のレートで提供する。たとえば、量子化データ２０は、集約器２２に対して所望の出力サンプリング・レートでの出力の提供が可能であるような、所望の出力サンプリング・レートの概ね１／Ｍのレートで提供することができる。量子化データ２０は単一ビットのデータ・ストリーム、あるいはたとえば低ビット数（たとえば、ビットが概ね８個以下）のマルチビットのデータ・ストリームとすることができる。

集約器２２は、ネットワーク１８の各並列ステージからの量子化データ２０を所望のサンプリング・レート（たとえば、各ステージが量子化データ２０を集約器に提供するレートのＭ倍のレート）でバッファリングしかつ多重化するように動作する。したがって、集約器２２は、量子化出力信号２４の全体を、ディジタル・アナログ変換器（ＤＡＣ）２６などに提供する。ＤＡＣ２６は、この量子化出力信号２４を対応するアナログ信号２８に変換している。集約器２２およびＤＡＣ２６の両者は、この所望出力サンプリング・レートで動作する。ネットワーク１８および集約器２２によって近似したＤＳＭによって、番号２４の位置により大まかな分解能のデータを提供でき、これをさらに、ビット幅、並びにこれらのステージの関連するコストおよび／または複雑性を低下させている別のディジタル式信号処理ステージに提供できることを理解されたい。

たとえば、ＤＡＣ２６は、高速の単一ビット式またはマルチビット式のＤＡＣ（たとえば、ＳｉＧｅやＩｎＰなど高いサンプリング・レートで動作できる材料で形成している）として実現することができる。高速の単一ビットＤＡＣは、アナログ出力信号２８における高い直線性と低いスパー（ｓｐｕｒ）レベルを保証するために役立つことを理解されたい。こうした単一ビットのＤＡＣは高速で動作できるため、システム１０は、ワイヤレスＲＦ用途で特に有用である。たとえば、ＤＡＣ２６は、アナログ出力信号２８を所望の送信周波数（たとえば、極超短波（ＵＨＦ）などのＲＦやマイクロ波周波数）で直接提供することができ、このため送信（たとえば、ワイヤレスまたは有線の媒体を介する送信）の前に追加的なアナログのアップコンバージョンやミキシングを必要としない。別法として、より高い周波数が所望されるような状況では、間略式の単一ステージアップコンバージョンおよびミキシングを使用することができる。集約器の少なくとも一部分（たとえば、多重化部分）２２はまた、ＤＡＣ２６と同じ高速テクノロジを用いて実現することができる。

図２は、本発明の一態様に従って実現できるデルタ・シグマ変調器のＤＡＣシステム５０の一例を表しているブロック図である。この例では、システム５０は、ディジタル入力信号５４を受け取るデマルチプレクサなどのスイッチング・システム５２を含んでいる。ベースバンド変調器またはＤＳＰ（図示せず）は、たとえば、マルチ・キャリアまたは多重アクセス式スキーム（たとえば、グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ）、エンハンスト・データ・レート・フォーＧＳＭエボリューション（ＥＤＧＥ）、ワイドバンド符号分割多重アクセス（ＷＣＤＭＡ）、直交周波数分割多重化（ＯＦＤＭ）、周波数分割多重アクセス（ＦＤＭＡ）、その他）などの所望の通信プロトコルに従って入力信号５４を提供することができる。

このスイッチング・システム５２は、入力信号の一部分（たとえば、サンプル）を所定のビット数を有するＭ個のそれぞれのデータ・セグメント５６に分離させており、これらの各セグメントは関連したメモリ・システム５８に提供されている。各データ・セグメント５６に対するビット数は、とりわけ、多重アクセススキームのタイプに従って、ディジタル入力信号のレートに従って、また並列パスの数Ｍに基づいてさまざまとなる。時分割多重アクセス（ＴＤＭＡ）を用いているようなＧＳＭの例では、そのスイッチング・システム５２はデータの１つのバースト（１４８個のシンボル）をメモリの各ステージ１〜Ｍに読み入れることができる。

メモリ・システム５８は、スイッチング・システム５２からのそれぞれのデータ・セグメント５６を格納するだけの十分なメモリ・バッファ（たとえば、Ｍ個のメモリ区画）を含んでいる。このメモリ・システム５８は、入力信号５４の入力データ・レートからのダウンコンバージョンを容易にするための並列のレート・バッファとして動作している。並列のデルタ・シグマ変調器ネットワーク６２は、入力信号５４のサンプリング・レートと比べてより低いデータ・レートで、バッファリングしたデータ・セグメント６０をメモリ・システム５８から読み取っている。たとえば、入力信号５４がｆ_INのレートでサンプリングされている場合、並列のデルタ・シグマ変調器の各々がバッファリングしたそれぞれのセグメント６０をサンプリングするためのレートは、ｆ_IN／Ｍとなる。

ネットワーク６２は、並列配列とした（ΔΣ変調器１からΔΣ変調器Ｍまでで示す）Ｍ個のデルタ・シグマ変調器を含んでいる。これらのデルタ・シグマ変調器の各々は、ノイズ・シェーピング機能および量子化を実行することによって入力データ・セグメント６０を処理している。デルタ・シグマ変調器６２の各々は、番号６４で示す位置に、バッファリングしたそれぞれのデータ・セグメントに関する量子化したディジタル表現を提供しており、これらはバッファ・メモリ６６内に格納している。ＤＳＭは、補間器またはディジタル・アップコンバータを含むことがあり、この場合に出力は入力と比べてより高いレートとなる。たとえば、デルタ・シグマ変調器６２の並列ステージの各々は、量子化データ６４のそれぞれの単一ビット・ストリームを入力信号５４のサンプリング・レートと比べてより高速とできるような所望のサンプリング・レートでバッファ・メモリ６６に提供することができる。量子化データ６４の出力サンプリング・レートは、並列ステージの個数に反比例するなど所望の高速のサンプリング・レートｆ_SAMPLEと機能的な関係（すなわち、ｆ_SAMPLE／Ｍ）をもつように選択することができる。

当業者であれば、並列配列したデルタ・シグマ変調器６２をより低速でより定着した速度で動作させることによって、本発明の一態様に従った高速デルタ・シグマ変調器の受容可能な近似が得られることを理解するであろう。こうした近似は、従来のＣＭＯＳテクノロジを用いて実現できると共に、高速でより高価なテクノロジによって提供されるパフォーマンスと同等のパフォーマンスを達成できるため、本発明の一態様によって大幅なコスト削減を達成することができる。こうしたコスト削減を実現できるのは、ネットワーク６２を製造するために同等の高速式の代替形態と比べて追加的なハードウェアが必要となることがあるにせよ、実質的により高い歩留まりを使用しかつ有するためにはＣＭＯＳの方がさらに廉価であることに依拠している。別法として、並列のデルタ・シグマ変調器ネットワークを提供するためにＳｉＧｅやＩｎＰなどのより高コストでより高速のテクノロジを使用し、これによってさらに高いサンプリング・レートを達成することもできる。

本発明の一態様に従った並列のデルタ・シグマ変調器ステージは、任意の個数（Ｍ）だけ使用できることが理解されよう。所与の用途に対するステージの数は、一般に、ステージに関する時間レートを、変調器ネットワークのハードウェア量、並びにメモリ・バッファ５８に要求されるサイズに対してバランスさせることから決まることになる。追加のステージがあるという不利益は、追加的な各ステージと関連する信号チェーンに導入されるある短い待ち時間となる。

当業者であれば、ワイヤレス用途に関して、デルタ・シグマ変調では一般に大きな信号バンド幅を処理するために高い時間レート（たとえば、９００ＭＨｚを超える）が必要となることを理解するであろう。しかし、幾つかの状況では、デルタ・シグマ変調器を十分に高速で動作させることが、たとえばＳｉＧｅやＩｎＰなどの高速のテクノロジに関連するより高いコストおよびより低い歩留まりのために手が出せないほどに高価になることがある。より高速のデルタ・シグマ変調器を近似するためにより低速の（たとえば、ＣＭＯＳの）デルタ・シグマ変調器の並列配列を使用することによって、容易に入手可能でありかつ受容可能なＣＭＯＳテクノロジを用いて実現できるようなデルタ・シグマ変調器ＤＡＣシステム５０の全体的パフォーマンスを向上させるための低コストの解決法を本発明は提供する。一例として、ＧＳＭおよびＥＤＧＥで変調したデータ・ストリームに関するシミュレーションは、低コストのテクノロジを用いた並列のデルタ・シグマ変調器の８個または１６個のステージによって、単一ステージで高コスト（たとえば、ＳｉＧｅまたはＩｎＰ）のデルタ・シグマ変調器に対して匹敵するパフォーマンスを達成できることを示した。

戻って図２を参照すると、メモリ６６は、その各々が並列のデルタ・シグマ変調器６２のそれぞれの１つから量子化データ６４を受け取っているＭ個のメモリ区画を含んでいる。別法として選択したデルタ・シグマ変調器によるメモリ区画の共有を可能にすることによって使用するメモリ区画をＭ個未満にすることも可能であることを理解されたい。しかし、当業者であれば、デルタ・シグマ変調器６２およびメモリ６６を低コストのテクノロジ（たとえば、ＣＭＯＳ）を用いて製作する場合、追加的なＣＭＯＳ記憶場所やその他のＣＭＯＳ構造の提供に関連したコストの増分は、その使用との兼ね合いで十分に小さいものであることを理解するであろう。

マルチプレクサなどのＭ：Ｎスイッチ・システム６８は、メモリ・バッファ６６から量子化データを読み取って対応するＮビット幅（ここで、Ｎは１を超えるか１に等しい正の整数）のビット・ストリーム７０を提供するようにタイミングを取っている。スイッチ・システム６８はたとえば、Ｍ個のバッファ区画を通るように所定の順序で巡回し、幅がＮビットのビット・ストリームを提供する。すなわち、メモリ・バッファ６６の出力を高速のマルチプレクサ７２に提供することができる。Ｎは、使用可能な記憶デバイスのフォーマットおよび速度に合わせて選択することができることを理解されたい。

マルチプレクサ７２は、Ｎビットの入力を、所望のより大まかなビット幅（たとえば、単一ビットまたはｂがｂ＜Ｎであるような正の整数として別のｂ個のビット）を有するｂビットの出力７４に所望のサンプリング・レートｆ_SAMPLEで変換している。このサンプリング・レートｆ_SAMPLEは、ナイキスト（Ｎｙｑｕｉｓｔ）・レート（信号バンド幅の２倍）を超えるような任意のレートとすることができる。所望の信号を中心周波数ｆ_CENTERに比例するようにｆ_sampleを設定することは一般的でない。マルチプレクサ７２は、単一ビットまたは数ビットの出力７４をＤＡＣ７６に提供する。したがって、番号７４の位置の出力のビット数ｂは、ＤＡＣがアナログ領域に変換するように設計したビット数に対応するように選択する。

ＲＦまたはＩＦ（たとえば、ＩＦ＜ＲＦ）周波数を達成するには、たとえばマルチプレクサ７２およびＤＡＣ７６は、所望のサンプリング・レートｆ_SAMPLEで動作する高速のテクノロジ（たとえば、ＳｉＧｅまたはＩｎＰ）を用いて実現することができる。マルチプレクサ６８と７２の２つを使用するのではなく、所望のサンプリング・レートで動作する単一のマルチプレクサを使用してバッファ・メモリ６６からの量子化データを多重化しＤＡＣ７６に単一ビット出力７４を提供することも可能であることを理解されたい。

一例として、ＤＡＣ７６は、マルチプレクサ７２と同じ高速のテクノロジ（たとえば、ＳｉＧｅまたはＩｎＰ）を用いて実現できるような高速の単一ビットＤＡＣとすることができる。ＤＡＣ７６およびマルチプレクサ７２は、所望のサンプリング・レートｆ_SAMPLEで動作している。ＤＡＣ７６は、単一ビットのベースバンド信号７４を、所定の中心周波数（たとえば、ｆ_CENTER≒ｆ_SAMPLE／４）を有する対応するアナログ出力信号７８に変換している。本発明の一態様では、そのＤＡＣ７６は、アナログ混合器や周波数アップコンバージョンを必要とせずに、所望の送信周波数（たとえば、ＵＨＦまたはマイクロ波周波数）において出力信号７８を直接提供するようなあるサンプル時間レートで動作することができる。上述のＧＳＭの例を続けると、ｆ_SAMPLEは、ＤＡＣ７６が約９４０ＭＨｚを中心とするアナログ出力信号７８を提供できるように約３．７７ＧＨｚとすることができる。別法として、その並列のデルタ・シグマ変調器ネットワーク６２を高速ＤＡＣ７６と組み合わせることによって、所望の周波数へのアップコンバージョンに関して単一のステージを使用して所望の周波数へのアップコンバージョンを容易にしている。

さらに、ＤＡＣに対する従来の方式は、大きなスペクトルにわたった広いダイナミックレンジを提供することに関心を寄せる傾向がある。これに比して本明細書に記載した方式では、あるタイプの通信システム（たとえば、ワイヤレスまたは携帯）では、スペクトル全体に対して広いダイナミックレンジを必要としないことがある点に重きを置いている。したがって、本発明の一態様に従って実現させるデルタ・シグマ変調器ＤＡＣは、スペクトルの所望の部分に対して広いダイナミックレンジを提供することに良く適合している。スペクトルの一部分に対する改良パフォーマンスに焦点を当てることによって、システム５０は、必要とするスペクトルが典型的にはある少量（たとえば、約５ＭＨｚから約７５ＭＨｚまで）であるようなワイヤレス式デバイスのコストを大幅に低下させることができる。

図３は、本発明の一態様による変換システムを用いたディジタル・データの処理のための可能な時間シーケンスの一例１００を表している。図３の例は、限定のためでなく例示を目的として、ＧＳＭＴＤＭＡベースバンド・データ信号１０２（たとえば、図２の入力信号５４に対応する）のコンテキストにおいて表したものである。ＧＳＭＴＤＭＡ信号１０２は、その各々がワイヤレス通信ネットワーク内の稼働中の移動ユーザに割り当てられるような時間スロットまたはバーストを含んでいる。通常の送信バーストは、典型的にはトレーニング・シーケンスの各側にメッセージデータを含んでいるような関連した時間スロットを占有している。ガード・バンド１０４は、バーストを互いに分離させている。

図３の例では、以下での説明のために、図示した時間期間内のバーストにＢ₁からＢ_M+1（ここで、Ｍはその変換システム内の並列のデルタ・シグマ変調ステージの個数に対応する）までの番号を付けている。本明細書に記載したように、Ｍは少なくとも２となる。

入力信号１０２のバーストＢ₁は、番号１０６で示すように適当なレート・バッファ・メモリ内に読み入れられる。各バーストは、入力信号１０２を受信するのに従って順次読み取ることができる。このことは、それぞれの各バーストからのデータを関連したバッファ・メモリに適当に切り替えるか多重分離させることによって実現することができる。説明を簡単にするためにバーストをメモリ内にバッファリングできるものとしているが、入力信号１０２の別の所定サイズ部分も、本発明の一態様に従って処理することが可能であることを理解されたい。

バーストＢ₁をレート・バッファ内に格納した後、番号１０８に示すようにこのレート・バッファのメモリ区画に関連づけさせたデルタ・シグマ変調器によってこのバーストをそれに応じて処理している。番号１０８の間の処理としては、大まかに量子化した（たとえば、単一ビットの）出力を提供するようなノイズ・シェーピングおよび量子化が含まれる。このデルタ・シグマ変調に関する時間レートは、Ｍ個の並列ステージからなる全体数の関数となることを理解されたい。たとえば、デルタ・シグマ変調器は入力サンプリング・レートの１／Ｍのレートで動作しており、アップコンバージョンさせた出力を所望の出力サンプリング・レートの１／Ｍのレートで提供する。

バーストＢ₁をレート・バッファ・メモリに読み入れた（番号１０６の位置の）後で、番号１１０で示すように、次のバーストＢ₂をそのそれぞれのレート・バッファ・メモリ内に順次読み入れる。次いでこのバーストＢ₂は、番号１１２で示すように、並列のデルタ・シグマ変調器のそれぞれ別の１つによって処理している。この方式では、Ｍ個のバーストを順次読み取って並列処理し、それぞれの量子化した（たとえば、単一ビットの）出力を所望の時間レートの１／Ｍのレートで提供する。

バーストＢ₁のデルタ・シグマ変調（番号１０８の位置）の後、番号１１４の位置において、これらのバーストに対する量子化出力を関連した出力バッファから読み取り、ＤＡＣに適当に多重化させている。バーストＢ₁が出力レート・バッファから読み取られ、アナログに変換される（番号１１４の位置）のと相応して、番号１１６の位置において、バーストＢ_M+1を前回のサイクル中に（番号１０６の位置で）バーストＢ₁を読み入れたのと同じレート・バッファ・メモリに読み入れている。したがって、このサイクルは、入力データの各Ｍ個のバーストごとに反復させることができる。量子化バーストＢ₁の読み取りおよびアナログへの変換（番号１１４の位置）に続いて、番号１１８で示すように、順にバーストＢ₂をバッファ・メモリから読み取りＤＡＣに多重化させてそのアナログ出力を提供する。このアナログ出力は、適当にフィルタ処理し（たとえば、表面弾性波（ＳＡＷ）帯域通過フィルタによる）、所望の周波数でアナログ出力を提供する。

図４は、アナログ出力信号１５０について、本発明の一態様に従って実現させたデルタ・シグマＤＡＣのアナログ出力に関するパワー（ｄＢ／１００ｋＨｚ）を周波数（ＭＨｚ）の関数としてプロットしたグラフである。上で言及したように、本発明の一態様によるデルタ・シグマＤＡＣは、ワイヤレス通信用途にとって特に有用であるような、スペクトルの極めて低ノイズの領域１５２を提供することができる。この例では、ＧＳＭバンド内で動作すると、そのアナログ信号１５０は約９４０ＭＨｚを中心とし、中心周波数（たとえば、約３０ＭＨｚ〜約１００ＭＨｚ）の周りに広がった低ノイズ領域１５２を含む。

図５は、低ノイズ領域の一部（すなわち、約９２５ＭＨｚから約９６０ＭＨｚまで）に関する信号１５０の拡大図を表している。中心周波数（たとえば、約９４０ＭＨｚ）の約４倍でＤＡＣを動作させることによって、量子化データは、アナログ周波数アップコンバージョンまたはミキシングを必要とせずにレート・バッファから読み取って、ワイヤレス送信周波数（たとえば、ＵＨＦまたはマイクロ波周波数）に直接変換することができることを理解されたい。こうした方式によってさらに、さらに高い周波数を所望する場合において簡略化したアップコンバージョンおよびミキシングが可能となる。

本発明の一態様に従って複数のデルタ・シグマＩＩＲフィルタを並列に使用してデルタ・シグマ型ＩＩＲフィルタを近似することによって、アナログ出力信号内でグリッチまたはエラーがエラー成分として発生する可能性がある。このエラー成分は、たとえば、各ステージが異なるデータを処理しているため、各フィルタステージ内の一意の値を含んだレジスタに起因して生じている。このエラーは（存在するとして）、並列ステージの間の遷移の時点で発生する。このエラーは極めて短いインパルス性の信号として出現する。

多くの用途では、こうしたエラーは重要ではない。たとえばＧＳＭＴＤＭＡでは、稼働中の所与の移動ユーザに割り当てている各時間スロットの処理の間には「不感（ｄｅａｄ）」時間が存在している。このエラーは「不感」時間の間（たとえば、トレーニング・シーケンス中）などＴＤＭＡバーストで送信された有用なデータ・セグメント同士の間で発生しており、データの保全性は損なわれない。さらに、このエラーは小さく（たとえば、必要とする信号レベルより４０ｄＢ以上低く）、したがって多くの用途ではシステムの許容エラー範囲内にある。

ＴＤＭＡシステムにおいて存在するような「不感」時間がない場合、あるいは単にそのエラーが受容しがたい場合のいずれかであるような用途では、並列のネットワークは本発明の一態様に従ったキャンセレイション・システムを使用することができる。図６および図７は、本発明の一態様に従ってこうしたエラー成分を実質的に減少させるために使用できる異なるタイプのキャンセレイション・システムの例を表している。当業者であれば、本発明の一態様に従ってデルタ・シグマ変調器ＤＡＣ内のエラーを低下させるために使用できるような別の構成および配置を、そのすべてについて本発明の範囲に属するように企図させて、考案することができよう。

図６は、本発明の一態様に従ったグリッチ排除システム２０２を含んだデルタ・シグマ変調器ＤＡＣシステムの一例２００を表している。ベースバンド入力信号２０４は、本明細書に図示し記載したように、２つ以上の並列のデルタ・シグマ変調ステージを有するデルタ・シグマ変調器ネットワーク２０６に提供される。ネットワーク２０６は、量子化データ２０８のストリームを、関連したＤＡＣ２１０に提供する。上で言及したように、この量子化データ・ストリーム２０８は、並列のデルタ・シグマ変調のそれぞれのステージからの並列シーケンスの量子化データをバッファリングしかつ多重化することによって得られる単一のビット・ストリームとすることができる。この量子化データ・ストリーム２０８はさらに、グリッチ排除システム２０２にも提供されている。

グリッチ排除システム２０２は、ネットワーク２０６の並列ステージ間での遷移のために発生することがあるようなエラー（または、グリッチ）に関する指示を導出するように動作する。グリッチ排除システム２０２は、この計算したエラーを、ＤＡＣ２１０が生成させたアナログ信号から差し引くことができる適当なアナログ信号に変換している。その結果、システム２００は、番号２１２の位置に実質的にエラーのないアナログ出力信号を提供することができる。グリッチ排除システム２０２は、ディジタル式ロジックおよび／または演算処理の組み合わせによる（たとえば、ＤＳＰによる）などして、ディジタル式で実現することができる。別法として、グリッチ排除システムはアナログ回路、あるいはアナログとディジタル式回路の組み合わせを用いることによって実現することができる。

図６の例では、グリッチ排除システム２０２は、関連したＤＳＰで実行できるようなディジタル式の実現形態の一例である。システム２０２は、量子化データ信号を対応する周波数領域表現２１６に変換する高速フーリェ変換（ＦＦＴ）２１４を含んでいる。当業者であれば、さまざまなＦＦＴアルゴリズムを使用できることを理解するであろう。

ディジタル・フィルタ・マスク２１８は、周波数領域表現２１６を処理して、デルタ・シグマ変調器ネットワーク２０６からの並列化エラーの指示を導出している。ディジタル・フィルタ・マスク２１８はたとえば、ノイズおよびデータを含んだ量子化データ信号の既知（または所望の）部分をフィルタ除去するように構成し、これによってエラーを除いた全体信号がろ過されるようにしている。こうしたフィルタ処理の結果として、エラー２２０は、逆高速フーリェ変換（ＩＦＦＴ）に提供され、このエラーをその対応する領域表現に戻すように変換を受ける。ＩＦＦＴ２２２は、かなりの資源を要するような大規模の回路であるが、こうした構造は低コストのＣＭＯＳテクノロジによって実現できるため、これに関連するコストの増分は、小さいことを理解されたい。

エラー２２４の時間領域表現は、ＤＡＣ２２６に提供される。ＤＡＣ２２６は、ＣＭＯＳやその他の低コストテクノロジで実現することや、広いダイナミックレンジをもつ（たとえば、ＳｉＧｅまたはＩｎＰを使用した）ＤＡＣ２１０を実現させることなどによってＤＡＣ２１０と比べてさらに低い（グリッチのオーダーにあるような）ダイナミックレンジを有することができる。ＤＡＣ２２６は、エラー２２４の時間領域表現を対応するアナログ信号２２８に変換している。次いでこのアナログのグリッチ信号２２８は、加算器２３２で模式的に図示した機能のように、信号２３０の複合アナログ表現から差し引いている。アナログエラー信号２２８をアナログ複合信号２３０から差し引くことによって、加算器２３２は実質的にグリッチのない出力信号２１２を提供する。

当業者であれば、本発明の一態様に従った代替的なさまざまなグリッチ排除システムを使用できることを理解するであろう。たとえば、フィルタ・マスク２１８の実施ではなく、量子化データ・ストリーム２０８の関数とした対応するグリッチ信号を提供するように適当なルックアップテーブルをプレプログラムすることができる。こうしたルックアップテーブルの１つは、デルタ・シグマ・ネットワーク２０６に関する実地の試験、理論的計算、あるいはシミュレーションに基づいてプログラムすることができる。ルックアップテーブルから得られるグリッチ・データはアナログ信号に変換し、さらに上述したのと同様にして複合信号から差し引くことができる。

図７は、本発明の一態様に従ったグリッチ排除システム２５２を含んだ代替的なデルタ・シグマ変調器ＤＡＣシステムの一例２５０である。この例では、グリッチ排除システム２５２は、実質的にグリッチのない出力信号を提供するために実際の信号から差し引くことができるように関連するグリッチに対する相殺信号を導出するように構成させている。

ＤＳＰ２５４は、本発明の一態様に従って実現させた並列のデルタ・シグマ変調器ネットワーク２５８にベースバンド信号２５６を提供する。デルタ・シグマ変調器ネットワーク２５８は、量子化データ・ストリームを対応するアナログ信号２６４に変換する関連したＤＡＣ２６２に量子化データ２６０を提供する。アナログ信号２６４は、デルタ・シグマ変調器ネットワーク２５６の並列化に起因するエラーを含むことがある。

ＤＳＰ２５４はさらに、必要な出力信号に対応したディジタル基準信号２６６を、ＤＡＣ２６２と比べてより狭いダイナミックレンジを有する（相殺させようとするグリッチのオーダーにある）ようなＤＡＣ２６８に提供する。この基準信号２６６は、基準信号を遅延させ番号２７２の位置で示す該信号の遅延バージョンにしている遅延／反転器コンポーネント（たとえば、バッファ）２７０を介して提供することができる。この遅延コンポーネント２７０はさらに、所望の信号相殺を可能にするために必要な信号を反転させるための反転器も含んでいる。別法として、こうした反転器は、グリッチ排除システム２５２の別の一部として実現させることができる。遅延コンポーネント２７０は、たとえばネットワーク２５８によるデルタ・シグマ変調および変換に対応した処理時間を近似するように構成させることができる。一方、ＤＡＣ２６８は、並列化に関連したエラーを含まない基準信号２７４（たとえば、「クリーン」バージョンの必要信号となる）を提供する。この基準信号２７４は、帯域外信号成分を除去するために随意選択の関連したフィルタ２７６に提供される。

主信号パスでは、デルタ・シグマ変調器ネットワーク２５８は、複数の並列ステージの各々から読み取ったデータに関する量子化出力ストリーム２６０を、適当な多重化を介するなどによって関連した高速のＤＡＣ２６２に提供する。ＤＡＣ２６２は、量子化データ２６０を対応するアナログ信号２６４に変換しており、これはさらに、対応するフィルタ２７８（たとえば、帯域通過フィルタ）に提供される。このフィルタ２７８は、信号の帯域外部分および量子化ノイズをフィルタ処理し、所望の信号コンポーネント、並びにネットワーク２５８からの並列化エラーを含んだフィルタ処理済みの複合信号２８０を提供する。

カプラ（図示せず）は、複合信号を（パワーを低下させて）加算器２８２に提供するように動作する。加算器２８２は、複合信号２８０からのフィルタ処理した基準信号２８４を差し引いて、対応するエラー信号２８６を提供する。このエラー信号は、本発明の一態様に従った並列ステージのデルタ・シグマ変調を実行することによって生じる可能性があるような出力信号不要部分に対応する。増幅器２８８はこのエラー信号２８６を増幅し増幅済みエラー信号２９０を提供する。

振幅および位相制御２９２は、実質的に正規化されており出力信号から位相ずれしている対応するエラー信号２９４を提供するように、増幅済みエラー信号２９０を基準として実施することができる。この振幅および位相制御２９２によって、たとえば、複合フィルタ信号２８０からのエラーの相殺を容易にするように、エラー信号がそのパスを基準として適当に反転を受け、かつその振幅が適当な振幅レベルとなるように正規化を受けることが保証される。随意選択では、フィルタ処理済みの複合信号２８０は、グリッチ排除処理に対する対応に役立つように、信号のバッファリングによるなどによって遅延ブロック２９６を介して遅延させることができる。一方、遅延させた複合信号２９８は、遅延複合信号２９８からエラー信号２９４を差し引くように動作する加算器またはカプラ３００の入力に提供される。その結果、対応する実質的にエラーのない出力信号が番号３０２の位置に提供される。さらに、相殺処理を使用して所要の信号の近傍にある量子化ノイズを（たとえば、相殺パスのダイナミックレンジの限界および信号を適正に位相反転できる能力まで）低下または除去することができる。

図８は、本発明の一態様に従った並列のデルタ・シグマ変調を用いて実現できる送信機の一部分の一例３２０である。ディジタル入力信号３２１は、本発明の一態様に従った並列のステージを有するデルタ・シグマ変調器ネットワーク３２２の入力に提供される。デルタ・シグマ変調器ネットワーク３２２は（たとえば、図２で図示し説明したように）、ディジタル入力信号と比較してより大まかな分解能とより高いサンプリング・レートで量子化出力信号３２４を対応するＤＡＣ３２６に提供する。

この例では、ＤＡＣ３２６は、量子化信号３２４を所望の送信周波数（たとえば、ＵＨＦまたはマイクロ波周波数）でアナログ信号３２８に直接変換している。具体的な例では、ＧＳＭにおける所望の送信周波数はたとえば、約９４０ＭＨｚの中心周波数の周りの１つのスペクトルとすることがある。本発明の一態様によれば、別の送信周波数（たとえば、ＭＨｚレンジ以上）も効率的かつ経済性良く提供できることを理解されたい。

次いで、帯域外放射および量子化ノイズを除去するためにこのアナログ信号３２８をアナログ帯域通過フィルタ３３０によるなどしてフィルタ処理している。次いで、このフィルタ処理した出力３３２は、信号３３２を所望のレベルまで増幅させるパワー増幅器３３４に提供される。次いで、このパワー増幅器３３４は、大気または別の何らかのワイヤレス媒質（たとえば、空間）を介して増幅済み信号を伝播する１つまたは複数のアンテナ３３６に対する供給源となる。

上で言及したように、本発明の一態様に従って並列のデルタ・シグマ変調器ネットワークを高速のＤＡＣと一緒に使用することによって、直接ＲＦへのディジタル・アナログ変換が容易となることを理解されたい。たとえば、ネットワーク３２２は、高速でより高価なデルタ・シグマ変調器を厳密に近似できるようなＣＭＯＳデルタ・シグマ変調器を含むなど低速で歩留まりの高いテクノロジを用いながら、コストを大幅に削減させて実現することができる。これによって、そのネットワークからの量子化データ・ストリームを追加的なアナログ周波数変換を必要とせずに所望の無線送信周波数に直接変換するために高速のＤＡＣ（たとえば、１〜３００ＧＨｚレンジで動作するＳｉＧｅまたはＩｎＰ）を使用することが可能となる。

図９は、本発明の一態様に従ったデルタ・シグマ変調器ネットワーク３５２を使用して実現することができるような送信モジュールの一部分の別の例３５０である。このモジュール３５０のフロントエンドは、図８に関して図示し説明したものと同じである。簡単に述べてみると、ディジタル入力信号３５４は、（たとえば、図２で図示し説明したように）量子化出力信号３５６を提供するデルタ・シグマ変調器ネットワーク３５２の入力に提供される。このネットワーク３５２は、量子化出力信号３５６を対応するＤＡＣ３５８に提供しており、ＤＡＣ３５８は、この信号を所望の中間周波数（ＩＦ）においてアナログ信号３５９に変換している。フィルタ３６０は、変換および／またはデルタ・シグマ変調に関連するものなどの帯域外放射および量子化ノイズを除去し、ＩＦにおいてフィルタ信号３６１を提供する。このＩＦは、ＭＨｚレンジ（たとえば、ＶＨＦまたはＵＨＦ）、またはＧＨｚレンジ（たとえば、マイクロ波／ミリメートル波）など所望の任意の周波数とすることができる。

ＩＦ信号３６１は、アップミキシング・システム３６２に提供される。このアップミキシング・システム３６２は、所望の搬送波周波数に信号をアップミックスする必要に応じてアップコンバージョンおよびミキシングの１つまたは複数のステージを含むことができる。本発明の一態様に従って実現させたデルタ・シグマ変調器ネットワーク３５２は、量子化データを高いデータ・レートで提供できるため、最も望ましい周波数（たとえば、ＭＨｚの上側またはＧＨｚレンジにある）は、単一のステージのアップミキシングを介して達成することができる。アップミキシング・システム３６２は、この例では、所望の送信周波数を有する信号３６８を生成させる局部発振器３６４および混合器３６６を含んでいる。詳細には、この局部発振器３６４は所望の搬送波周波数３７０を所望の送信周波数で提供するために使用される。混合器３６６は、局部発振器３６４が提供する搬送波信号３７０をＩＦ信号３６０と合成することによってＲＦ信号３６８を生成している。

一方フィルタ３７２は、バンド幅を最適化し、デルタ・シグマ変調に関連した変換処理並びにアップミキシングによって生ずることがあるような不要な帯域外放射や量子化エラーを低下させている。フィルタ３７２は、フィルタ処理したアナログ出力信号３７４を、関連したパワー増幅器３７６に提供する。一方、パワー増幅器３７６は、ワイヤレス送信のために、増幅済み信号を関連したアンテナ３７８に提供する。当業者であれば、本発明の一態様に従って配置させた並列のデルタ・シグマ変調器およびＤＡＣを使用して所望のＲＦ信号を提供するために使用できるような別のさまざまなタイプのフィルタ処理やアップコンバージョンについて理解するであろう。

上で図示し説明した例を考慮して、図１０の流れ図を参照すると本発明に従った低ノイズ増幅のための方法についてより十分な理解が得られよう。説明を簡略とするため、本方法では順次処理されるものとして図示し説明しているが、本発明は図示した順序に限定されるものではなく、幾つかの態様では、本発明に従って、異なる順序および／または本明細書に図示し記載した態様と別の態様と同時に実施されることもあることを理解すべきである。さらに、本発明の一態様に従った方法を実施するためには、図示した特徴や記載した特徴のすべてを必要としないことがある。さらに、こうした方法は、ハードウェア（たとえば、１つまたは複数の集積回路）、ソフトウェア（たとえば、ＤＳＰまたはＡＳＩＣ上で動作させる）、あるいはハードウェアとソフトウェアの組み合わせによって実現することができる。

本方法は、ディジタル入力信号を受け取っている４００で開始される。たとえば、ベースバンド変調器またはディジタル信号プロセッサは、ある入力サンプリング・レートで入力信号を変換システムに提供することができる。４１０では、入力信号の第１のセグメントを、この入力サンプリング・レートで（たとえば、切り替えまたは多重分離によって）所定のビット数の信号だけバッファリングしている。たとえば、このバッファリングしたセグメントをＧＳＭ信号のバーストに対応させることができるが、設計選択および使用するワイヤレス式スキームの理由から別のセグメントサイズを用いることも可能である。第１のセグメントをバッファリング（４１０）した後、４２０において入力信号の次のセグメントを引き続きバッファリングする。第２のセグメントのバッファリング（４２０）と実質的に同時に、４３０において、第１のバッファリングしたセグメント上にリカーシブな（たとえば、ＩＩＲ）フィルタ処理を含んだ別の処理ステージを実現している。たとえば、こうしたリカーシブ・フィルタ処理は、第１のバッファリングしたセグメントに対して実行するデルタ・シグマ変調を含むことができる。当技術分野で周知のように、このデルタ・シグマ変調は、量子化器を備えたＩＩＲフィルタにおいて実現できるようなノイズ・シェーピングおよび量子化を含む。このデルタ・シグマ変調は、４３０においてより大まかな分解能を有する量子化データを生じさせており、さらに補間器またはディジタル・アップコンバータを含む場合には、その出力はより高速のデータ・レートとなる。４４０では、第１のセグメントの量子化データ表現を適当なメモリ内にバッファリングしている。

セグメント・バッファリング（４２０）の後に続く４６０では、バッファリングした第２のセグメントに対してデルタ・シグマ変調を実行する。この変調は、単独または量子化を伴うＩＩＲフィルタ、並びに別の処理を含むことができ、さらに、４４０でさらにバッファリングさせるデータを生成している。変換処理内にデルタ・シグマ変調の並列ステージが３つ以上存在すると仮定すると、第２のセグメントのバッファリング（４２０）の後に続いて、次のセグメントをバッファリングし、デルタ・シグマ変調の一部として実施するなどとした当該セグメントに対するリカーシブ・フィルタ処理の実行によってさらに処理する。入力信号のデータ・セグメントの各々は同じ方式で並列に処理している。

最後に、４７０で入力信号の第Ｍ番目のデータ・セグメントをバッファリングした時点で、バッファリング処理は入力信号のＭ＋１セグメントのバッファリングに戻り、これを、４１０で第１のセグメントをバッファリングしたのと同じバッファ・メモリ区画内にスイッチングすることができる。バッファリングしたこの第Ｍ番目のセグメントはさらに、４８０でデルタ・シグマ変調している。したがって、バッファリングおよびデルタ・シグマ変調のＭ個の並列ステージのうちのすべてまたは少なくとも幾つかは同時に生じている。実現形態の１つでは、Ｍ個のステージの各々が入力信号からバッファリングしたデータを順次受け取れるように別々のバッファを設けることができる。

４３０、４６０および４８０のデルタ・シグマ変調は、低コストで低速のテクノロジ（たとえば、ＣＭＯＳ）を用いて実現することができることを理解すべきである。本発明の一態様に従って低コストのデルタ・シグマ変調器を並列ステージの形で使用することによって、高速の（また実質的にはより高価な）デルタ・シグマ変調器を厳密に近似することができる。さらに、同等の単一ステージのシステムと比べてより高いパフォーマンスのＤＳＭを複数の並列ステージで同期させることが可能である。より高いパフォーマンスの特性としては、より高い出力周波数（マイクロ波を含む）、より広いバンド幅、および／またはより広いダイナミックレンジが含まれる。

量子化データを適当なメモリ内にバッファリングしているデルタ・シグマ変調の後で、こうした量子化データは４９０で集約することができる。こうした集約は、それぞれの各デルタ・シグマ変調ステージが量子化データを提供する際のレートと比べてＭ倍であるような所望のサンプリング・レートで、メモリからの量子化データを多重化することを含むことができる。この集約（４９０）によって量子化したデータ・ストリームが得られる。この量子化データ・ストリームは、マルチビットや単一ビットのデータを含むことができる。

５００では、集約（４９０）によって提供されたビット・ストリームに対して、対応するディジタル・アナログ変換を実施する。このディジタル・アナログ変換は、高速の単一ビットＤＡＣ、また別法として、マルチビットのＤＡＣによって実行することができる。５００で実施しているディジタル・アナログ変換の代替として、４９０で提供された量子化データ・ストリームを５００でディジタル式で処理することもできる。この方式では、本方法４００〜４９０は、高パフォーマンスのディジタル対ディジタル変換を得るように１つの効率の良い実現形態を提供することができる。

５１０では、帯域通過フィルタを用いるなどによってアナログ信号をフィルタ処理し、所望の周波数スペクトルで対応するアナログ信号を提供する。デルタ・シグマ変調（４３０、４６０、４８０）をＣＭＯＳなど低速で低コストのテクノロジを用いて実現している場合であっても、この所望の周波数スペクトルを所望の送信周波数（たとえば、ＵＨＦまたはマイクロ波周波数）で直接提供できるので有利である。別法として、所望の送信周波数を提供するために、アナログ式アップコンバージョンおよびミキシングの１つまたは複数のステージを使用することができる。

随意選択では、５２０において、デルタ・シグマ変調並列ステージ間の遷移の結果生じるエラーを除去するようなエラー補正形態を実現することによって信号のグリッチ排除をすることができる。こうしたグリッチ排除またはエラー相殺は、ディジタル式で、アナログ領域で、あるいはこれらの組み合わせで実現することができる。たとえばこうしたグリッチ排除には、周知のシステムパラメータに基づいてグリッチの指示を導出すること、若しくは得られたアナログ信号からグリッチを差し引き、また一方でフィードフォワード様の技法を使用して複合アナログ信号からグリッチを差し引くこと、を含むことができる。その結果、５１０において提供される得られたアナログ信号が所与の用途では受容しがたいことがある場合などでは、５２０において実質的にグリッチやエラーのない信号を提供することができる。

上述した内容は本発明の例示的な実現形態を含む。もちろん、本発明の説明を目的としてコンポーネントや方法に関する考え得るあらゆる組み合わせを記載することは不可能であるが、当業者であれば、本発明に関して別の多くの組み合わせおよび置換が可能であることを理解するであろう。したがって、本発明は添付の特許請求の範囲の精神および趣旨の域内にあるようなこうしたすべての代替形態、修正形態および変形形態を包含するように意図したものである。

本発明の一態様に従って実現させた変換システムを表した概要ブロック図である。本発明の一態様に従って実現させたデルタ・シグマ変換システムを表した概要ブロック図である。本発明の一態様に従ったデータの変換の方法を表した時間シーケンスの一部の図である。本発明の一態様に従った変換システムが提供する信号の一例を表したグラフである。図４の信号の一部分を表したグラフである。本発明の一態様に従った第１タイプのグリッチ排除システムによって実現させた変換システムを表したブロック図である。本発明の一態様に従った第２タイプのグリッチ排除システムによって実現させた変換システムを表したブロック図である。本発明の一態様に従った変換システムを組み込んだ通信システムの一部を表したブロック図である。本発明の一態様に従った変換システムを組み込んだ別の通信システムの一部を表したブロック図である。本発明の一態様に従った変換方法を表した流れ図である。

符号の説明

１０変換システム
１２分離器
１４、５４入力信号
１６サンプル・セグメント
１８並列ステージネットワーク
２０、６４、２６０量子化データ
２４大まかな分解能のデータ
２６、７６、２１０、２２６、２６２、２６８、３２６、３５８ＤＡＣ
２８、１５０、３７４アナログ出力信号
５０デルタ・シグマ変調器のＤＡＣシステム
５２スイッチング・システム
５６データ・セグメント
５８メモリ・バッファ・メモリ・システム
６０入力データ・セグメント
６２デルタ・シグマ変調器、並列デルタ・シグマ変調器ネットワーク
６６バッファ・メモリ、メモリ、メモリ・バッファ
６８Ｍ：Ｎスイッチ・システム
７０ビット・ストリーム
７２高速マルチプレクサ
１００時間シーケンス
１０２ＧＳＭＴＤＭＡベースバンド・データ信号
１０４ガード・バンド
１５２低ノイズのスペクトル領域
２００デルタ・シグマ変調器ＤＡＣシステム
２０２、２５２グリッチ排除システム
２０４ベースバンド入力信号
２０６、２５８、３２２、３５２デルタ・シグマ変調器ネットワーク
２０８量子化データ、量子化データ・ストリーム
２１２グリッチのない出力信号
２１６周波数領域表現
２１８ディジタル・フィルタ・マスク
２２２逆高速フーリェ変換（ＩＦＦＴ）
２２８アナログエラー信号、アナロググリッチ信号
２３０アナログ複合信号
２３２、２８２加算器
２５０代替的なデルタ・シグマ変調器ＤＡＣシステム
２５４ＤＳＰ
２５６ベースバンド信号
２６４、３２８、３５９アナログ信号
２６６ディジタル基準信号
２７０遅延／反転器コンポーネント
２７２遅延バージョンの基準信号
２７４エラーを含まない基準信号
２７６、２７８フィルタ
２８０フィルタ処理済みの複合信号
２８４フィルタ処理した基準信号
２８６、２９４エラー信号
２８８増幅器
２９０増幅済みエラー信号
２９２振幅および位相制御
２９６遅延ブロック
２９８遅延させた複合信号
３００加算器、カプラ
３０２エラーのない出力信号
３２０並列デルタ・シグマ変調を用いた送信機
３２４、３５６量子化出力信号
３３０アナログ帯域通過フィルタ
３３２フィルタ処理した出力
３３４、３７６パワー増幅器
３３６、３７８アンテナ
３５０送信モジュール
３５４ディジタル入力信号
３６０、３７２フィルタ
３６１フィルタ信号
３６２アップミキシング・システム
３６４局部発振器
３６６混合器
３６８ＲＦ信号、所望の送信周波数の信号
３７０搬送波信号

Claims

信号変換システムであって、
複数の並列ステージの各々が、ディジタル入力信号のそれぞれのサンプルに対してフィルタ処理、ノイズ・シェーピングおよび量子化のうちの少なくとも１つを実行し、該並列ステージの個数の関数として変化するレートで対応するデジィタル出力信号を提供するように動作する複数の並列ステージと、
並列ステージのデジィタル出力信号を集約し、所望の出力サンプリング・レートで集約デジィタル信号を提供する集約器と、
前記集約デジィタル信号を前記所望の出力サンプリング・レートと機能的に関係する中心周波数を有する対応するアナログ信号に変換しているディジタル・アナログ変換器と、
を備える信号変換システム。
請求項１に記載の信号変換システムであって、前記並列ステージの各々がさらに、ノイズ・シェーピングおよび量子化を実行し、かつそれぞれの並列のステージに関して対応するデジィタル出力信号を提供するように動作するデルタ・シグマ変調器を備える、信号変換システム。
請求項２に記載の信号変換システムであって、前記デルタ・シグマ変調器の各々が、Ｍを並列ステージの個数として、所望の出力サンプリング・レートの１／Ｍのレートで前記対応するデジィタル出力信号を提供する、信号変換システム。
請求項３に記載の信号変換システムであって、前記所望の出力サンプリング・レートが、少なくとも約１ＧＨｚである、信号変換システム。
請求項２に記載の信号変換システムであって、前記デルタ・シグマ変調器の各々がさらに、相補形金属酸化膜半導体（ＣＭＯＳ）のデルタ・シグマ変調器を備える、信号変換システム。
請求項１に記載の信号変換システムであって、前記ディジタル・アナログ変換器が、前記アナログ信号を、直接、所望の送信周波数で提供する、信号変換システム。
請求項１に記載の信号変換システムであって、該信号変換システムはさらに、
ディジタル入力信号を該ディジタル入力信号のそれぞれのサンプルに順次分離させているスイッチング・システムと、
前記複数の並列ステージの各々に関連したメモリ区画を有するメモリであって、該並列ステージのうちの関連した１つ内のデルタ・シグマ変調器によって処理するために前記スイッチング・システムによって前記それぞれのサンプルの各々を該関連したメモリ区画の１つに提供し、これにより、該並列ステージのうちの少なくとも幾つかにおける処理が実質的に同時に発生する、メモリと、
を備える信号変換システム。
請求項１に記載の信号変換システムであって、
前記対応するアナログ信号が、前記並列のステージ間の遷移に関連するエラー成分を有し、
該信号変換システムはさらに、
エラー成分に対する指示を導出し該エラー成分指示を使用してアナログ信号内のエラー成分を実質的に減少させているキャンセレイション・システムを、
備える信号変換システム。
請求項１に記載の信号変換システムであって、前記並列ステージの各々が、該並列ステージの個数と機能的に関係しかつ前記入力信号のレートを超えるようなレートで、対応するデジィタル出力信号を提供する、信号変換システム。