JP5619883B2

JP5619883B2 - サンプリング／量子化変換器

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Publication number: JP5619883B2
Application number: JP2012517809A
Authority: JP
Inventors: パグナネリ，クリストファー; クリストファーパグナネリ，
Original assignee: Syntropy Systems LLC
Current assignee: Syntropy Systems LLC
Priority date: 2009-06-26
Filing date: 2010-06-26
Publication date: 2014-11-05
Anticipated expiration: 2030-06-26
Also published as: US20100328125A1; WO2010151851A1; US20120068867A1; JP2012531835A; JP2014241619A; US8089382B2; EP2446538B1; US8604957B2; JP6147706B2; EP2446538A1

Description

本発明は、連続時間連続可変信号をサンプリングされ量子化された離散時間信号に変換するシステム、方法及び技術に関し、特に、高い瞬時帯域幅の非常に高いサンプルレートのデータ変換器に適用可能である。

現代の電子工学における多くのアプリケーションは、デジタルコンピュータ及びシグナルプロセッサを使用して処理するために、連続時間信号を離散信号に変換することが必要である。一般にこの変換は、従来のアナログ／デジタル変換器（ＡＤＣ）を使用して実行される。しかし、本発明者は、既存の各手法は非常に高いサンプルレートにおいて全体的な性能が制限されるという欠点を示すことを発見した。

並列処理及び他の革新により、コンピュータ及びシグナルプロセッサのデジタル情報処理帯域幅は、最新のＡＤＣの性能を越えて進歩している。より高い瞬時帯域幅を含む変換器は、ある特定の状況においては望ましいものである。しかし、既存の解決方法は、瞬時帯域幅（有効サンプルレート）、有効変換分解能（有効ビット数）又はそれら双方により制限される。

ＡＤＣの分解能は精度の基準であり、それを使用することにより、連続時間連続可変信号は、量子化信号に変換され、一般に有効ビットの単位で規定される。連続時間連続可変信号がサンプリング及び量子化により離散時間離散可変信号に変換される場合、変換処理により量子化ノイズ又は丸めノイズが発生するため、信号の品質が低下する。高分解能変換器は、より微細な精度の丸め処理を使用して連続可変信号を離散信号に変換するため、発生する量子化ノイズはより少なくなる。瞬時変換帯域幅（instantaneous conversion bandwidth）は、ナイキスト基準により、理論上最大の変換器サンプルレートの半分に制限される（ナイキスト限界）。高分解能変換（＞１０ビット）は、従来、おおよそ数ギガヘルツ（ＧＨｚ）以下の瞬時帯域幅に制限されてきた。

いくつかのビット又は多くのビットの分解能の信号帯域幅（ｆ_B）の２倍に等しい周波数又はそれを僅かに上回る周波数におけるサンプルレート（ｆ_S）で信号を量子化する変換器は、従来ナイキストレート変換器として既知である。従来技術のナイキストレート変換器は、従来のフラッシュアナログ／デジタル変換器（ＡＤＣ）及び従来のパイプラインＡＤＣを含む。従来のフラッシュ変換器は、潜在的に非常に高い瞬間帯域幅を実現できる。しかし、フラッシュ変換器の分解能は、部品公差により生じるクロックジッタ、熱ノイズ及び丸め／利得の不正確さ等の量子化誤差を発生させる実際的な実現例の欠陥により制限される。フラッシュ変換器は、潜在的に１０ＧＨｚより大きい瞬時情報帯域幅において最大９ビットの分解能を実現できるが、この潜在性は市販の製品では実現されていない。従来のパイプライン変換器は、これらの実際的な実現例の欠陥により発生する量子化誤差を減少するように複雑なキャリブレーション方式を採用するため、一般に市販のフラッシュ変換器より高い精度を有する。しかし、一般にパイプライン変換器は、約１ＧＨｚ未満の瞬時帯域幅を提供する。

量子化ノイズ及び量子化誤差の減少を試みる従来の別の手法として、オーバサンプリング技術を使用するものがある。オーバサンプリング変換器は、アナログ信号の帯域幅の２倍よりずっと高いレート（すなわち、ｆ_S＞＞ｆ_B）で連続時間連続可変信号をサンプリングし、デジタル化する。非常に高いサンプルレートでの動作のため、オーバサンプリング手法で使用される高速変換器は、一般に、多くの場合わずか１ビットである低分解能変換のみが可能である。従来のオーバサンプリング変換器は、信号自体を更に減衰することなく信号帯域幅において量子化ノイズ及び量子化誤差を理想的に減衰するノイズシェイピング動作を使用することにより、高分解能を実現する。量子化ノイズシェイピング及び後続のフィルタリング（デジタル信号再構成）により、オーバサンプリング変換器は、高レートの低分解能出力を低レートの高分解能出力に変換する。

図１Ａ〜図１Ｃは、従来のローパス・オーバサンプリング変換器を示すブロック図である。一般的な従来のオーバサンプリング変換器は、量子化ノイズを成形又は有色化するためにデルタ・シグマ変調器（ＤＳＭ）７Ａ〜７Ｃを使用する。その名前が示すように、デルタ・シグマ変調器７Ａ〜７Ｃは、差分演算８（すなわち、デルタ）及び積分演算１３Ａ〜１３Ｃ（すなわち、シグマ）、例えば、次式を実行することにより量子化器１０が発生させるノイズを成形する。

一般にデルタ・シグマ変調器は、１つの伝達関数（ＳＴＦ）を含む信号及び異なる伝達関数（ＮＴＦ）を含む量子化ノイズを処理する。従来の伝達関数は、ＳＴＦ（ｚ）＝１、及び、ＮＴＦ（ｚ）＝（１−ｚ^-1）^Pの形式である。ただし、ｚ^-1はＴ_s＝１／ｆ_Sに等しい単位遅延を表し、Ｐは変調器の次数又はノイズシェイピング応答と呼ばれる。ノイズ伝達関数は、次式により与えられた周波数応答を有する。

Ｐ＝１の場合のＳＴＦ周波数応答３０及びＮＴＦ周波数応答３２を図２に示す。

等価信号及びノイズ伝達関数を生成する種々の従来のデルタ・シグマ変調器が存在する。例えば、それぞれ図１Ａ及び図１Ｃに示されたフィルタ５Ａ及び５Ｃのサンプル＆ホールド回路６のように明示的に又は黙示的にスイッチドキャパシタ回路を使用して補助的なサンプル＆ホールド動作を採用するデルタ・シグマ変調器は、一般に離散時間デルタ・シグマ変調器（ＤＴＤＳＭ）と呼ばれる。図１Ｂに示されたフィルタ７Ｂ等のサンプル＆ホールド動作を採用しないデルタ・シグマ変調器は、一般に連続時間デルタ・シグマ変調器（ＣＴＤＳＭ）と呼ばれる。離散時間変調器は、安定した（すなわち、時間変動に対する敏感でない）性能及び予測可能な（すなわち、線形性）性能の観点からより信頼できるため、従来の変換器において好適な方法であった。Ortmans及びGerfersの"Continuous-Time Sigma-Delta A/D Conversion: Fundamentals, Performance Limits and Robust Implementations", Springer Berlin Heidelberg,(2006年) を参照されたい。それぞれ図１Ａ及び図１Ｂに示された変換器５Ａ及び５Ｂは、補間型構造として知られている配置において変調器加算器８の出力から量子化器１０の入力へのフィードフォワードパスにおいてフィルタリング１３Ａ及び１３Ｂを含むデルタ・シグマ変調器を採用する。別の方法は、フィードフォワードフィルタリングを有さない図１Ｃに示された変換器５Ｃの誤差フィードバック構造である。従来の連続時間変換器において好適な方法である補間型（フィードフォワード）構造に対して従来の誤差フィードバック変調器が何らかの性能又は実現の利点を有することは明らかではない。

図１Ａ〜図１Ｃに示されるように、従来のオーバサンプリング変換器は、量子化ノイズフィルタリング及び信号再構成のためにコムフィルタ１２又はｓｉｎｃフィルタ１２を採用する。１次ノイズシェイピングを含む従来のオーバサンプリング変換器は、変換器サンプルレート（ｆ_S又はｆ_CLK）における例えば、

の伝達関数を含む２次積分１２Ａ、それに後続する変換器オーバサンプリング比（Ｎ）におけるダウンサンプリング１２Ｂ、それに後続する変換器出力レートにおける例えば、

の伝達関数を含む２次差分１２Ｃの３つのステップでコムフィルタ１２を実現する。

の一般化されたコムフィルタ伝達関数は、出力データレートの倍数において極小を生成し、従来オーバサンプリング変換器にとって最適であると考えられてきた。ただし、Ｐは変調器の次数である。従って、先に与えられた特定の例において、１次応答を含む変調器が使用されることが仮定される。

図１Ａ〜図１Ｃに示されたデルタ・シグマ変換器５Ａ〜５Ｃは、従来、ローパス・デルタ・シグマ変換器として知られている。従来のローパス変換器に対する変形は、バンドパス・デルタ・シグマ変調器を採用することにより、ゼロを上回る周波数において中心に置かれる狭帯域信号を変換できる。それぞれ図３Ａ及び図３Ｂに示された例示的なバンドパス・オーバサンプリング変換器４０Ａ及び４０Ｂは、それぞれ、図４に示されるように変換器ナイキスト帯域幅の中心において最小値７２（すなわち、ｆ_S／４）を含む量子化ノイズ応答７１及び信号応答７０を提供するバンドパス・デルタ・シグマ変調器４２Ａ又は４２Ｂを含む。１ビット高速量子化／サンプリング１０（又は図３Ａに示された変換器４０Ａに対して、サンプル＆ホールド回路６において実行されている単なる量子化、サンプリング）の後、標準的な従来のローパス・オーバサンプリング変換器（例えば、変換器５Ａ〜５Ｃのうちのいずれか）において実行されたのと同様の量子化ノイズフィルタリング４３が実行され、その後ダウンサンプリング４４が実行される。

バンドパス・デルタ・シグマ変調器は、いくつかの点においてより一般的なローパスの種類に類似する。すなわち、従来のバンドパス・デルタ・シグマ変調器は、離散時間（図３Ａに示された変換器４０Ａ）形式及び連続時間（図３Ｂに示された変換器４０Ｂ）形式の双方を有する。ローパスバージョンと同様に、バンドパス・デルタ・シグマ変調器４２Ａ及び４２Ｂは、それぞれ、差分演算８（すなわち、デルタ）、並びに積分演算１３Ａ及び１３Ｂ（すなわち、シグマ）を実行することにより、量子化器１０からノイズを成形する。ただし、Ｈ（ｚ）及びＨ（ｓ）は次式で示される。

更にバンドパス変調器は、１つの伝達関数（ＳＴＦ）を含む信号及び異なる伝達関数（ＮＴＦ）を含む量子化ノイズを処理する。Ｔ_sに等しい単位遅延をｚ^-1と表し、変調器ノイズシェイピング次数をＰとすると、従来の伝達関数は、ＳＴＦ（ｚ）＝１及びＮＴＦ（ｚ）＝（１＋α・ｚ^-1＋ｚ^-2）^Pの形式で表される。

先に示したように、実際のバンドパス・デルタ・シグマ変調器のノイズ伝達関数（ＮＴＦ）は、最小値において２次応答である。変調器係数αは、次式に従うノイズ伝達関数周波数応答においてスペクトルノッチ（ｆ_notch）又はヌルの位置を決定づける。

一般にｆ_notchの周波数は、入力信号帯域幅の中心と一致するように設定される。量子化ノイズ最小値は、変調器係数αがα＝−２・ｃｏｓ（２・π・ｆ_notch・Ｔ_s）となるように−２〜＋２の範囲にわたり連続して変動できるようにすることにより、変換器帯域において任意の場所に配置される。

ＮＴＦ（ｚ）＝（１−２・ｚ^-1＋ｚ^-2）＝（１−ｚ^-1）²
であるから、バンドパス・デルタ・シグマ変調器は、α＝−２である場合に２次ローパス・デルタ・シグマ変調器に等しい。

従来のオーバサンプリング変換器は非常に高い分解能を提供できるが、ノイズフィルタリング及び信号再構成処理によって、一般に、オーバサンプリング変換器の有用性は低い瞬時帯域幅しか必要としないアプリケーションに制限される。オーバサンプリング変換器の瞬時帯域幅を改善するために、複数のオーバサンプリング変換器が、元来ナイキスト変換器（すなわち、フラッシュ、パイプライン等）のために開発された時間インタリーブ（タイムスライス）技術及び／又は周波数インタリーブ（周波数スライス）技術を使用して同時に操作されてうる。時間インタリーブにおいて、高速サンプルクロックは、種々の位相においてより低速のサンプルクロックに分解される。変換動作が複数の変換器にわたり時間で分配されるように、時間インタリーブ・アレイにおける各変換器は、異なるクロック位相でクロック制御される。例えば、変換器＃１は第１のサンプルを処理しており、変換器＃２は次のサンプルを処理している。

周波数インタリーブにおいて、連続時間信号の総帯域幅は、複数のより小さなサブバンドに分割される。図５Ａに示された周波数インタリーブＡＤＣ７０Ａの代表的な一実現例によると、個々の帯域は、基底帯域に分離され、ダウンコンバートされる。特に入力信号７１は、帯域の中心周波数７４Ａ〜７６Ａと共に乗算器７２の集合に提供される。次に、結果として得られる基底帯域信号は、ローパス・アンチエイリアシングフィルタ７８に提供される。次に、そのようにフィルタリングされた基底帯域信号の各々は、前の周波数帯域に対してそれを復元するために、デジタル化され（８０Ａ）、デジタル化された正弦曲線８３Ａ〜８３Ｃ及びバンドパスフィルタ８４Ａ〜８６Ａを使用してデジタル方式でアップコンバートされる（あるいはアップサンプリングされる）（８２Ａ）。そして、各帯域は、１つ以上の加算器８８において再結合される。インタリーブ・アレイにおける各変換器（８０Ａ）は、細分された帯域、ダウンコンバートされた帯域の各々において減少した信号帯域幅のため、総合サンプルレートの約数で動作できる。

図５Ｂに示された従来の並列デルタ・シグマ・アナログ／デジタル変換器（ΠΔΣＡＤＣ）７０Ｂは、オーバサンプリング変換器８０Ｂがマルチビットデジタイザ８０Ａ及びアンチエイリアシングフィルタ７８の代わりに使用されることを除けば、図５Ａに示された従来の周波数インタリーブ変換器７０Ａに設計及び動作が類似する。I. Galton及びH. Jensenの"Delta Sigma Modulator Based A/D Conversion without Oversampling", IEEE Transactions on Circuits and Systems, Vol. 42, 1995年、並びに、I. Galton及びH. Jensenの"Oversampling Parallel Delta-Sigma Modulator A/D Conversion", IEEE Transactions on Circuits and Systems, Vol. 43, 1996年を参照されたい。図５Ｂに示されるように、従来技術のΠΔΣ変換器７０Ｂの主な利点は、デルタ・シグマ変調器８９のオーバサンプリング動作によってアナログフィルタバンクにより提供されるアンチエイリアシング機能の必要がなくなることである。一般に従来のΠΔΣＡＤＣは、離散時間ローパス・デルタ・シグマ変調器８９を採用し、ダウンコンバート７２Ｂ動作及びアップコンバート８２Ｂ動作と関連付けられた回路の複雑さを軽減するために、正弦波形ではなく連続時間アダマール系列（ｖ_i（ｔ））７４Ｂ〜７６Ｂ及び離散時間アダマール系列（ｕ_i［ｎ］）８９Ａ〜８９Ｃを使用する。いくつかの例において、バンドパス・デルタ・シグマ変調器は、直接、マルチバンド・デルタ・シグマ変換（ＭＢΔΣ）と呼ばれることもある処理において、アナログ・ダウンコンバートの必要を完全になくすために使用される。Aziz,P.の"Multi-band Oversampled Noise Shaping Analog to Digital Conversion"(博士論文)、University of Pennsylvania, 1996年、並びに、A. Beydoun及びP. Benabesの"Bandpass/Wideband ADC Architecture Using Parallel Delta Sigma Modulators", 14th European Signal Processing Conference, 2006年を参照されたい。マルチバンド・デルタ・シグマ変調に加えて、従来の周波数インタリーブ・オーバサンプリング変換器（すなわち、ΠΔΣＡＤＣ及びＭＢΔΣ）は、従来のＰ＋１段コムフィルタ（ΠΔΣＡＤＣ）又は従来のフィルタバンク（ＭＢΔΣ）信号再構成方式を採用する。

本発明者は、図５Ｂに示されたような従来のΠΔΣ変換器及び従来のＭＢΔΣ変換器が非常に高い瞬時帯域幅及び高分解能を必要とするアプリケーションにおけるそれらの有用性を制限するといういくつかの欠点を有することを発見した。発明を実施するための形態の節において更に詳細に説明されるこれらの欠点は、（１）サンプル＆ホールド動作がＤＴＤＳＭの性能を制限し、且つ非理想的な回路の挙動がＣＴＤＳＭのノイズシェイピング応答及び安定性を低下させるため、デルタ・シグマ変調（Galton、Aziz及びBeydoun）を使用することにより高周波数動作を損なうこと、（２）ΠΔΣ変換器（Galton）において信号再構成のためにコムフィルタを使用することにより、出力等化器（すなわち、図５Ｂにおいて伝達関数Ｄ（Ｚ）を有する等化器９０）により完全に緩和されない振幅及び位相の歪みを発生させること、（３）ΠΔΣ変換器においてダウンコンバート及びアップコンバートのためにアダマール系列を使用することにより、信号レベルの不一致及びスペクトル画像に関連した変換誤差を発生させること、（４）特に高周波数、マルチレート（すなわち、ポリフェーズ）フィルタトポロジの場合に信号処理の複雑さ（すなわち、乗算／累積の数）のため、ＭＢΔΣ変換器において信号再構成のために従来のフィルタバンク技術（Azizにおけるような）又はハン窓（hann window）フィルタ（Beydounにおけるような）を使用することにより、並列処理ブランチ／チャネルの実際的な数を制限すること、並びに（５）信号再構成フィルタ出力からＤＳＭへのフィードバックの無いことは、ＤＳＭ部品公差がＮＴＦにおけるノッチ周波数（ｆ_notch）と狭帯域再構成フィルタ応答の中心周波数との間に不一致を発生させることにより変換器の性能を劣化させることを意味することを含む。場合によってはこれらの欠点のため、従来のΠΔΣ変換器及びＭＢΔΣ変換器の瞬時帯域幅及び分解能性能は、従来のパイプライン変換器の瞬時帯域幅及び分解能性能を凌駕できていない。

ΠΔΣ及びＭＢΔΣに加えて、デルタ・シグマ変調器の並列配置は、米国特許第７，２８９，０５４号、米国特許第６，８７３，２８０号、米国特許第６，６８３，５５０号等のいくつかの米国特許の主題である。しかし、一般にこれらの特許は、連続時間信号の離散時間信号への高分解能、高サンプルレート変換と関連付けられた主な問題に十分に対処できていない。米国特許第７，２８９，０５４号において説明された１つの技術は、量子化ノイズ低減のために再構成フィルタバンクを使用するのではなく、変換器の精度を向上させるためにノイズシェイピングフィルタ残差のデジタル化を使用する。米国特許第６，８７３，２８０号において説明された別の技術は、アナログ（連続時間、連続可変）信号をデジタル（離散時間、離散的可変）信号に変換することではなく、デジタル信号を他の形式に変換することに対処する。米国特許第６，６８３，５５０号において説明された第３の技術は、高精度、バンドパス・オーバサンプリング・アプリケーションが少なくとも２次である変調器を必要とするため、これらのアプリケーションに対して適切でないマルチビット１次変調器を採用する。

本発明は、特にナイキスト限界に接近する非常に高いサンプルレート及び瞬時帯域幅において使用するための改善されたＡＤＣを提供する。

従って、本発明の一実施形態は、連続時間連続可変信号を、サンプリングされ量子化された信号に変換する装置に関する。装置は、時間的に連続し且つ連続可変である入力信号を受け入れる入力線と、入力線に結合された複数の処理ブランチと、複数の処理ブランチの出力に結合された加算器とを含み、各処理ブランチは、（ａ）量子化ノイズシェイピング連続時間フィルタと、（ｂ）量子化ノイズシェイピング連続時間フィルタの出力に結合されたサンプリング／量子化回路と、（ｃ）サンプリング／量子化回路の出力に結合されたデジタル・バンドパスフィルタと、（ｄ）サンプリング／量子化回路の出力を再度量子化ノイズシェイピング連続時間フィルタに結合する線とを含む。量子化ノイズシェイピング連続時間フィルタの各々は、複数の入力と出力とを含む加算器を有し、入力信号が加算器の入力のうちの１つに結合され、加算器の出力が第１のフィルタを介して加算器の入力のうちの１つに結合され、同一の処理ブランチにおけるサンプリング／量子化回路の出力が、第１のフィルタとは異なる伝達関数を有する第２のフィルタを介して加算器の入力のうちの１つに結合される。複数の処理ブランチにおける各処理ブランチの量子化ノイズシェイピング連続時間フィルタは、それぞれ異なる周波数において量子化ノイズ最小値を有し、量子化ノイズシェイピング連続時間フィルタの各々に対する量子化ノイズ最小値は、同一の処理ブランチにおいてデジタル・バンドパスフィルタにより選択された周波数帯域に対応する。

一般にそのような装置は、従来の変換器を用いて可能であるよりも適切な高分解能と広い帯域幅との組合せを提供し、例えば種々の完全デジタル通信受信機、完全デジタルＲＡＤＡＲシステム、高速デジタル取得システムにおいて種々の商業的用途、産業的用途及び軍事的用途のために使用される。

上述の概要は、本発明のある特定の態様の簡単な説明を提供することのみを意図する。添付の図面と共に請求の範囲及び以下の好適な実施形態の詳細な説明を参照することにより、本発明を更に完璧に理解できる。

以下の開示内容において、添付の図面を参照して本発明を説明する。しかし、図面はある特定の代表的な実施形態及び／又は例示的な実施形態のみを示し、本発明の特徴はあらゆる方法で本発明の範囲を限定することを意図しないことが理解されるべきである。以下は、添付の図面の各々の簡単な説明である。

１次応答を含む離散時間補間型デルタ・シグマ変調器を有する従来のオーバサンプリング変換器を示すブロック図。１次応答を含む連続時間補間型デルタ・シグマ変調器を有する従来のオーバサンプリング変換器を示すブロック図。１次応答を含む離散時間誤差フィードバック・デルタ・シグマ変調器を有する従来のオーバサンプリング変換器を示すブロック図。従来の１次デルタ・シグマ変調器に対する入力信号及び量子化ノイズ伝達関数を示す図。２次応答を含む離散時間補間型デルタ・シグマ変調器を有するシングルバンド・バンドパス・オーバサンプリング変換器を示すブロック図。２次応答を含む連続時間補間型デルタ・シグマ変調器を有するシングルバンド・バンドパス・オーバサンプリング変換器を示すブロック図。図３Ａ及び図３Ｂに示されたシングルバンド・バンドパス変換器のデルタ・シグマ変調器に対する入力信号及び量子化ノイズの伝達関数を示す図。従来の周波数インタリーブ変換器を示すブロック図。従来の並列デルタ・シグマ変調変換器（ΠΔΣＡＤＣ）を示すブロック図。本発明の一実施形態に係るマルチチャネル・バンドパス・オーバサンプリング変換器を示す概略ブロック図。１ビット量子化で任意の周波数において量子化ノイズ応答最小値を生成するダイプレックス・フィードバックループ（ＤＦＬ）を示すブロック図。マルチビット量子化で任意の周波数において量子化ノイズ応答最小値を生成するダイプレックス・フィードバックループ（ＤＦＬ）を示すブロック図。信号加算及び信号分配のために抵抗回路網を使用するｆ_notch値の負のトリミング／キャリブレーションのためのダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタの一例を示す回路図。信号加算及び信号分配のために抵抗回路網を使用するｆ_notch値の正のトリミング／キャリブレーションのためのダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタの一例を示す回路図。リアクタンススプリッタを使用するｆ_notch値の負のトリミング／キャリブレーションのためのダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタの一例を示す回路図。信号加算及び信号分配のために抵抗回路網を使用するｆ_notch値の正のトリミング／キャリブレーションのためのダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタの一例を示す回路図。本発明の代表的な一実施形態において使用するための従来の遅延要素を示す回路図。４次ダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタを示すブロック図。能動キャリブレーションを使用する２次ダイプレックス・フィードバックループ（ＤＦＬ）を示す図。能動キャリブレーションを使用する４次ダイプレックス・フィードバックループ（ＤＦＬ）を示す図。周波数ダウンコンバート、それに後続するローパスフィルタリング、それに後続する周波数アップコンバートを使用してバンドパスフィルタリングを実現する従来の構造を示すブロック図。移動平均再構成（ＭＡＲ）バンドパスフィルタを示すブロック図。再帰演算でカスケードにされた移動平均関数を含む信号再構成フィルタを示すブロック図。ｍ＝４のポリフェーズ分解ファクタを有するマルチレート移動平均フィルタを示す簡略ブロック図。本発明の代表的な一実施形態に係る変換器で使用されるバンドパス移動平均再構成（ＭＡＲ）フィルタの周波数応答を示す図。移動平均再構成（ＭＡＲ）フィルタと共に複数のダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタを組み込んだ本発明の代表的な一実施形態に係る完全なＭＢＯ変換器を示すブロック図。信号再構成のための従来のフィルタバンクと共に複数のダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタを組み込んだ本発明の代表的な第１の別の一実施形態に係る完全なＭＢＯ変換器を示すブロック図。信号再構成のための周波数領域フィルタバンクと共に複数のダイプレックス・フィードバックループ（ＤＦＬ）ノイズシェイピングフィルタを組み込んだ本発明の第２の別の一実施形態に係る完全なＭＢＯ変換器を示すブロック図。複数の変換器チャネルにわたる信号分配の例示的な方法を示す完全なＭＢＯ変換器を示すブロック図。

本発明に係る好適な変換器は、本明細書においてマルチチャネル・バンドパス・オーバサンプリング（ＭＢＯ）と呼ばれることもある技術を使用する。そのような技術は、ＭＢＯ変換器も複数の並列オーバサンプリング変換器から構成されるという点で従来の並列デルタ・シグマ（ΠΔΣ）変換器及びマルチバンド・デルタ・シグマ（ＭＢΔΣ）アナログ／デジタル変換器といくつかの構造的類似点を共有する。しかし、本発明の好適な実施形態に係るＭＢＯ変換器は、以下の技術的革新のうちの１つ以上を取り入れ、瞬時帯域幅及び分解能を改善する。すなわち、（１）例えば非常に高い変換器サンプルレートにおける量子化ノイズシェイピングを改善するために、デルタ・シグマ変調器の代わりに連続時間ダイプレックス・フィードバックループ（ＤＦＬ：Diplexed Feedback Loop）を使用し、（２）（好ましくは２次以上の）バンドパス・オーバサンプリングにより、正弦波形又はアダマール系列を使用するアナログ・ダウンコンバート（例えば、ΠΔΣ変換器におけるような）の必要をなくし、（３）位相及び振幅の歪みを最小限にして、かつ、信号処理の複雑さを大幅に軽減するために、コムフィルタ（すなわち、ΠΔΣ）、従来のフィルタバンク（すなわち、ＭＢΔΣ）又はハン窓フィルタの代わりに移動平均再構成（ＭＡＲ）フィルタを使用し、かつ／あるいは、（４）ノイズシェイピングフィルタ（好ましくはＤＦＬフィルタ）のノッチ周波数（ｆ_notch）と信号再構成（好ましくはＭＡＲバンドパス）フィルタの中心周波数との不一致により発生する変換の性能低下を軽減するように、能動ノイズシェイピング・フィルタキャリブレーションを採用する。そのような技術は、いくつかの点において２つの別個の従来の技術、すなわち連続時間バンドパス・オーバサンプリングとマルチチャネル周波数インタリーブとを組み合わせる一意の新規の方法として考えられる。以下に更に詳細に説明するように、多くの場合、そのような技術を使用することにより、限られた変換分解能及び非常に高い瞬時帯域幅における精度の問題を克服できる。

本発明の好適な実施形態に係る１つの変換器１００の簡略ブロック図を図６に示す。好適な実施形態において、変換器１００は、Ｍ個の異なる周波数帯域の各々を処理するために別個のブランチ（例えば、ブランチ１１０又は１２０）を使用して連続時間連続可変信号１０２に対してそのような帯域を別個に処理し、その後、出力デジタル信号１３５を提供するために加算器１３０において全てのブランチ出力を加算する。本発明の一実施形態において、Ｍ個の異なる周波数帯域は、変換器出力データレートに対して直交するかあるいは少なくとも略直交である。特に信号１０２は、例えば同一のデバイス内で別の回路から信号を受信する内部ワイヤ、導電トレース又は同様の導電路として、あるいは外部信号を受け入れる物理ポートとして実現されうる線１０３に入力される。本発明の実施形態において、入力信号１０２は、各ブランチ（例えば、ブランチ１１０及び１２０）に直接提供される。しかし、別の実施形態において、入力線１０３は、他の何らかの方法でそのようなブランチに結合されてもよい。本明細書において使用されるように、「結合される」という用語又はその単語の他の何らかの形式は、例えば処理のために直接接続されるかあるいは１つ以上の他の処理ブロックを介して接続されることを意味することを意図する。尚、あらゆる数のブランチが使用されてもよく、以下に更に詳細に説明するように、一般にブランチの数が増加すると変換器１００の分解能は向上する。

いずれの場合においても、本発明の実施形態において、そのような各ブランチ（例えば、ブランチ１１０又は１２０）は、主に異なる周波数チャネルを処理し、ダイプレックス・フィードバックループ（ＤＦＬ：Diplexed Feedback Loop）又は他の量子化ノイズシェイピングフィルタ（例えば、フィルタ１１３又は１２３）、サンプリング／量子化回路１１４及び移動平均再構成フィルタ又は他のバンドパス再構成フィルタ（例えば、フィルタ１１５又は１２５）を含む。各量子化ノイズシェイピングフィルタ（例えば、ＤＦＬフィルタ１１３又は１２３）は、それぞれのブランチにより処理されることを意図する周波数帯域（より好ましくは、周波数帯域の中心）において又はそれに近接して最小値（すなわち、ノッチ又はヌル）を含む量子化ノイズ応答を有する。各サンプリング／量子化回路１１４は、他のものと同一であり、且つ本明細書においてハードリミッタと呼ばれることもある１ビット量子化器として実現されるのが好ましい。

以下に更に詳細に説明するように、先行サンプルにおける量子化誤差が後で量子化されるサンプルを生成することが考慮されるように、サンプリング／量子化回路１１４への信号入力及びサンプリング／量子化回路１１４による信号出力は、フィードバックされ、ダイプレックス処理（diplexed）され（すなわち、個々にフィルタリングされ、結合され、その後オプションとして共にフィルタリングされ）、そして入力信号１０２と組み合わされるのが好ましい。移動平均再構成フィルタ（例えば、フィルタ１１５又は１２５）であるのが好ましい各デジタル・バンドパスフィルタは、それぞれのブランチ内で処理されている周波数帯域を選び出す。例えば加算器１３０は、複数の入力を含む単一の加算器又は一連の半加算器として実現されてもよい。

サンプリング／量子化回路１１４に対してハードリミッタを使用することは、一般にその単純さのために好まれ、通常ハードリミッタは、考えられる最大サンプリングレートを考慮し、マルチビット量子化器と関連付けられた微分非直線性又は量子化誤差（量子化ノイズとは対照的に）に左右されるものではない。しかし、マルチビット量子化器を使用することにより、瞬時帯域幅を犠牲にして変換器分解能を潜在的に改善できる。好適な実施形態において、個々のサンプリング／量子化回路１１４のサンプリングレートは全体として変換器１００のサンプリングレートであり、別の実施形態においてはある（例えば、１／２又は１／４以下等の制限された）ダウンサンプリングを実行するのが望ましい場合もあるが、ダウンサンプリングを実行しないことを意味する。同時に、変換器１００の所望の全体的な有効分解能は、一般に、使用されたブランチの数（処理された個々の周波数帯域の数に対応する）及びフィルタの品質等の設計パラメータを適当に選択することにより、サンプリングレートとは無関係に達成される。

ノイズシェイピングフィルタの考慮事項
上述の実施形態において、ＤＦＬフィルタが効率性と構成の容易さと配置の容易さとの最適な組合せを達成することが分かっているため、各ノイズシェイピングフィルタはそのようなフィルタである。なお、本発明の別の実施形態において他の種類のノイズシェイピングフィルタを使用することが可能である。いずれの場合においても使用されるノイズシェイピングフィルタに対する主な考慮事項は、非常に高いサンプルレートでの安定した正確な動作に対する要望から導出するのが好ましい。従って、好適な実施形態に係る各ノイズシェイピング回路は、少なくとも以下の３つの特性、すなわち（１）整定時間誤差、サンプリング不確定性／ジッタ及び量子化／丸め誤差等に関連したノイズシェイピングフィルタの主な性能欠陥はノイズシェイピングに左右されるという特性、（２）ノイズシェイピング回路の性能は、非理想的な回路挙動及び過剰なフィードバックループ遅延を相対的に感知できないという特性、並びに（３）ノイズシェイピング回路が例えば分布定数素子回路及びモノリシックマイクロ波集積回路（ＭＭＩＣ）を利用する高周波数設計技術を使用して実現されるという特性を有する。一般にこれらの特性を達成することにより、ノイズシェイピング動作のために従来のデルタ・シグマ変調器を使用する必要性がなくなる。

例えば、ＤＴＤＳＭの補助的なサンプル＆ホールド動作により、ノイズシェイピングに左右されず且つそのために高い周波数におけるＤＴＤＳＭの性能を制限する整定時間誤差及びサンプリング不確定性／ジッタ等の欠陥が発生するため、従来のＤＴＤＳＭは、ＭＢＯ変換器で使用するのに適さない。また、ＤＴＤＳＭの動作周波数は、補助的な高精度サンプル＆ホールド動作のサンプリング速度により制限される。

単一の粗サンプリング動作の欠陥はノイズシェイピングに左右されるが、一般に従来のＣＴＤＳＭのフィードフォワードフィルタリングが高利得相互コンダクタンス段（すなわち、電流源）、高利得演算増幅器（すなわち、電圧源）及び／又は高品質（Ｑ）集中定数素子並列共振器（すなわち、個別の誘導器及びキャパシタ）を必要とするため、従来のＣＴＤＳＭはＭＢＯ変換器で使用するのに適さない。連続時間ノイズシェイピング回路はＤＴＤＳＭより高い周波数で動作できるが、補助的なサンプル＆ホールド動作がないため、ＣＴＤＳＭ実現例の性能は、特に非常に高いサンプルレートで動作する場合に変調器フィードフォワードパスに連続時間フィルタを含む能動集中定数回路素子及びリアクタンス集中定数回路素子の非理想的な挙動により制限される。非常に高い周波数において、例えばマイクロ波振動数、集中定数素子デバイスは、代わりに分布定数素子デバイスのように挙動する。つまり、マイクロ波振動数、集中定数素子デバイスは、相互コンダクタンス段及び演算増幅器の出力インピーダンスの劣化により電流源というより基本的な増幅器のように挙動し（すなわち、電力出力対電流出力又は電圧出力）、誘導器及びキャパシタ等のリアクタンス分の寄生インピーダンスにより低Ｑシリーズ共振器又は並列共振器のように挙動する。また、集中定数回路素子の非理想的な挙動によりフィードフォワードフィルタの帯域幅が劣化するため、ＣＴＤＳＭの動作周波数が制限される。

ＣＴＤＳＭに関する別の問題は、補間型変調器の次数を増加させることにより、フィードバックＤＡＣの有限整定時間により発生する過剰なループ遅延がノイズシェイピングの性能及び安定性を劣化させることである。この問題に対する従来の解決方法は、非ゼロ復帰（ＮＲＺ）パルス、ゼロ復帰（ＲＺ）パルス及び半遅延ゼロ復帰（ＨＲＺ）パルス等の種々の出力波形を生成するＤＡＣを使用して連続時間フィードフォワードフィルタへの複数のフィードバックパスをもたらすことである。O. Shoaei, W. M. Snelgroveの"A Multi-Feedback Design for LC Bandpass Delta-Sigma Modulators", Proceedings-International Symposium on Circuits and Systems, Vol. 1, 1995年を参照されたい。しかし、非常に高いサンプリング周波数において、この解決方法は、フィードフォワードフィルタを含む能動集中定数回路素子及びリアクタンス集中定数回路素子の非理想的な挙動に関連した既存の性能の限界を悪化させるだけである。

本発明者は、本明細書においてダイプレックス・フィードバックループ（ＤＦＬ）と呼ばれる量子化ノイズシェイピングに対する新しい技術を発見した。その新しい技術は、従来のデルタ・シグマ変調器と比較して、動作周波数及び性能の安定性を改善するようにいくつかの重要な技術的革新を取り入れる。第１にＤＦＬは、離散時間回路とは対照的に連続時間回路（すなわち、連続時間連続可変信号を処理する）として動作する。従って、速度及び正確度を制限する高精度の補助的なサンプル＆ホールド動作は存在しない。第２にＤＦＬは、（例えば、２次以上の）バンドパス・ノイズシェイピング又はローパス・ノイズシェイピングに対して構成される。従って、ＤＦＬノイズシェイパーは、入力信号がゼロ周波数において中心に置かれない変換器アプリケーションにおいて有用性を有する。第３にＤＦＬは、事前に選択された周波数において量子化ノイズノッチを生成する受動フィードバックフィルタ構造を採用するが、過剰なフィードバックループ遅延を相対的に感知できない。これらの受動フィルタは、分布定数素子の技術及びマイクロ波設計技術を使用して実現されるため、高周波数動作が可能である。第４にＤＦＬは、量子化ノイズ応答の動的キャリブレーションのための波長可変フィードバック要素を採用する。従って、ノイズシェイパーの性能は、部品公差又は製作公差を大幅にあまり感知しなくなる。これらの理由から、特にＭＢＯ変換器の好適な実施形態は、量子化ノイズシェイピングのためにＤＦＬ手法を使用する。

例示的なＤＦＬ１１３及び１ビットサンプリング／量子化回路１１４Ａの簡略化されたブロック図を図７に示し、例示的なＤＦＬ１１３、マルチビットサンプリング／量子化回路１１４Ｂ及びデジタル／アナログ変換器１１１の簡略ブロック図を図８に示す。本発明の好適な実施形態において、量子化ノイズシェイピングは、連続時間であり、変調器フィードフォワードパス（加算器１１５とサンプラ／量子化器１１４Ａ又は１１４Ｂとの間の）においてフィルタリングを全く採用しない。ＤＦＬ１１３は、D. Anastassiouの"Error Diffusion Coding in A/D Conversion", IEEE Transactions on Circuits and Systems, Vol. 36, 1989年において説明された従来の離散時間誤差フィードバックフィルタと後者の機能を共有する。

ＤＦＬ１１３において、信号１４１（加算器１５５から出力され且つサンプラ／量子化器１１４Ａに入力される）がフィルタ伝達関数Ｈ₁（ｓ）を使用して個々にフィルタリングされる（１５４Ａ）（以下に更に詳細に説明するように、適度な増幅を含むのが好ましい）結果、信号１４２が得られる。同時に、サンプラ／量子化器１１４Ａの出力がフィルタ伝達関数Ｈ₂（ｓ）を使用して個々にフィルタリングされる（１５４Ｂ）結果、信号１４４が得られる。その後、信号１４２は減算器１５３において信号１４４から減算され、結果として得られる組合せ信号１４５がフィルタ伝達関数Ｈ₃（ｓ）を使用してフィルタリングされる（１５４Ｃ）結果、信号１４７が得られる。最後に信号１４７は、加算器１５５において入力信号１０２と組み合わされる。その実施形態において、デジタル／アナログ変換器１１１は、ＤＦＬ１１３にフィードバックされ且つＤＦＬ１１３により処理される連続時間連続可変信号にサンプリング／量子化回路１１４Ｂのマルチビット出力を変換するために使用されるが、同様の処理を図８に示す。個々に信号をフィルタリングしてそれらを組み合わせる処理は、従来技術においてダイプレクシングと呼ばれることもある。本発明の実施形態において、フィルタ１５４Ａ〜１５４Ｃは、に基本的な増幅器、減衰器及び遅延要素をのみを含む。フィルタパラメータに依存して、フィルタ１５４Ａ及び１５４Ｂは、対応する処理ブランチにおいて処理されている関連する帯域幅にわたりオールパスであってもよく、あるいはかなりの大きさ変動を有してもよい。

現在の実施形態において、ＤＦＬ１１３の量子化ノイズシェイピングフィルタ応答は、選択された（例えば、所定の）周波数において絶対最小値を生成するように構成されてもよい。量子化ノイズシェイピングフィルタ１１３が最初に元の連続時間連続可変信号１０２及びサンプラ／量子化器１１４から出力された信号を入力し、量子化誤差を判定し、その後その量子化誤差を信号１０２の現在の値に加算する前にフィルタリングするか又は事前に処理するのが好ましい。一般に、量子化誤差を付加することにより、将来のサンプル値が先行量子化誤差を補償することを保証し、そのような付加の前に量子化誤差を事前に処理することにより、サンプラ／量子化器１１４により発生する量子化ノイズが現在の処理ブランチ（例えば、ブランチ１１０又は１２０）により処理されている入力信号の周波数帯域から離れてシフトされることを保証する。

容易に理解されるように、フィルタ１５４Ｃは、加算器１５３の上流に移動し（例えば、各ブランチにおける一具体例）、かつ／あるいは、その所望の伝達関数のいずれかの部分又は全ては、フィルタ１５４Ａ及び１５４Ｂの各々に組み込まれる（あるいは統合される）。いずれの場合においても信号１４１上で実行された総フィルタリングはＨ₁（ｓ）・Ｈ₃（ｓ）であり、信号１４６上で実行された総フィルタリングはＨ₂（ｓ）・Ｈ₃（ｓ）である。以下に更に詳細に説明するように、そのような組合せフィルタリングの各々は、遅延（例えば、サンプラ／量子化器１１４により使用されたサンプリング周期の少なくとも１／４又は１／２）、増幅変更（例えば、２０ｄＢ以下による）及びローパスフィルタリング（例えば、ｆ_sより大きくない３ｄＢの帯域幅を含む）を含むのが好ましい。本明細書において使用されるように、「結合される」という用語又はその単語の他の何らかの形式は、例えば処理のために直接接続されるかあるいは１つ以上の他の処理ブロックを介して接続されることを意味することを意図する。本明細書において使用されるように、「加算器」という用語は、例えば算術加算及び／又は（単にインバータを含むことにより）減算を介して２つ以上の信号を共に組み合わせる１つ以上の回路を示すことを意図する。

ＣＴＤＳＭと同様に、ＤＦＬ回路１１３は、単一の粗サンプリング動作１１４に関連した欠陥が回路のノイズシェイピング応答に左右されるという利点を有する。ノイズシェイピング回路のフィードバックパスにおけるダイプレクサ・フィルタ（diplexer filter）１５４Ａ〜１５４Ｃの配置のため、量子化ノイズノッチは、伝達極ではなく伝達零点を含むフィルタ構造により生成される。従って、ＣＴＤＳＭとは異なり、ＤＦＬは、高利得相互コンダクタンス段（すなわち、電力源）又は高Ｑ並列共振器を含む演算増幅器（すなわち、電圧源）を必要としない。その代わり、例えばＤＦＬのフィードバックループを介して信号損失を補償するために、適度な利得を含む基本的な増幅器（すなわち、電力出力を含む増幅器）のみが使用されるのが好ましい。更にダイプレクサ・フィルタ応答（例えば、フィルタ１１３の応答）は、伝送線及び減衰器等の受動の分布定数素子回路により生成される。また、以下に更に詳細に説明するように、部品公差に対する感度は、プログラム可能な利得要素（すなわち、増幅器及び／又は減衰器）を使用することにより改善される。

図７及び図８の回路を参照すると、サンプリング／量子化回路１１４Ａ又は１１４Ｂへの入力時の信号伝達関数（ＳＴＦ）及びノイズ伝達関数（ＮＴＦ）は、
ＳＴＦ（ｓ）＝１、及び、

であるのが好ましい。

により与えられたダイプレクサ応答に対して、総合ＤＦＬノイズ伝達関数は、

となる。

ダイプレクサフィルタパラメータ（すなわち、Ｔ₁、Ｔ₂、Ｔ₃、φ₀、φ₁、β₀、β₁、β₂、β₃）の適当な選択に対して、ＤＦＬは、従来のデルタ・シグマ変調器（ＤＳＭ）ノイズシェイピング応答に匹敵するが、安定した性能及びフィードバック遅延変動公差を含む２次ノイズシェイピング応答を生成する。

上記のＮＴＦの式におけるパラメータの値は、量子化ノイズ応答（ｆ_notch）においてノッチ又はヌルの周波数位置を決定づける。特に、周波数ノッチの場所は、β_i及び遅延パラメータＴ₁により、１／１０・ｆ_s以上の増分でもって粗く決定され、係数パラメータφ₁により、１／８・ｆ_s以下の増分でもって細かく決定される。表１は、例示的な正規化（すなわち、ｆ_s＝１Ｈｚ、Ｚ＝１Ω）フィルタパラメータを量子化ノイズ応答ノッチ周波数の関数として提供する。表１に示されるように、フィルタパラメータを量子化ノイズノッチ周波数（ｆ_notch）にマッピングすることは、１対１機能ではない（例えば、非同形）。しかし、ダイプレクサフィルタパラメータ及び量子化ノイズノッチ周波数は、固定のφ_i及びβ_iに対して量子化ノイズノッチ周波数が、主たるフィルタ粗調整パラメータＴ₁が増加する場合に減少し、主たるフィルタ粗調整パラメータＴ₁が減少する場合に増加するように関連する。この動作は、

の周波数応答を有する従来のバンドパス・デルタ・シグマ変調器の動作とは異なり、指数のファクタＴ_sが固定され、量子化ノイズノッチ周波数（ｆ_notch）がデルタ・シグマ変調器係数αによってのみ決定される。

ＤＦＬの一実施形態において、β_iパラメータは、３次元ローパスフィルタ応答のカットオフ周波数（ｆ_B）又は３ｄＢの帯域幅を決定する。また、好適な実施形態において、（１）β_iパラメータにより決定されるローパスフィルタ応答はｆ_B＞３・ｆ_notchとなり、（２）Ｔ₁とＴ₃との関係はＴ₃＝１／２・Ｔ₁であり、（３）Ｔ₁とＴ₂との関係はＴ₂＝Ｔ₁−１／２・Ｔ_sである。ただし、Ｔ_sは量子化器１１４サンプリングクロックの周期である。これらの条件下で、ノイズシェイピングフィルタの信号伝達関数（ＳＴＦ）は略オールパスであり、すなわちＳＴＦ（ｓ）＝ｋ・ｅ^-sτである。また、各遅延変数Ｔ_iが対応する能動素子の伝播又は整定、遅延を含むのが好ましい。従って、サンプリング回路及び／又は増幅器の伝播遅延が１／４・Ｔ_s未満であることにより、最大１／２・ｆ_sの周波数（すなわち、ナイキスト帯域幅）において量子化ノイズノッチを配置できる。

表１に与えられたパラメータに係るＤＦＬダイプレクサ応答は、例えば分配されたマイクロ波構成要素及びモノリシックマイクロ波集積回路（ＭＭＩＣ）に基づく高周波数設計技術を使用して実現される。ダイプレックス・フィードバックループ１１３を含む例示的な実現例は、φ₁の負数及び単一ビットサンプラ／量子化器１１４Ａに対する回路１６０（図９Ａに示された）、並びにφ₁の正数及びマルチビットサンプラ／量子化器１１４Ｂに対する回路１６５（図９Ｂに示された）である。これらの実現例はシングルエンド制御インピーダンス（すなわち、５０Ω）システムに基づき、遅延（ｅ^-sＴ）要素（例えば、遅延要素１６１Ａ〜１６１Ｃ）は伝送線を使用して実現される。連続時間デルタ・シグマ変調器又は離散時間デルタ・シグマ変調器とは異なり、ＤＦＬ回路は、高速リミッタ（又は回路１６５に対してマルチビット量子化器）を除いて、５０Ω利得ブロック（増幅器）及び分配された受動素子（減衰器、電力分割器及び伝送線）しか必要としない。図９Ａに示された例示的な回路において、量子化器１１４Ａは、１ビット出力を生成するハードリミッタである。ハードリミッタは、高速動作及び厳密な量子化の利点を有する。ただし、図９Ｂのサンプラ／量子化器１１４Ｂにより示されるように、変換器分解能及び性能の安定性を改善するため、マルチビット量子化器が使用されてもよい。回路１６０の場合、

である。
回路１６５の場合、

である。

従って、図９Ａ及び図９Ｂに示された例示的な回路において、パラメータφ_iは、可変減衰器１６３Ａ及び１６３Ｂの値（φ_i＝ｇ_iＧ²を含む）により決定される。別の可変減衰器は、ＰＩＮダイオード及び電界効果トランジスタ（ＦＥＴ）等の半導体デバイスを使用して実現されてもよく、あるいは固定抵抗回路網のスイッチドアレイを使用して実現されてもよい。更に、φ_iの値は、プログラム可能な利得増幅器の利得に基づいて設定されてもよい。図９Ａ及び図９Ｂにおいて、増幅器１５２は２０ｄＢの利得Ｇを提供する（しかし、例えば最大約４０ｄＢの他の利得が、ＤＦＬのフィードバックパスを介して種々の信号損失を補償するように提供されてもよい。）。また、これらの実施形態において、信号加算及び信号分配は、例えば結合された伝送線、能動デバイス及び／又はリアクタンス（磁気）回路網の組合せを使用して実現されうるパワースプリッタ及びコンバイナ（例えば、１６２Ａ〜１６２Ｄ）を介して実行される。しかし、それぞれ図９Ｃ及び図９Ｄの回路１６７（上述の回路１６０と同一のＤＦＬフィルタ伝達関数を有する及び１６８（上述の回路１６５と同一のＤＦＬフィルタ伝達関数を有する）に対して示されるように、Wyeスプリッタ／コンバイナとして知られる抵抗回路網を含む信号加算及び信号分配の他の手段が存在する。レジスティブ・スプリッタ（resistive splitter）は、動作が非常に広帯域で、なおかつサイズが非常に小さいという利点を有するが、信号損失を軽減し、増幅器利得を減少するために、リアクティブ・スプリッタ（reactive splitter）が使用される場合もある。例えば、回路１６７及び１６８の増幅器１５２Ａは、３０ｄＢの利得を有するのが好ましい。また、本発明に係るＤＦＬ回路は種々のシステムに対して容易に適応され、基本的な設計は、一般性を損失することなく制御されていないインピーダンスデバイス（すなわち、相互コンダクタンス段）又は集中定数素子構成要素を用いた構成のために、変更可能である。例えば、伝送線ではなく遅延要素のうちのいずれか又は全てが、能動構造又はリアクタンス構造、例えば図１０に示された回路１７０等のバッファ構造又は受動格子構造を使用して実現されてもよい。

図９Ａ〜図９Ｄに示された各ＤＦＬは、２次ノイズシェイピング応答を有する。しかし、従来のＤＳＭで使用されたＭＡＳＨ（すなわち、多段シェイピング）構造と同様に、並列配置に更なるＤＦＬ段を含み高次応答を作成することにより、改善されたノイズシェイピング性能を実現することが可能である。４次ノイズシェイピングＤＦＬ２００を図１１に示す。高次カスケード構成が更に可能であるが、一般に並列配置は、特に高次（すなわち、＞３）ノイズシェイピング及び１ビットサンプリングに対して、カスケード構造より適切な安定性を示す。しかし、一般に並列構造は、デジタルインタフェースが１つの１ビット入力ではなく２つの１ビット入力を処理することを必要とする。図１１に示された更なるフィルタ２０２及び２０３の伝達関数はそれぞれ、Ｇ₁（ｚ）＝１及びＧ₂（ｚ）＝１＋Ｈ（ｚ）＝１＋ρ₁・ｚ^-1＋ρ₀・ｚ^-2であるのが好ましい。ただし、ρ_iは、Ｇ₂（ｚ）の応答が第１のＤＦＬ段のＮＴＦに厳密に一致するように選択される。係数ρ₁は、ρ₁＝２・ｃｏｓ（２・π・ｆ／ｆ_s）に従って第１の段のＮＴＦノッチ周波数（ｆ_notch）に基づいて算出され、係数ρ₀は、ρ₀≒１となるように量子化ノイズ応答の第１の段のＱに基づいて決定される。一般に高次ノイズシェイピング応答は、ノイズシェイピングフィルタに後続する移動平均再構成（又は他の再構成）バンドパスフィルタがより多くの量子化ノイズを除去できるようにする。

表１に示されるように、フィルタパラメータを量子化ノイズノッチ周波数にマッピングすることは、１対１機能ではない（例えば、非同形）。しかし、フィルタパラメータと量子化ノイズノッチ周波数は次のように関連付けられる。すなわち、（１）φ_i及びβ_iが固定の場合、量子化ノイズノッチ周波数は、主たる粗調整パラメータＴ₁が増加するにつれて減少し、（２）β_i及びＴ_iが固定の場合、量子化ノイズノッチ周波数は、微調整パラメータφ₁が増加するにつれて増加する。後者の関係性は、ＤＦＬ応答をキャリブレーションして構成要素の変動を説明する方法を示唆する。図９Ａ〜図９Ｄに示された２次ＤＦＬの場合、パラメータＴ_i及びβ_iは、量子化ノイズ応答において相対的に狭帯域のヌル（ｆ_notch）のおおまかな位置を決定づけ、ノッチ周波数及びその品質（Ｑ）ファクタ（すなわち、ノッチ深度）の微細な位置は、調整パラメータφ_i＝ｇ_iＧ²により決定される。最終的に成形された量子化ノイズが狭帯域移動平均再構成（ＭＡＲ）又は他のバンドパスフィルタを通過すると仮定すると、量子化ノイズヌルの場所がＭＡＲバンドパス応答の中心周波数と厳密に整列されない場合、ＭＡＲフィルタ出力におけるノイズは、一般に最小レベルではない。可変減衰器又は可変利得増幅器を使用することにより、ＤＦＬ調整パラメータφ_iを動的に調整できるようにするか、あるいは製造トリム動作に基づいて調整できるようにする。

一段ノイズシェイピングのための例示的な係数キャリブレーション（すなわち、調整）回路２３０を図１２Ａに示し、多段ノイズシェイピングのための例示的な回路２６０を図１２Ｂに示す。ＤＦＬの量子化ノイズは入力信号に対して付加的であるため、移動平均（ＭＡＦ）フィルタ２３８の出力におけるレベルは、付加される量子化ノイズのレベルに比例する。微調整パラメータφ_iが適切な周波数（すなわち、ＭＡＲバンドパス応答のダウンコンバート周波数又は中心周波数）において量子化ノイズヌルを生成するように正常に調整されれば、付加される量子化ノイズは最小となる。（図１２Ａ及び図１２Ｂに示されたような）二乗演算２３２又は絶対値演算を用いた移動平均フィルタ（ＭＡＦ）出力においてパワーを検出することにより、ＭＡＦ出力におけるレベルが最小値にされるまで、回路２３０の処理ブロック２３３又は回路２６０の処理ブロック２６３内で同時最適化、勾配下降及び／又は遺伝的原理を採用するアルゴリズム等を使用してＤＦＬ微調整パラメータφ_iを調整することができる。回路２３０に関しては、ＭＡＦ出力（例えば、ブロック２３２において決定されるような）における出力レベルに基づいて、アルゴリズムは、微調整パラメータφ_iを使用して（例えば、ｇ_iを変動させることにより）ＤＦＬ応答における誤差を補正する制御信号２３５を生成する。回路２６０に関しては、ＭＡＦ出力（例えば、ブロック２３２において決定されるような）における出力レベルに基づいて、アルゴリズムは、各ＤＦＬ（１５４Ａ及び１５４Ｂ）の応答において誤差を補正する制御信号２６５及び２６６を生成し、ノイズシェイピング回路の第１の段（すなわち、ブロック１１４及び１５４Ａを含む段）におけるフィードバックループ利得誤差を補償するようにフィルタ２０３の応答を調整する制御信号２６４を生成する。例えば図９Ａ及び図９Ｂに示されたように、ノイズシェイピング回路トポロジが微調整パラメータφ_iの符号に依存するため、好適なキャリブレーション手法は、ノイズシェイピング応答がφ₁の厳密な正値又は負値と微調整されるように、フィルタパラメータＴ_i及びβ_iを使用してｆ_notchのおおまかな位置を意図的に低く又は高く設定する手法である。

ｆ_notchについて必要とされる正確さは一般に、有効ビット数Ｂによって規定されるデータ変換器の所期の分解能に依存する。例えば、量子化ノイズ応答ＮＴＦ_iを有するＭ個のブランチを含むオーバサンプリングされた変換器は、次式で表される分解能を有する。

ただし、Ｆ_i（ｅ^2πjfT）は、移動平均再構成（ＭＡＲ）フィルタの周波数応答である。ダイプレクサフィルタパラメータ（すなわち、Ｔ₁、Ｔ₂、Ｔ₃、φ₀、φ₁、β₀、β₁、β₂、β₃）に対する上記の式の微分は、変換器分解能とフィルタパラメータ正確度との数学的関係を提供する。

ダイプレクサパラメータ正確度が±１％以上まで上がると、変換器の分解能は急速に向上する。９ビット以上の精度を目標とするデータ変換器アプリケーションは、±０．２５％（１／２⁹・１００％）以上のダイプレクサパラメータ公差を有するのが好ましい。一方、より低い精度を必要とするデータ変換器アプリケーションは、より大きな公差に適応してもよい。例えば、一般に±３％の誤差は、５ビット以下の精度を必要とするデータ変換器アプリケーションに対して十分である。電子部品は±１％以上の正確度に製造されるが、可変減衰器又は可変利得増幅器を使用することにより、ＤＦＬ微調整パラメータφ_iを動的に調整できるようにするか、あるいは製造トリム動作に基づいて調整できるようにする。

一般にＭ個のノイズシェイピングＤＦＬは、変換器のナイキスト（１／２・ｆ_s又は正規化周波数の１／２）帯域幅にわたり間隔をおいて配置された周波数においてＭ個の量子化ノイズ応答ヌルを生成する。本明細書において、Ｍ個のノイズシェイピングＤＦＬを使用する変換器１００は、Ｍの周波数インタリーブファクタ又はＭのチャネルベースのオーバサンプリング比を有するものとして説明されることもある。主に変換正確度が変換器サンプル／クロックレートと変換器出力信号帯域幅（１／２・ｆ_s／ＢＷ）との比として規定された過剰レートオーバサンプリング比（Ｎ）の関数である従来のオーバサンプリング変換器とは異なり、ＭＢＯ変換器の変換正確度は、低く（好ましくは４未満、より好ましくは１）維持されるのが好ましい従来の過剰レートオーバサンプリング比（Ｎ）及び実質的にＮより高い（例えば、少なくとも２・Ｎ又は少なくとも４・Ｎ）のが好ましいインタリーブファクタ（Ｍ）に依存する。従って、ＭＢＯ変換器の場合、ＭｘＮとして規定される「有効」オーバサンプリング比を示すのがより適切である。ただし、Ｎは、１／２・ｆ_s／ＢＷに等しい従来の過剰レートオーバサンプリング比である。なお、この有効オーバサンプリング比は、採用されるフィルタの品質に更に依存する変換器１００の有効分解能とは異なる。ＭＢＯ変換器１００の有効オーバサンプリング比は、変換器処理ブランチの数（すなわち、周波数インタリーブファクタ）に直接依存するため、更なるノイズシェイピングＤＦＬ（又は処理ブランチ）を使用することにより、変換器サンプルレートクロックを増加させることなく上昇する。

上述したように、ＤＦＬ応答のノッチ周波数（ｆ_notch）は、関連付けられたパラメータβ_iと共に遅延パラメータＴ₁により粗く決定される。サンプリングレート周期（１／ｆ_s）に対して粗調整パラメータＴ₁を増加させる結果、一般にＤＦＬの量子化ノイズシェイピング応答の実行命令は減少する。同様に、サンプリングレート周期（１／ｆ_s）に対して粗調整パラメータＴ₁を減少させる結果、一般にＤＦＬの量子化ノイズシェイピング応答の実行命令は増加する。この理由から、本発明の代表的な実施形態において、変換器の（信号）帯域幅にわたり均一に間隔をおいて配置されない周波数（ｆ_notch）にＭ個の量子化ノイズ応答ヌルがあるのが好ましいこともある。これに対して、量子化ノイズヌルは、従来のΠΔΣ変換器及びＭＢΔΣ変換器において変換器帯域幅にわたり一様に間隔をおいて配置される。

バンドパス（信号再構成）フィルタの考慮事項
本発明の好適な実施形態に係る信号再構成において使用されるバンドパスフィルタに対する主な考慮事項は、（１）設計の複雑さ（必要な乗算及び加算によって示されるのが好ましい）、（２）周波数応答、（３）振幅及び位相の歪み、並びに（４）遅延時間である。最適な変換器−分解能性能は、急峻なロールオフ及び高いストップバンド減衰を示す周波数応答を有する量子化ノイズ低減フィルタに対して取得される。また、フィルタ応答が、振幅及び位相の歪みによる性能劣化を防止するように適切な信号−再構成特性を有するのが望ましい。例えば、従来オーバサンプリング変換器においてほぼ最適であると考えられており且つΠΔΣ変換（例えば、Galtonにおけるような）で使用されるｓｉｎｃ^P+1（コム）フィルタが、実際には、複数の処理ブランチを含む並列オーバサンプリング変換器において好まれるほぼ完璧な再構成フィルタバンク特性を示さないことが示される。また、一般にストップバンド減衰はフィルタ次数と共に増加するが、フィルタ次数の増加により、非再帰型有限インパルス応答（ＦＩＲ）フィルタ等のある特定のフィルタ構造に対する処理の遅延時間が長くなる。遅延時間の短いバンドパスフィルタは、例えば制御システム及びサーボ機構を含む遅延時間が問題となるアプリケーションを支援するのが好ましい。

ΠΔΣ変換器（例えば、Galtonにおける）及びＭＢΔΣ変換器（例えば、Aziz及びBeydounにおける）で使用される従来の信号−再構成方法は、受け入れ不可能なレベルの振幅及び位相の歪み（例えば、従来のコムフィルタ）を発生させるか、あるいは多数の処理ブランチを含む変換器（例えば、従来のフィルタバンク及びウィンドウフィルタ）にとって問題となる程度の信号−処理の複雑さを含むため、本発明のＭＢＯ変換器に適さない。これらの理由から、ＭＢＯ変換器における信号再構成は、本明細書において移動平均再構成（ＭＡＲ）として説明された革新に基づくのが好ましく、結果として振幅及び位相の歪みが小さくなり、従来の手法より複雑さが著しく低くなる。

説明するバンドパスフィルタ周波数応答は、変換器の所期の分解能（Ｂ）、ノイズシェイピングフィルタ応答の次数（Ｐ）及び変換器の有効オーバサンプリング比（ＭｘＮ）に依存するのが好ましい。Ｍ個のチャネルを含むオーバサンプリング変換器の場合、

である。ただし、ＮＴＦ_i（ｅ^2πjfT，Ｐ）は次数Ｐを含むノイズシェイピングフィルタ応答、Ｆ_i（ｅ^2πjfT）はデジタル・バンドパス（信号再構成）フィルタの周波数応答、上記の式の角括弧の項は量子化ノイズ減衰の全体的なレベルを示す。また、ほぼ完璧な信号再構成の場合、デジタル・バンドパスフィルタバンクは、僅かな振幅及び位相の歪みを発生させるか、あるいはそれらを発生させないのが好ましい。ほぼ完璧な信号再構成は、好ましくは以下を要件とする。

デジタル・バンドパスフィルタバンクがかなりの振幅及び位相の歪みを発生させる程度まで、量子化ノイズフィルタバンクの最小の信号対歪み電力比（ＳＤＲ）は、変換器の所期の有効分解能（Ｂ）に依存するのが好ましく、ＳＤＲ≧６・Ｂ又は１ビット当たり６ｄＢにより近似的に与えられる。

従来オーバサンプリング変換器に対してほぼ最適であると考えられてきたｓｉｎｃ^P+1フィルタ応答は、並列処理ブランチ又は複数の処理ブランチを含むオーバサンプリング変換器に十分な信号再構成特性を提供しなくてもよい。ｓｉｎｃ^P+1（コム）フィルタ伝達関数の一般帰納的形式は次式により表される。

しかし、従来のフィルタは次式で表される伝達関数で実現される。

ただし、

である。従来のオーバサンプリング変換器の場合、コムフィルタ周波数応答が変換器出力レートの倍数においてスペクトルノッチを有するように、Ｊを変換器オーバサンプリング比にし（すなわち、Ｊ＝ＭｘＮ）、ｐをノイズシェイピングフィルタの次数より１大きくし（すなわち、ｐ＝Ｐ＋１）、定数ｋを２にする。この構成は、従来オーバサンプリング変換器に対してほぼ最適な状態であると考えられてきた。しかし、６５個の並列処理パス（Ｍ＝６５）及び２次ノイズシェイピング（Ｐ＝２）の場合、ｋ＝２の際にｓｉｎｃ^P+1フィルタバンクは、４２デシベル（ｄＢ）の量子化ノイズ減衰（すなわち、７ビットの分解能）を実現するが、フィルタバンクの信号対歪み電力比は０ｄＢ（すなわち、ゼロビットの分解能）である。６５個の並列処理パス（Ｍ＝６５）及び４次ノイズシェイピング（Ｐ＝４）の場合、ｋ＝２の際にｓｉｎｃ^P+1フィルタバンクの量子化ノイズ減衰は７７ｄＢ（すなわち、１３ビットの分解能）に上昇するが、フィルタバンクの信号対歪み電力比は依然として０ｄＢ（すなわち、ゼロビットの分解能）である。従って、従来の並列オーバサンプリング変換器に出力等化器を採用し、振幅及び位相の歪みを低減させると、信号対歪み電力比が上昇する。しかし、そのような出力等化器によって、ｓｉｎｃ^P+1フィルタバンクの振幅及び位相の歪みは完全に除去されることはなく、回路がいっそう複雑になる。

一般に、最大１０ビットの変換正確度を必要とするアプリケーションの場合、ＭＢΔΣ（例えば、Azizにおける）変換器で使用される従来のフィルタバンク及びBeydounにより説明されたＦＩＲウィンドウフィルタ（ハンフィルタ）は、４・Ｎ・（Ｍ−１）のインパルス応答の長さ及びｆｓ／［Ｎ・（Ｍ−１）］の片側帯域幅に対して適切な量子化ノイズ減衰及び信号再構成特性を有する。従来のフィルタバンクは、繰り返しルーチン、スペクトルファクタ分解を使用して生成されうるパークス・マックレラン法及びウィンドウベースの方法等の従来の方法又は制約付き最適化技術を使用して設計されたプロトタイプ有限インパルス応答（ＦＩＲ）に基づく。例えば、β＝３のカイザー窓又はその等価物に基づく線形位相ＦＩＲプロトタイプ設計は、４次ノイズシェイピングに対して６４デシベル（ｄＢ）より大きい量子化ノイズ減衰（すなわち、１１ビットの分解能）及び６５個の処理ブランチ（Ｍ）、並びに６２ｄＢ（すなわち、１０ビットの分解能）の信号対歪み電力比を保証する。

従来、これらのＦＩＲプロトタイプローパス応答及びウィンドウフィルタ応答（Beydoun）が、バンドパスフィルタの所望の中心周波数に等しい周波数を有するコサイン波（すなわち、コサイン変調フィルタバンク）により、プロトタイプフィルタ係数の乗算を介してバンドパス応答に変換されてもよいことがよく理解されている。しかし、本発明者は、これらのフィルタが２・（Ｍ−１）の乗算及び４・（Ｍ−１）の加算を必要とするため、従来のフィルタバンクの性能が非常に高い複雑さを犠牲にして実現されるということを発見した。図１３Ａに示されるように、そのようなバンドパスフィルタが、妥当な帯域（ω₀の中心周波数を有する）をゼロの中心周波数、すなわちローパスフィルタリング３２２にシフトするためのダウンコンバート３２０及び妥当な帯域を再度元の周波数範囲にシフトするためのアップコンバート３２４（Beydounにおいて説明されたような）を使用して実現される場合、一般にフィルタの複雑さが僅かに軽減される。

Beydounにより明らかに理解されないが、ＦＩＲ窓フィルタと同等の特性を示すが、一般により効率的に実現される再帰型窓フィルタが存在する。例えば、ａ₀＝０．３５８７５、ａ₁＝０．４８８２９、ａ₂＝０．１４１２８、ａ₃＝０．０１１６８、Ｌ＝４・（Ｎ−１）の場合に次式で表されるインパルス応答を含むローパスフィルタを考える。

従来技術において、ブラックマン・ハリス窓フィルタとして規定されるこのフィルタは、８４デシベル（ｄＢ）（すなわち、１４ビットの分解能）より大きい信号対歪み電力比に加え、５９ｄＢより大きい量子化ノイズ減衰（すなわち、１０ビットの分解能）を４次ノイズシェイピング及び６５個の処理ブランチ（Ｍ）に提供する。重要なことに、このフィルタは、次式に等しい伝達関数を有する。

この伝達関数は、インパルス応答の長さＬに関係なく、ローパスフィルタに対して１０個の乗算演算しか必要としない。ローパス応答をバンドパス応答に変換するために更なる乗算演算が必要であるが、再帰型コサイン窓フィルタは、直接ＦＩＲ手法を介して依然としてかなりの複雑さの減少を示す。しかし、本発明者は、この形態の再帰型フィルタがポリフェーズ分解等の高周波数、並列処理方法を使用して実現される場合、係数ダイナミックレンジと関連付けられた複雑さのコストは、再帰型構造により与えられたあらゆる複雑さの減少を上回る。

コムフィルタ又はｓｉｎｃフィルタは、カスケードにされた移動平均フィルタと呼ばれることもあるより一般的な種類のローパスフィルタの部分集合であると考えられる。本発明者は、一般にコムフィルタバンクがほぼ完璧な信号−再構成特性を有さないこと、特に出力データレートの倍数における次数Ｐ＋１（すなわち、ｓｉｎｃ^P+1）を含むコムフィルタバンク及び周波数応答ノッチが振幅及び位相の歪みに対して非常に劣等な性能を示すことを発見した。更に本発明者は、フィルタの次数がＰ＋１以外である場合及び／又は周波数応答ノッチが出力データレートの倍数にない場合、ある特定の種類のカスケードにされた移動平均フィルタがいくつかのコムフィルタを含むほぼ完璧な信号−再構成特性を示すことを発見した。ほぼ完璧な再構成フィルタバンクを実現するためにカスケードにされた移動平均フィルタ応答を使用することは、本明細書において移動平均再構成（ＭＡＲ）と呼ばれる発明である。上述したように、移動平均再構成において利用されるコムフィルタは、整数パラメータｊ、ｋ、ｐを含む伝達関数Ｓ（ｚ）を有するのが好ましい。ｊ、ｋ、ｐは、以下の条件、
２≦Ｊ≦２・Ｍ・Ｎ、及び、

により規定される空間（又はそのいずれかの部分）から選択される。ただし、ｋは、ｋ≦Ｍ・Ｎ／Ｊ＋１／２となるような整数である。

４次量子化ノイズシェイピングの場合、上記の条件により、結果として４２ｄＢ（すなわち、７ビットの分解能）より大きい量子化ノイズ減衰レベル及び４８ｄＢ（すなわち、８ビットの分解能）より大きい信号対歪み比レベルが得られる。いくつかの例示的なカスケードにされた移動平均（ＭＡ）フィルタ伝達関数に対して、表２は、４次ノイズシェイピング及び６５個の処理ブランチ（Ｍ）に基づいて信号対歪み電力比（ＳＤＲ）及び量子化ノイズ減衰（Ａ_ＱＮ）を与える。表２に示されるように、カスケードにされた移動平均フィルタは、２８０ｄＢより大きい信号対歪み比と共に６４ｄＢ（すなわち、１１ビットの分解能）より大きい量子化ノイズ減衰を実現できる。大きなインタリーブファクタ（すなわち、Ｍ＞８）に対して、移動平均再構成（ＭＡＲ）からそれ程複雑ではない従来のコムフィルタと組み合わされた従来のフィルタバンクの優れた性能が得られるため、ＭＢＯ変換器の好適な実施形態は、従来の信号−再構成手法ではなくＭＡＲを使用する。

ほぼ完璧な再構成特性を示すこと及び高レベルの量子化ノイズ減衰を実現することに加えて、表２に与えられた種類のカスケードにされた移動平均フィルタは、乗算演算を必要としないためにあまり複雑ではない。例えば表２に与えられた最後のフィルタは、図１４Ａのフィルタ３４０により示されるように、フィルタの長さ（Ｌ＝４・Ｍ−２）及び４・Ｍ＋３レジスタに依存せずに６個の加算しか必要としない。これらの移動平均フィルタを使用することにより、唯一必要な乗算演算は、ローパス応答をバンドパス応答に変換するのに必要な演算である。直接デジタル合成（例えば、サインルックアップメモリ／コサインルックアップメモリを含むデジタル・アキュムレータを採用する）が、直交ダウンコンバート動作及び直交アップコンバート動作に必要なｃｏｓ（ω₀ｔ）及びｓｉｎ（ω₀ｔ）として図１３Ｂに示されるサイン（ｘ_n）系列及びコサイン（ｙ_n）系列を生成するために使用される場合、直交ダウンコンバート及び直交アップコンバートに基づくバンドパス変換は、４個の乗算しか必要としない。あるいは、サイン（ｘ_n）系列及びコサイン（ｙ_n）系列が、次式で表される差分方程式により示されるようなメモリを必要としないＣＯＲＤＩＣ（すなわち、座標回転デジタルコンピュータ）又は他の再帰型フィルタ機能を使用して生成されてもよい。

特に８より大きいインタリーブファクタ（Ｍ）に対してそのような構造が計算の複雑さにおいてかなりの減少を提供するため、上述のフィルタ３４０等のカスケードにされた移動平均フィルタ（ＭＡＦ）を使用するＭＡＲが一般に好まれるが、従来のフィルタバンク及び窓フィルタの手法は、小さなインタリーブファクタに同等の複雑さ又はより少ない複雑さを提供できる。

Ｍ＝５のインタリーブファクタの場合、一様に間隔をおいて配置された中心周波数を含む上述の移動平均フィルタ３４０（すなわち、表２の最後のエントリ）に基づいて、且つダウンコンバート処理及びアップコンバート処理の周波数−変換効果を説明した後、移動平均再構成（ＭＡＲ）システムの周波数応答を図１５に示す。これらのバンドパスフィルタの各々は、通過帯域領域３５０、全ての周波数が少なくとも２５ｄＢの減衰で抑制される（結果として、４次ノイズシェイピングに対して６４ｄＢの量子化ノイズ減衰となる）ストップバンド領域３５２及び通過帯域領域３５０とストップバンド領域３５２との間の遷移領域３５４を含む。ゼロ周波数において中心に置かれるフィルタの場合、遷移領域３５４は、通過帯域領域３５０とほぼ同一の帯域幅のみを共に占有する。ゼロ周波数において中心に置かれたフィルタ以外の全てのフィルタの場合、遷移領域３５４は、通過帯域領域３５０の帯域幅の約半分のみを共に占有する。また、そのようなフィルタバンクの振幅及び位相の歪みは、ほぼ完璧な再構成特性を示さないフィルタ（例えば、ｓｉｎｃ^P+1フィルタ）のバンクと比較して重要ではない。

ノイズシェイピングフィルタの考慮事項の節において説明したように、本発明の代表的な実施形態は、複数の処理チャネル（Ｍ）を採用する。複数の処理チャネル（Ｍ）は、粗調整（遅延）パラメータ（Ｔ₁）上でノイズシェイピングフィルタ応答に依存するために、量子化ノイズノッチ周波数（ｆ_notch）は均一に間隔をおいて配置されず、量子化ノイズシェイピング応答の次数（Ｐ）は変換器処理ブランチにわたり同一ではない。本発明のこの代表的な実施形態において、ＭＡＲフィルタ中心周波数及び帯域幅は、更に不均一ではなく、それぞれの処理ブランチにおいてノッチ周波数（ｆ_notch）と整列され且つＤＦＬのノイズシェイピング次数（Ｐ）に依存するのが好ましい。相対的に高次ノイズシェイピング応答（すなわち、１／ｆ_sに対してより低いＴ₁）を含むＤＦＬの場合、ＭＡＲフィルタがより広い（好ましくは、比例してより広い）帯域幅を有するのが好ましい。逆に、相対的に低次ノイズシェイピング応答（すなわち、１／ｆ_sに対してより高いＴ₁）を含むＤＦＬの場合、ＭＡＲフィルタがより狭い（好ましくは、比例してより狭い）帯域幅を有するのが好ましい。これらの不均一な条件下で、ＭＡＲ方法を使用してほぼ完璧な信号再構成を実現することが依然として可能である。

非常に高い変換レートを含むアプリケーションにおいて、ポリフェーズ分解に基づくマルチレートフィルタ構造は、移動平均再構成回路網（例えば、デジタル乗算器及びデジタル加算器）が動作するクロック速度を大幅に下げる。例えば、次式で表される伝達関数を含む移動平均演算を考える。

移動平均演算は、次の差分方程式

により示されるため、第１の２つの出力サンプル（すなわち、ｎ＝１，２）に対する差分方程式は、次式のようになる。

ｙ₁をｙ₂に置換する結果、

であり、上記した式は次のように一般化できる。

ｙ_nの算出には先の例において２つ以上のサンプルにより遅延された入力及び出力しか必要ないため、移動平均関数は、各々が有効クロックレートの半分で実行する２つのポリフェーズ処理パスを含む構造として実現されうる。

上述の技術は、更なるハードウェアを使用してポリフェーズ処理パスの数を増加することによりクロックレートを更に低下させるためにも適用される。例えば図１４Ｂは、４つのポリフェーズ処理パス（すなわち、ｍ＝４のポリフェーズ分解ファクタ）を使用して実現された移動平均フィルタ３８０に対するブロック図を示す。図１４Ａに示されるように、移動平均フィルタの基本的な再帰型形態は、２個の加算器及びＭ個のレジスタを必要とする。また、図１４Ｂに示されるように、ｍ＝４のポリフェーズ分解ファクタに対して、フィルタのマルチレート実現例は、２４個の加算器及びＭ／ｎの整数比の場合に４・Ｍ＋７個のレジスタを必要とする。一般に、ｍのポリフェーズ分解ファクタ及びＭ個の処理ブランチに対して、マルチレート移動平均フィルタは、ｍ²＋２・ｍ個の加算器及びＭ／ｎの整数比の場合にｍ・（Ｍ＋２）−１個のレジスタを必要とする。従って、レジスタを無視すると、マルチレート移動平均フィルタは、フィルタの基本形態に対するＯ（ｍ²）に従って複雑になる。

従来のｓｉｎｃ^P+1フィルタと比較して、表２の結果は、カスケードにされた移動平均フィルタが優れた信号対歪み比性能を含む同等の量子化ノイズ減衰を提供することを示す。カスケードにされた移動平均フィルタに対する更なる利点は、より低い処理遅延時間である。ｆ_CLKを有効フィルタクロックレートとすると、処理遅延時間は、ｌａｔｅｎｃｙ≒Ｌ／（２・ｆ_CLK）となるようにフィルタの長さ（Ｌ）により決定される。特に、４次ノイズシェイピング（Ｌ＝１０・Ｍ−４）の場合の従来のｓｉｎｃ^P+1フィルタと比較して、表２の最後の行に与えられたカスケードにされた移動平均フィルタ応答は、２ｘを上回る遅延時間平均（Ｌ＝４・Ｍ−２）を有する。この平均は、制御システム及びサーボ機構を含むアプリケーションにおいて重要である。

全体的な変換器の考慮事項
（例えば、図６に示されたような）ＭＢＯ変換器技術の瞬時帯域幅は、サンプリング／量子化回路１１４の最大サンプルレート（ｆ_s）によってのみ制限される。その結果、このサンプルレートは、現在１０ＧＨｚより大きい瞬時帯域幅を有する高速比較器（すなわち、１ビット量子化器）として回路１１４を実現することにより最大になる。そのような帯域幅を有する比較器は、ＳｉＧｅ及びＩｎＰ^TMの集積回路処理技術で市販されている。

上述したように、ＭＢＯ変換器の分解能性能は、インタリーブファクタ（すなわち、処理ブランチの数Ｍ）、ＤＦＬノイズシェイピング応答の次数を増加させ、かつ／あるいはＭＡＲバンドパスフィルタの品質を高めることにより変換器サンプルレートを上げることなく向上可能である。また、従来のオーバサンプリング変換器と同様に、ＭＢＯ変換器技術は、他の高速変換器アーキテクチャの性能を劣化させるクロックジッタ及び熱ノイズ等の欠陥に対しては比較的、低感度である。これは、クロックジッタ及びハードリミッタ（コンパレータ）ノイズ等の欠陥が量子化ノイズと同様にノイズシェイピングに左右されるためであり、ＭＡＲバンドパスフィルタ（例えば、フィルタ１１５及び１２５）による著しい減衰を可能にする周波数応答を示す。

種々のインタリーブファクタ及びＤＦＬノイズシェイピング次数に対するＭＢＯ変換器の分解能性能のシミュレーション結果を、表３に示す。

従来の方法との比較において、以下、要約する。マルチチャネル・バンドパス・オーバサンプリング変換器は、以下の点とともに、高分解能、線形／離散信号変換（ＡＤＣ変換）を提供することができる。
・１ビットコンパレータの最大クロック周波数によってのみ制限される瞬時帯域幅（例えば、市販のＳｉＧｅ又はＩｎＰ^TM処理技術による１０ＧＨｚより大きい瞬時帯域幅）、
・瞬時帯域幅又はサンプルレートに依存しない変換分解能及び正確度、
・処理ブランチの数の関数（インタリーブファクタ）、ＤＦＬアレイにおけるノイズシェイピング応答の次数及びＭＡＦバンドパスフィルタの品質であるスケーラブルな変換分解能（すなわち、インタリーブファクタの増加、ノイズシェイピング次数の増加、及び／又はバンドパスフィルタ品質の向上とともに向上する変換正確度）、
・ノイズシェイピングのために、整定時間、帯域幅及び利得に影響を及ぼすクロックジッタ、熱ノイズ、量子化誤差、並びに部品公差等の従来のアナログ／デジタル変換器の欠陥に対して比較的低感度な変換器分解能、
・分配されたマイクロ波設計原理を使用して実現され、かつ比較的単純な制御ループ及び誤差計測値を使用して能動的にキャリブレーションされるダイプレックス・フィードバックループに基づく連続時間ノイズシェイピング、
・複雑性の低い移動平均フィルタ及び必要なクロックレートを低下するためにポリフェーズ分解を使用して実現されるデジタル信号処理動作、
・周波数インタリーブとバンドパス・オーバサンプリングとを組み合わせて、複雑なアナログ信号再構成フィルタ（すなわち、分析／合成フィルタバンク）の必要をなくした新規の方法。

図１６は、図７に示された種類の一段ＤＦＬノイズシェイピング及びＭＡＲの好適な方法による信号再構成を有する（すなわち、それぞれのブランチにおいて処理されている周波数帯域の中心に対応するフィルタ中心周波数を含む）完全なＭＢＯ変換器４００を示す。図１７は、図７に示された種類の一段ＤＦＬノイズシェイピング及び従来のフィルタバンクの別の方法による信号再構成を有する完全なＭＢＯ変換器４２０を示す。図１８は、図７に示された種類の一段ＤＦＬノイズシェイピング及び離散フーリエ変換による線形畳み込みを使用することにより実現されるバンドパスフィルタを有する完全なＭＢＯ変換器４４０を示す。

各ＤＦＬノイズシェイピング回路への入力が高インピーダンス（＞２００Ω）であるもののために設計されるため、図１９に示されるように、単一の制御インピーダンス伝送線４５０から複数のノイズシェイピング回路１１３を「引き出す（tap off）」ことが可能である。２００Ωより大きい入力インピーダンスを有するノイズシェイピング回路１１３を含む５０Ωシステムの場合、８個より少ないノイズシェイパー１１３が同一の伝送線４５０から引き出され、信号保全のかなりの損失を防止するのが好ましい。タップ伝送線の配置により、アレイにおいて複数のノイズシェイパーへのデータ変換器の単一のアナログ入力の分配を簡略化する。図１９に示されるように、このタップ伝送線技術は、例えばパワースプリッタ４５１、ｍアレイ・ダイプレクサ４５２、及び分配増幅器４５３を採用する従来の信号分配手法と組み合わされ、シグナルインテグリティと、加法性ノイズと、回路の複雑さとの間で最適なトレードオフを達成する。特に、図１９は、１２個のノイズシェイパー１１３を含むシステムにおいてパワースプリッタ４５１の方法と、トリプレクサ４５２の方法と、分配増幅器４５３の方法と、切断された伝送線４５０の方法とを組み合わせる例示的な一実施形態を示す。

変換器アレイにおけるＤＦＬ間の深刻な伝播スキュー（すなわち、遅延オフセット）は、変換器正確度を劣化させる。従って、アナログ入力信号がアレイにおいて同等の（又はほぼ同等の）遅延で各ノイズシェイパーの出力に伝播することを保証するため、タップ伝送線により発生した伝送遅延は、図１９に示されるようにＤＦＬ出力において付加された遅延４５４により補償されるのが好ましい。図１９に示された例示的な実施形態において、アナログ入力と１２個のＤＦＬ出力の各々との間の遅延は、τ’’＋τ’＋２τである。

なお、最後に、ブランチ（例えば、１１０又は１２０）により処理された周波数帯域は等しい幅であってもよいし、異なる幅であってもよい。すなわち、変換器出力帯域幅にわたり均一に間隔をおいて配置される周波数ではなく、そのような周波数は不均一に間隔をおいて配置されてもよい。

システム環境
一般に、特に指示のない限り、本明細書において説明した全てのシステム、方法、機能性及び技術は、１つ以上のプログラム可能な汎用演算装置を使用して実施されうる。一般にそのようなデバイスは、例えばコモンバス等を介して互いに相互接続された以下の構成要素、すなわち１つ以上の中央処理装置（ＣＰＵ）、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、他のデバイスとインタフェースする（例えば、シリアルポート、パラレルポート等のハードワイヤード接続、ＵＳＢ接続又はファイヤーワイヤー接続を使用して、あるいはＢｌｕｅｔｏｏｔｈ（登録商標）等の無線プロトコル又は８０２．１１プロトコルを使用して）入出力ソフトウェア及び回路網、例えばイーサネットカード等のハードワイヤード接続、符号分割多元接続（ＣＤＭＡ）、汎ヨーロッパデジタル移動通信システム（ＧＳＭ（登録商標））、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１プロトコル等の無線プロトコル、あるいは結果として本発明の多くの実施形態においてインターネット又は他のあらゆるネットワークへの接続をネットワーク接続する他のあらゆるセルラ式のシステム又はセルラ式でないシステムを使用して１つ以上のネットワークを接続するソフトウェア及び回路網、ディスプレイ（例えば、ブラウン管ディスプレイ、液晶ディスプレイ、有機発光ディスプレイ、ポリマ発光ディスプレイ又は他のあらゆる薄膜ディスプレイ）、他の出力デバイス（例えば、１つ以上のスピーカ、ヘッドホンセット及びプリンタ）、１つ以上の入力デバイス（例えば、マウス、タッチパッド、タブレット、タッチセンシティブディスプレイ又は他のポインティングデバイス、キーボード、キーパッド、マイク及びスキャナ）、大容量記憶装置（例えば、ハードディスクドライブ）、リアルタイムクロック、取り外し可能な読み取り／書き込み記憶装置（例えば、ＲＡＭ、磁気ディスク、磁気テープ、光磁気ディスク又は光ディスク等に対して読み書きするもの）、並びにモデム（例えば、ファックスを送出するか、あるいはダイヤルアップ接続を介してインターネット又は他のあらゆるコンピュータネットワークに接続するもの）のうちの少なくともいくつかを含む。動作する際、上述の方法及び機能性を実現する処理ステップは、一般に、そのような汎用コンピュータにより実行される程度まで、最初に大容量記憶装置（例えば、ハードディスク）に格納され、ＲＡＭにダウンロードされ、その後ＲＡＭからＣＰＵにより実行される。しかし、処理ステップは、最初にＲＡＭ又はＲＯＭに格納される場合もある。

本発明を実現するために使用するのに適したプログラム可能な汎用デバイスは、さまざまなベンダーから取り寄せることが可能である。種々の実施形態において、種々のデバイスは、タスクのサイズ及び複雑さに依存して使用される。例えばそのようなデバイスには、スタンドアロンであるか、ネットワークにハードワイヤードされるか、あるいはネットワークに無線接続されるかに拘らず、メインフレームコンピュータ、マルチプロセッサコンピュータ、ワークステーション、パーソナルコンピュータ及び／又はＰＤＡ、無線電話、あるいは他のあらゆるプログラム可能な機器又はデバイス等が含まれる。

また、プログラム可能な汎用デバイスを上述したが、別の実施形態において１つ以上の専用プロセッサ又は専用コンピュータが代わりに（又は更に）使用される。なお、一般に、特に指示のない限り、上述の機能性のうちのどれも、ソフトウェア及び／又はファームウェアを実行する汎用プロセッサ、専用の（例えば、論理ベースの）ハードウェア、あるいはそれらのあらゆる組合せにより実現されてもよく、特定の実現例は既知の技術的トレードオフに基づいて選択される。特に、当業者により容易に理解されるように、上述のあらゆる処理及び／又は機能性は、固定の方法、所定の方法及び／又は論理的な方法で実現される場合、プログラミング（例えば、ソフトウェア又はファームウェア）、論理構成要素（ハードウェア）の適当な構成、あるいはその２つのあらゆる組合せを実行する汎用プロセッサにより達成される。換言すると、論理演算及び／又は算術演算をプロセッサ内でそのような演算を実行する命令及び／又はそのような演算を実行する論理ゲート構成に変換する方法が適切に理解される。実際には、一般にコンパイラは、双方の種類の変換に対して使用できる。

本発明は、本発明の方法及び機能性を実行するソフトウェアプログラム命令又はファームウェアプログラム命令（すなわち、コンピュータが実行可能な処理命令）を格納する有形の機械が読み取り可能な媒体に更に関することが理解されるべきである。そのようなメディアは、例として、磁気ディスク、磁気テープ、ＣＤＲＯＭ及びＤＶＤＲＯＭ等の光学可読媒体又はＰＣＭＣＩＡカード、種々のメモリカード等の半導体メモリ、ＵＳＢメモリ装置等を含む。各々の場合、媒体は、例えばミニチュアディスクドライブ又は小型のディスク、ディスケット、カセット、カートリッジ、カードスティック等の形態を取ってもよく、あるいはコンピュータ又は他のデバイスに提供されたハードディスクドライブ、ＲＯＭ又はＲＡＭ等の相対的により大きな製品、すなわち固定の製品の形態をとってもよい。本明細書において使用されるように、特に指示のない限り、コンピュータが読み取り可能な媒体又は機械が読み取り可能な媒体上に格納されたコンピュータが実行可能な処理ステップを参照することは、そのような処理ステップが単一の媒体上に格納される状況及びそのような処理ステップが複数のメディアを介して格納される状況を含むことを意図する。

上述の説明は、主に電子コンピュータ及び電子デバイスを強調した。しかし、他のあらゆる演算又は他の種類のデバイス、例えば基本的な論理演算及び／又は算出演算を実行できる電子処理と、光学処理と、生物学処理と、化学処理とのあらゆる組合せを利用するデバイスが代わりに使用されてもよいことが理解されるべきである。

また、特に指示のない限り、本発明がプロセッサ、コンピュータ、サーバデバイス、コンピュータが読み取り可能な媒体又は他の記憶装置、クライアントデバイス、あるいは他のあらゆる種類のデバイスを参照する場合、そのように参照することは、複数のそのようなプロセッサ、コンピュータ、サーバデバイス、コンピュータが読み取り可能な媒体又は他の記憶装置、クライアントデバイス、あるいは他のあらゆるデバイスを含むものとして理解されるべきである。例えば、一般にサーバは、例えば適当な負荷分散で単一のデバイス又はサーバデバイスのクラスタ（局所的に又は地理的に分布した）を使用して実現されてもよい。

更なる考慮事項
本発明のいくつかの異なる実施形態を各々がある特定の特徴を含むものとして上述した。しかし、当業者により理解されるように、いずれかの単一の実施形態の説明と共に説明した特徴は、その実施形態に限定されず、他の実施形態のうちのいずれかの種々の組合せにも含まれてもよく、かつ／あるいは配置されてもよいことを意図する。

同様に、上述の説明において、機能性は、特定のモジュール又は構成要素に帰することもある。しかし、一般に機能性は、種々のあらゆるモジュール又は構成要素間に要望に応じて再分配されてもよく、特定の構成要素又はモジュールに対する必要性を完全に不要にし、且つ／あるいは新たな構成要素又はモジュールの負荷を必要とすることもある。当業者により理解されるように、本発明の特定の実施形態を参照して、既知の技術的トレードオフに従って機能性が厳密に分配されるのが好ましい。

従って、本発明の例示的な実施形態及び添付の図面に関して本発明を詳細に説明したが、本発明の主旨及び範囲から逸脱することなく本発明の種々の適応例及び変形例が実行されうることは、当業者には明らかであろう。従って、本発明は、図示され且つ上述された厳密な実施形態に限定されない。本発明の主旨から逸脱しない全てのそのような変形は、添付の請求の範囲によってのみ限定されるような本発明の範囲内にあるものとして考えられることを意図する。

本願は、２００９年６月２６日付けで出願され、発明の名称を"Method of Linear to Discrete Signal Transformation using Orthogonal Bandpass Oversampling (OBO)"とする米国仮特許出願第６１／２２１００９号、及び、２００９年１２月２９日付けで出願され、発明の名称を"Sampling/Quantization Converters"とする米国仮特許出願第６１／２９０８１７号の利益を主張するものである。この引用により、両出願の開示内容は全て、本明細書に組み込まれる。

Claims

連続時間連続可変信号をサンプリングされ量子化された信号に変換する装置であって、
時間的に連続し且つ連続可変である入力信号を受け入れる入力線と、
連続時間量子化ノイズシェイピングフィルタと、
前記連続時間量子化ノイズシェイピングフィルタの出力に結合されたサンプリング／量子化回路と、
を有し、
前記連続時間量子化ノイズシェイピングフィルタは、出力と複数の入力とを含む加算器を有し、前記入力信号が前記加算器の前記複数の入力のうちの１つに結合され、前記加算器の前記出力が第１のフィルタを介して前記加算器の前記複数の入力のうちの１つに結合され、前記サンプリング／量子化回路の出力が第２のフィルタを介して前記加算器の前記複数の入力のうちの１つに結合され、
前記第１のフィルタ及び前記第２のフィルタの総合応答はローパス要素を含み、
前記連続時間量子化ノイズシェイピングフィルタは、特定の周波数で最小となるノイズ伝達関数を有する
ことを特徴とする装置。
前記サンプリング／量子化回路の出力に結合されたデジタル・バンドパスフィルタを更に有し、前記デジタル・バンドパスフィルタの中心周波数が前記特定の周波数に対応することを特徴とする請求項１に記載の装置。
前記連続時間量子化ノイズシェイピングフィルタは、前記サンプリング／量子化回路により使用されるサンプリング周期の少なくとも１／４の遅延を提供する遅延要素を組み込むことを特徴とする請求項１に記載の装置。
前記連続時間量子化ノイズシェイピングフィルタは２次であることを特徴とする請求項１に記載の装置。
前記連続時間量子化ノイズシェイピングフィルタは４次であることを特徴とする請求項１に記載の装置。
前記連続時間量子化ノイズシェイピングフィルタの少なくとも１つの構成要素のパラメータを調整する能動キャリブレーション構成要素を更に有することを特徴とする請求項１に記載の装置。
連続時間連続可変信号をサンプリングされ量子化された信号に変換する装置であって、
時間的に連続し且つ連続可変である入力信号を受け入れる入力線と、
前記入力線に結合された複数の処理ブランチであって、各処理ブランチが、（ａ）量子化ノイズシェイピング連続時間フィルタと、（ｂ）前記量子化ノイズシェイピング連続時間フィルタの出力に結合されたサンプリング／量子化回路と、（ｃ）前記サンプリング／量子化回路の出力に結合されたデジタル・バンドパスフィルタと、（ｄ）前記サンプリング／量子化回路の前記出力を再度前記量子化ノイズシェイピング連続時間フィルタに結合する線と、を含む複数の処理ブランチと、
前記複数の処理ブランチの出力に結合された第１の加算器と、
を有し、
前記量子化ノイズシェイピング連続時間フィルタの各々は、複数の入力と出力とを含む第２の加算器を備え、前記入力信号が前記第２の加算器の前記複数の入力のうちの１つに結合され、前記第２の加算器の前記出力が第１のフィルタを介して前記第２の加算器の前記複数の入力のうちの１つに結合され、同一の処理ブランチにおける前記サンプリング／量子化回路の前記出力が、前記第１のフィルタとは異なる伝達関数を有する第２のフィルタを介して前記第２の加算器の前記複数の入力のうちの１つに結合され、
前記複数の処理ブランチの各処理ブランチにおける前記量子化ノイズシェイピング連続時間フィルタは、それぞれ異なる周波数において量子化ノイズ最小値を有し、
前記量子化ノイズシェイピング連続時間フィルタの各々に対する前記量子化ノイズ最小値は、同一の処理ブランチにおける前記デジタル・バンドパスフィルタにより選択された周波数帯域に対応する
ことを特徴とする装置。
前記複数の処理ブランチは合計Ｍ個の処理ブランチを含み、
対応する処理ブランチに対する周波数帯域の帯域幅をＢＷとするとき、前記サンプリング／量子化回路は、毎秒２・Ｎ・ＢＷ個のサンプルのレートでサンプリングし、ＭｘＮは少なくとも１６である
ことを特徴とする請求項７に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタは２次であることを特徴とする請求項７に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタは４次であることを特徴とする請求項７に記載の装置。
前記複数の量子化ノイズシェイピング連続時間フィルタのノッチ周波数は、不等な周波数間隔で間隔をおいて配置されることを特徴とする請求項７に記載の装置。
前記複数の処理ブランチの各々における前記デジタル・バンドパスフィルタは、周波数ダウンコンバータと、ローパスフィルタと、周波数アップコンバータとを含むことを特徴とする請求項７に記載の装置。
前記デジタル・バンドパスフィルタは、前記装置の出力データレートの倍数以外の周波数において共同でスペクトルノッチを提供するカスケードにされた移動平均演算部を含むことを特徴とする請求項７に記載の装置。
前記複数の処理ブランチの各々における前記サンプリング／量子化回路は１ビット量子化器であることを特徴とする請求項７に記載の装置。
前記複数の処理ブランチの各々における前記サンプリング／量子化回路はマルチビット量子化器であることを特徴とする請求項７に記載の装置。
前記複数の処理ブランチにおける各処理ブランチの前記デジタル・バンドパスフィルタは、総合すると所望の周波数範囲にわたる、それぞれ異なる周波数帯域を選択することを特徴とする請求項７に記載の装置。
前記複数の処理ブランチの各処理ブランチの前記デジタル・バンドパスフィルタは、（ｉ）不等間隔に配置される中心周波数、及び、（ｉｉ）互いに全て等しいわけではない帯域幅、のうちの少なくとも１つを有することを特徴とする請求項７に記載の装置。
前記量子化ノイズ最小値は、前記変換器出力データレートに対して互いに少なくとも略直交である周波数の集合において前記量子化ノイズシェイピング連続時間フィルタにより提供されることを特徴とする請求項７に記載の装置。
前記入力信号を複数の前記量子化ノイズシェイピング連続時間フィルタに提供するタップ伝送線分配構造を更に有することを特徴とする請求項７に記載の装置。
前記複数の処理ブランチは少なくとも４つの処理ブランチを含み、
前記複数の処理ブランチの各々において、
前記量子化ノイズシェイピング連続時間フィルタは、少なくとも２次フィードバックフィルタであり、
前記サンプリング／量子化回路は、少なくとも１ギガヘルツ（ＧＨｚ）の周波数でサンプリングし、
前記デジタル・バンドパスフィルタは、少なくとも４０ｄＢで成形された量子化ノイズを減衰させ、データ変換器信号レベルを下回る４０ｄＢ未満に制限された全エイリアシング歪み電力を発生させる
ことを特徴とする請求項７に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタの少なくとも１つの構成要素のパラメータを調整する能動キャリブレーション構成要素を更に有することを特徴とする請求項７に記載の装置。
発生する可能性のある信号伝播遅延スキューを補償するために前記量子化ノイズシェイピング連続時間フィルタの出力において遅延要素を更に有することを特徴とする請求項７に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタの各々は、前記サンプリング／量子化回路に入力される第１の信号及び前記サンプリング／量子化回路から出力される第２の信号を別個にフィルタリングし、該フィルタリングされた前記第１の信号と前記第２の信号とを組み合わせることを行うものであり、
前記第１の信号のフィルタリング及び前記第２の信号のフィルタリングはそれぞれ、振幅及び位相のうちの少なくとも１つを実質的に変更する
ことを特徴とする請求項７に記載の装置。
前記第１の信号のフィルタリング及び前記第２の信号のフィルタリングはそれぞれ、前記サンプリング／量子化回路（Ｔ_s）と、１／Ｔ_s未満である３ｄＢ帯域幅のローパスフィルタリングとにより使用されたサンプリング周期の１／４以上の遅延を生じることを特徴とする請求項２３に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタは、２次応答により量子化ノイズを成形することを特徴とする請求項２３に記載の装置。
前記量子化ノイズシェイピング連続時間フィルタは、４次応答により量子化ノイズを成形することを特徴とする請求項７に記載の装置。