JP2007053500A - 信号発生回路 - Google Patents

Abstract

【課題】発振信号の初期値をゼロとすることが可能な信号発生回路を提供する。
【解決手段】加算器１１と、係数値がＡ１の第１の乗算器１２と、係数値がＡ２の第２の乗算器１３と、第１及び第２の遅延素子１４，１５を備え、出力端子からの信号が、前記第１の遅延素子１４に入力され、当該遅延素子の出力が前記第２の遅延素子１５に入力されると共に前記第１の乗算器１２に入力され、前記第２の遅延素子の出力が前記第２の乗算器１３に入力され、前記第１及び第２の乗算器の出力が前記加算器１１に入力され、当該加算器の出力が前記出力端子に出力される信号発生回路において、初期値設定回路１６を備え、当該初期値設定回路から出力される初期値を電源投入時に前記第１及び第２の遅延素子の初期値として、それぞれゼロでない値ｙ１，ｙ２を設定し、初期状態に於いて、ｙ１＊Ａ１＋ｙ２＊Ａ２＝０が満足されるように、前記初期値を設定するように構成している。
【選択図】図１

Description

この発明は、信号発生回路、特に、任意の周波数をもつデジタルサイン波形信号を発生する信号発生回路に関する。

従来の信号発生回路は、例えば、演算増幅器、抵抗、コンデンサなどの素子を用いて発振回路を構成して信号を発生させていた。このようにアナログ素子を用いて回路を構成した場合、演算増幅器、抵抗、コンデンサなどの素子で発生する誤差（温度による誤差、プロセスバラツキなどによる誤差）により、出力された信号の発振周波数、振幅の誤差が生じることになる。また、コンデンサ等の回路素子は、レイアウト面積が大きい為、回路規模を縮小することが困難であった。

このような問題を回避する方法として、例えばＲＯＭを用いて、そのアドレス毎に時系列中の各時点に於ける波形を一波長分保持しておき、これを繰り返し読み出すことにより、例えばデジタル正弦波を生成する方法がある。しかしながら、この方法の場合、発振周波数の数が増大するにつれて、それぞれの周波数に対応した複数の波形を格納しておく必要があり、ＲＯＭの容量が増大する欠点がある。このような欠点を回避する目的でデジタル回路による信号発生回路が考慮されている。

図２は、一般的な二次の再帰型フィルタを示した図であり、この回路は、加算器２１，係数をＡ１とする乗算器２２，係数をＡ２とする乗算器２３，及び遅延素子２４，２５により構成されている。この回路の入力をＸ（ｚ）、出力をＹ（ｚ）とすると、この回路の伝達関数は、
Ｙ（ｚ）＝Ｘ（ｚ）＊ｚ²／（ｚ²−Ａ１ｚ−Ａ２）
のように表すことが出来る。従って、入力Ｘ（ｚ）＝０、すなわち入力信号が無い場合でも出力信号が有限値を取る、つまり回路が発振する条件は、
ｚ²−Ａ１ｚ−Ａ２＝０
が成立することと等価となる。

この場合、乗算器２２の係数Ａ１をＡ１＝２ｃｏｓδ、乗算器２３の係数Ａ２をＡ２＝−１とすると、上記２次方程式の解は、Ｚ＝ｅ^±jδとなる。
正の符号の解のみを考慮すると、このことは、図２の回路がδ＝２πｆＴ、すなわち、ｆ＝δ／（２πＴ）の発振周波数で発信することを意味している（但し、Ｔは発振周波数の一周期の時間である）。

このようなデジタル信号波形発生回路の例としては、例えば、下記の特許文献１に記載されるような回路がある。
特開平４−３０２５１１号公報

図３は、図２の遅延素子２４，２５をそれぞれ遅延回路であるＤ型フリップフロップ（Ｄ−ＦＦ）で置き換えた、等価な回路である。この回路では、各Ｄ−ＦＦが電源投入時にリセットされるように設定されている場合、発振開始時点、すなわちｔ＝０の時点での出力信号ｙはゼロとなるので、以降の時間においても、ｙの値はゼロが継続することになり、発振信号を得ることが出来ない。

そこで遅延回路３４に初期値設定回路（図示していない）を接続し、この初期値設定回路によりＤ−ＦＦ３４の初期値としてｙ１があたえられるようになっている。この場合、電源投入時に、Ｄ−ＦＦ３４をｙ１に初期設定し、Ｄ−ＦＦ３５をリセット（ゼロに初期設定する）するものとすると、時刻ｔ＝０での発信値の初期値はｙ１＊Ａ１＝２ｙ１ｃｏｓδとなり、この結果は、発振初期値が発振周波数により変動することを意味している。この初期値が大きい場合、例えば、この信号によりスピーカが駆動されるようなアプリケーションにおいては、ポップアップノイズが発生する等の問題があった。

本発明は、図３に基づく信号発生回路において、発振信号の初期値をゼロとすることが可能な信号発生回路を提供することを目的とする。

本発明は、前記課題を解決するために、加算器と、係数値がＡ１の第１の乗算器と、係数値がＡ２の第２の乗算器と、第１及び第２の遅延素子を備え、出力端子からの信号が、前記第１の遅延素子に入力され、当該遅延素子の出力が前記第２の遅延素子に入力されると共に前記第１の乗算器に入力され、前記第２の遅延素子の出力が前記第２の乗算器に入力され、前記第１及び第２の乗算器の出力が前記加算器に入力され、当該加算器の出力が前記出力端子に出力される信号発生回路において、初期値設定回路を備え、当該初期値設定回路から出力される初期値を電源投入時に前記第１及び第２の遅延素子の初期値として、それぞれｙ１，ｙ２を設定し、初期状態に於いて、ｙ１＊Ａ１＋ｙ２＊Ａ２＝０（ただし、ｙ１≠０、ｙ２≠０）が満足されるように、前記初期値を設定するように構成している。

本発明においては、前述のように、信号発生回路において、初期値設定回路を備え、この回路から出力される信号ｙ１，ｙ２をそれぞれ第１及び第２の遅延素子の電源投入時の初期値として設定し、前記第１及び第２の乗算器の計数値Ａ１，Ａ２の間にｙ１＊Ａ１＋ｙ２＊Ａ２＝０の関係が満足されるように、前記初期値ｙ１，ｙ２を選択したので、発振回路の発振初期値が必ずゼロから開始されるようになり、ポップノイズなどが発生することが無くなる。

以下、この発明の実施の形態について、図面を用いて説明する。尚、各図面は、この発明が理解できる程度に概略的に記載しているにすぎない。

図１は、この発明の実施例を示す信号発生回路の構成を示す図である。この信号発生回路は、加算器１１，係数値Ａ１を有する第１の乗算器１２、計数値Ａ２を有する第２の乗算器１３，第１及び第２の遅延素子としてのＤ−ＦＦ１４，１５、及び初期値設定回路１６を備えている。

出力端子ｙからの信号は、第１の遅延素子１４に入力され、第１の遅延素子の出力は、第１の乗算器１２及び第２の遅延素子１５に入力されている。第２の遅延素子１５の出力は第２の乗算器１３に入力され、第１及び第２の乗算器１２、１３の出力は加算器１１に入力され、その出力が前記出力端子に出力され出力信号ｙとなる。

この信号発生回路は、前述のように、Ａ１をＡ１＝２ｃｏｓδ、Ａ２をＡ２＝−１とすることにより、発振周波数ｆ＝δ・（２πＴ）（Ｔは発振周期）で発振するが、本実施例においては、前記初期値設定回路１６により、電源投入時の遅延素子１，２の初期値ｙ１，ｙ２を、
ｙ１＊Ａ１＋ｙ２＊Ａ２＝０
の関係が満足されるように設定するので、発振開始の初期値は必ずゼロとなり、前記課題を解決することが出来る。

尚、発振開始直後の次のクロックタイミングにおいて、第１の遅延素子にはゼロが設定され、第２の遅延素子にはｙ１が設定されているので、出力ｙはｙ＝Ａ２＊ｙ１となり、ｙ１の値がゼロで無い限り、発振が停止することは無い。

本発明の実施例を示す信号発生回路の構成を示す図である。 発振回路の原理を説明する為の説明図である。 従来の信号発生回路の構成を示す図である。

符号の説明

１１，２１，３１ 加算器
１２，２２，３２ 第１の乗算器
１３，２３，３３ 第２の乗算器
１４，２４，３４ 第１の遅延素子
１５，２５，３５ 第２の遅延素子
１６ 初期値設定回路

Claims (2)

1. 加算器と、係数値がＡ１の第１の乗算器と、係数値がＡ２の第２の乗算器と、第１及び第２の遅延素子を備え、出力端子からの信号が、前記第１の遅延素子に入力され、当該遅延素子の出力が前記第２の遅延素子に入力されると共に前記第１の乗算器に入力され、前記第２の遅延素子の出力が前記第２の乗算器に入力され、前記第１及び第２の乗算器の出力が前記加算器に入力され、当該加算器の出力が前記出力端子に出力される信号発生回路において、
   初期値設定回路を備え、当該初期値設定回路から出力される初期値を電源投入時に前記第１及び第２の遅延素子の初期値として、それぞれゼロでない値ｙ１，ｙ２を設定し、初期状態に於いて、ｙ１＊Ａ１＋ｙ２＊Ａ２＝０が満足されるように、前記初期値を設定したことを特徴とする信号発生回路。
2. 前記第１及び第２の乗算器の計数値Ａ１，Ａ２をＡ１＝２ｃｏｓδ、Ａ２＝−１とし、前記信号発生回路を周波数ｆ＝δ／（２πＴ）（Ｔは発振周期）で発振する正弦波信号発生回路として構成したことを特徴とする信号発生回路。

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