CN212677144U - 一种基于可重配多锁相环的时钟抖动消除电路 - Google Patents

Abstract

本申请提供的一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请实现简单，且可灵活配置。

Description

一种基于可重配多锁相环的时钟抖动消除电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种基于可重配多锁相环的时钟抖动消除电路。

背景技术

随着通信系统的不断发展，锁相环已被广泛应用于通信系统中，用于实现通信网络的定时同步、时钟产生和驱动等功能，是通信系统重要的组成部分，然而，锁相环的抖动规格作为重要的性能指标，决定了时钟信号的精度。

现有技术中，在一些情况下需要使用多个锁相环产生不同频率的时钟信号，另外一些情况下又会尽量减少锁相环的数量，来避免时钟信号的抖动，从而保证时钟信号的精度。而如何兼顾这两种情况，已成为本领域亟待解决的技术难题。

因此，本领域技术人员需要提供一种简单且可灵活配置的时钟抖动消除电路，来避免时钟信号的抖动，从而保证时钟信号的精度。

实用新型内容

本申请提供简单且可灵活配置的一种基于可重配多锁相环的时钟抖动消除电路，用以避免时钟信号的抖动，从而保证时钟信号的精度。

为了实现上述目的，本申请提供了以下技术方案：

一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，其中：

多个所述锁相环的输入端分别输入参考时钟信号，多个所述锁相环的输出端分别与所述数据选择器的输入端相连，所述数据选择器的第一输出端和第二输出端分别与所述信号合成器的两个输入端相连；

所述锁相环用于基于所述参考时钟信号产生对应的时钟信号，所述时钟信号作为所述锁相环的输出信号；

所述数据选择器用于选择所述锁相环的输出信号，作为所述数据选择器的输出信号；

当需要产生低抖动的时钟信号时，则将第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他所述锁相环的输出信号的频率调整为与所述第一锁相环和所述第二锁相环不同的，所述数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能所述信号合成器，通过所述信号合成器将所述数据选择器的所述第一输出信号和所述第二输出信号叠加再平均，得到消除抖动后的时钟信号；

当需要产生多个不同频率的时钟信号时，则将多个所述锁相环的输出信号的频率调整为不同的，并且不使能所述信号合成器，通过所述数据选择器得到所述多个不同频率的时钟信号。

其中，所述信号合成器包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中：

所述第一PMOS管的源级与Vdd相连，所述第一PMOS管的漏级与所述第一NMOS管的漏级相连，所述第一NMOS管的源级接地；

所述第一PMOS管的栅极和所述第一NMOS管的栅极相连，其公共端与所述数据选择器的第一输出端相连；

所述第二PMOS管的源级与所述Vdd相连，所述第二PMOS管的漏级与所述第二NMOS管的漏级相连，所述第二NMOS管的源级接地；

所述第二PMOS管的栅极和所述第二NMOS管的栅极相连，其公共端与所述数据选择器的第二输出端相连；

所述第一PMOS管的漏级和所述第二PMOS管的漏级相连，其公共端作为所述信号合成器的输出端，输出所述消除抖动后的时钟信号。

其中，所述信号合成器包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电流源和第四电流源，其中：

所述第一电阻的第一端与所述第二电阻的第一端相连，所述第一电阻的第二端与所述第三PMOS管的源级和所述第四PMOS管的源级相连，所述第二电阻的第二端与所述第三NMOS管的漏级和所述第四NMOS管的漏级相连；

所述第三PMOS管的栅级与所述数据选择器第一输出端的P级相连，所述第三NMOS管的栅级与所述数据选择器第一输出端的N级相连；

所述第四PMOS管的栅级与所述数据选择器第二输出端的P级相连，所述第四NMOS管的栅级与所述数据选择器第二输出端的N级相连；

所述第三电流源与所述第三PMOS管的漏级和所述第三NMOS管的源级相连，作为所述第三PMOS管和所述第三NMOS管的静态偏置电流；

所述第四电流源与所述第四PMOS管的漏级和所述第四NMOS管的源级相连，作为所述第四PMOS管和所述第四NMOS管的静态偏置电流；

所述第一电阻的第二端作为所述信号合成器输出端的P级，所述第二电阻的第二端作为所述信号合成器输出端的N级，输出所述消除抖动后的时钟信号。

本申请提供的一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请提供的时钟抖动消除电路实现简单，且可灵活配置，用以避免时钟信号的抖动，从而保证时钟信号的精度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种基于可重配多锁相环的时钟抖动消除电路的结构示意图；

图2为本申请实施例提供的一种信号合成器的结构示意图；

图3为本申请实施例提供的另一种信号合成器的结构示意图。

具体实施方式

本申请提供一种基于可重配多锁相环的时钟抖动消除电路，用于实现通信网络的定时同步、时钟产生和驱动等功能。

本申请的实用新型目的在于：提供简单且可灵活配置的一种基于可重配多锁相环的时钟抖动消除电路，用以避免时钟信号的抖动，从而保证时钟信号的精度。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

参见图1，图1为本申请实施例公开的一种基于可重配多锁相环的时钟抖动消除电路的结构示意图。

在本申请实施例公开的技术方案中，以三个锁相环为例来说明本申请实施例的原理。如图1所示，该时钟抖动消除电路，包括：第一锁相环11、第二锁相环12、第三锁相环13、数据选择器14和信号合成器15，其中：

所述第一锁相环11的输入端、所述第二锁相环12的输入端和所述第三锁相环13的输入端均与参考时钟信号Clk₀连接，用于基于所述参考时钟信号Clk₀分别产生三个时钟信号，第一时钟信号Clk₁、第二时钟信号Clk₂和第三时钟信号Clk₃。

所述数据选择器14的三个输入端分别与所述第一锁相环11的输出端、所述第二锁相环12的输出端和所述第三锁相环13的输出端相连，用于选择所述第一锁相环11、所述第二锁相环12和所述第三锁相环13的输出信号，作为所述数据选择器14的输出信号；所述数据选择器14的第一输出端Clk_out1对应所述第一锁相环11，所述数据选择器14的第二输出端Clk_out2对应所述第二锁相环12，所述数据选择器14的第三输出端Clk_out3对应所述第三锁相环13。

所述信号合成器15的两个输入端分别与所述数据选择器14的第一输出端Clk_out1和第二输出端Clk_out2相连，用于将所述数据选择器14的第一输出信号Clk_out1和第二输出信号Clk_out2叠加再平均，输出消除抖动后的时钟信号Clk_j。

当需要产生多个时钟信号时，则将所述第一锁相环11、第二锁相环12、第三锁相环13输出的第一时钟信号Clk₁、第二时钟信号Clk₂和第三时钟信号Clk₃的频率调整为不同的，并且不使能所述信号合成器15，直接通过所述数据选择器14得到三个不同频率的第一输出时钟信号Clk_out1、第二输出时钟信号Clk_out2和第三输出时钟信号Clk_out3。

当需要产生低抖动的时钟信号时，则将所述第一锁相环11和所述第二锁相环12输出的第一时钟信号Clk₁和第二时钟信号Clk₂的频率和相位调整为相同的，将所述第三锁相环13输出的第三时钟信号Clk₃的频率调整为与所述第一锁相环11和所述第二锁相环12输出的第一时钟信号Clk₁和第二时钟信号Clk₂不同的，并且使能所述信号合成器15，通过所述信号合成器15得到消除抖动后的时钟信号Clk_j。

需要说明的是，在本申请实施例中，假设期望的低抖动时钟信号的边沿理想时间位置为T₀，而实际所述数据选择器14的第一输出信号Clk_out1的边沿时间位置为T₁＝T₀+N₁(N₁为相位抖动)，所述数据选择器14的第二输出信号Clk_out2的边沿时间位置为T₂＝T₀+N₂(N₂为相位抖动)，则所述信号合成器15的输出时钟信号Clk_j的边沿时间位置为T₃＝T₀+(N₁+N₂)/2。若所述数据选择器14的第一输出信号Clk_out1和第二输出信号Clk_out2的相位抖动的RMS值都为△，则所述信号合成器15输出的时钟信号Clk_j的相位抖动的RMS值为Δ/2，即相位抖动下降3dB。

本申请实施例提供一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请实施例提供的时钟抖动消除电路实现简单，且可灵活配置，用以避免时钟信号的抖动，从而保证时钟信号的精度。

在本申请实施例中，所述信号合成器15的结构可以依据用户需求自行选择，例如，参见图2和图3。

参见图2，本申请实施例中，所述信号合成器15可以包括：第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，其中：

所述第一PMOS管P1的源级与Vdd相连，所述第一PMOS管P1的漏级与所述第一NMOS管N1的漏级相连，所述第一NMOS管N1的源级接地。所述第一PMOS管P1的栅极和所述第一NMOS管N1的栅极相连，其公共端与所述数据选择器14的第一输出端Clk_out1相连。所述第二PMOS管P2的源级与所述Vdd相连，所述第二PMOS管P2的漏级与所述第二NMOS管N2的漏级相连，所述第二NMOS管N2的源级接地。所述第二PMOS管P2的栅极和所述第二NMOS管N2的栅极相连，其公共端与所述数据选择器14的第二输出端Clk_out2相连。所述第一PMOS管P1的漏级和所述第二PMOS管P2的漏级相连，其公共端作为所述信号合成器15的输出端，输出所述消除抖动后的时钟信号Clk_j。

参见图3，本申请实施例公开中，所述信号合成器15可以包括：第三PMOS管P₃、第四PMOS管P₄、第三NMOS管N₃、第四NMOS管N₂、第一电阻R₁、第二电阻R₂、第三电流源I₃和第四电流源I₄，其中：

所述第一电阻R₁的第一端与所述第二电阻R₂的第一端相连，所述第一电阻R₁的第二端与所述第三PMOS管P₃的源级和所述第四PMOS管P₄的源级相连，所述第二电阻R₂的第二端与所述第三NMOS管N₃的漏级和所述第四NMOS管N₄的漏级相连。所述第三PMOS管P₃的栅级与所述数据选择器14的第一输出端Clk_out1的P级相连，所述第三NMOS管N₃的栅级与所述数据选择器14的第一输出端Clk_out1的N级相连。所述第四PMOS管P₄的栅级与所述数据选择器14第二输出端Clk_out2的P级相连，所述第四NMOS管N₄的栅级与所述数据选择器第二输出端的N级相连。所述第三电流源I₃与所述第三PMOS管P₃的漏级和所述第三NMOS管N₃的源级相连，作为所述第三PMOS管P₃和所述第三NMOS管N₃的静态偏置电流。所述第四电流源I₄与所述第四PMOS管P₄的漏级和所述第四NMOS管N₄的源级相连，作为所述第四PMOS管P₄和所述第四NMOS管N₄的静态偏置电流。所述第一电阻R₁的第二端作为所述信号合成器15的输出端Clk_j的P级，所述第二电阻R₂的第二端作为所述信号合成器15的输出端Clk_j的N极，输出所述消除抖动后的时钟信号Clk_j。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

至此，本领域技术人员应认识到，虽然本文已详尽示出和描述了本实用新型的多个示例性实施例，但是，在不脱离本实用新型精神和范围的情况下，仍可根据本实用新型公开的内容直接确定或推导出符合本实用新型原理的许多其他变型或修改。因此，本实用新型的范围应被理解和认定为覆盖了所有这些其他变型或修改。

Claims (3)

1.一种基于可重配多锁相环的时钟抖动消除电路，其特征在于，包括：多个锁相环、数据选择器和信号合成器，其中：

多个所述锁相环的输入端分别输入参考时钟信号，多个所述锁相环的输出端分别与所述数据选择器的输入端相连，所述数据选择器的第一输出端和第二输出端分别与所述信号合成器的两个输入端相连；

所述锁相环用于基于所述参考时钟信号产生对应的时钟信号，所述时钟信号作为所述锁相环的输出信号；

所述数据选择器用于选择所述锁相环的输出信号，作为所述数据选择器的输出信号。

2.根据权利要求1所述的时钟抖动消除电路，其特征在于，所述信号合成器包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中：

所述第一PMOS管的源级与Vdd相连，所述第一PMOS管的漏级与所述第一NMOS管的漏级相连，所述第一NMOS管的源级接地；

所述第一PMOS管的栅极和所述第一NMOS管的栅极相连，其公共端与所述数据选择器的第一输出端相连；

所述第二PMOS管的源级与所述Vdd相连，所述第二PMOS管的漏级与所述第二NMOS管的漏级相连，所述第二NMOS管的源级接地；

所述第二PMOS管的栅极和所述第二NMOS管的栅极相连，其公共端与所述数据选择器的第二输出端相连；

所述第一PMOS管的漏级和所述第二PMOS管的漏级相连，其公共端作为所述信号合成器的输出端，输出消除抖动后的时钟信号。

3.根据权利要求1所述的时钟抖动消除电路，其特征在于，所述信号合成器包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电流源和第四电流源，其中：

所述第一电阻的第一端与所述第二电阻的第一端相连，所述第一电阻的第二端与所述第三PMOS管的源级和所述第四PMOS管的源级相连，所述第二电阻的第二端与所述第三NMOS管的漏级和所述第四NMOS管的漏级相连；

所述第三PMOS管的栅级与所述数据选择器第一输出端的P级相连，所述第三NMOS管的栅级与所述数据选择器第一输出端的N级相连；

所述第四PMOS管的栅级与所述数据选择器第二输出端的P级相连，所述第四NMOS管的栅级与所述数据选择器第二输出端的N级相连；

所述第三电流源与所述第三PMOS管的漏级和所述第三NMOS管的源级相连，作为所述第三PMOS管和所述第三NMOS管的静态偏置电流；

所述第四电流源与所述第四PMOS管的漏级和所述第四NMOS管的源级相连，作为所述第四PMOS管和所述第四NMOS管的静态偏置电流；

所述第一电阻的第二端作为所述信号合成器输出端的P级，所述第二电阻的第二端作为所述信号合成器输出端的N级，输出消除抖动后的时钟信号。

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