JP3613819B2 - ディジタル遅延線 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明はディジタル遅延線に関し、特に位相同期回路（ＰＬＬ）システムの電圧制御発振器（ＶＣＯ）に使用されるディジタル遅延線に関する。
【０００２】
【従来の技術】
図１は従来のディジタルＶＣＯの一例の構成を示す図である。発振器は水晶によって供給される周波数ｆｘをもつ、例えば２７０ＭＨｚの周波数をもつ同期信号によって制御される。同期信号はレジスタ１の同期入力端に供給される。レジスタまたはメモリの参照番号２及び３はＶＣＯの制御信号によって調節されるプログラマブルの値Ｑ及びＰを各々格納する。レジスタ２の内容はクロックレートでレジスタ１の入力Ｄに加算器４を介して供給される。レジスタ１の出力Ｑはディジタル比較器５の第１の入力端に、かつ加算器４の第２の入力端に各々供給される。比較器５の第２の入力端にはレジスタ３の出力Ｐが供給され、比較器の出力は所望の信号ＣＬＫであり、レジスタ１のリセット入力端に供給される。レジスタ１及び加算器４は各同期パルスｆｘで値Ｑだけ増加されるアキュムレータを形成する。それで、値Ｑの乗算が値Ｐに達する時、比較器はパルス信号ＣＬＫを出力する。よって、この信号は周波数Ｆ_ＣＬＫ＝（Ｑ／Ｐ）ｆｘを有する。もちろん、これはＰがＱより高いこと及びさらに２Ｑより高いことに関係する。しかしながら、実際にはこの回路はＱ／Ｐによって乗算された周波数ｆｘを供給せず、Ｑ／Ｐより高い近接した整数値によって乗算された値を提供する。言い換えれば、周波数ｆｘの周期と同じオーダのジッタが存在する。
【０００３】
発振器の正確さを増加するために及びジッタを減らすために、周波数ｆｘが増加されるかまたは周波数Ｆ_ＣＬＫが発振器の出力で平滑化されなければならない。両方の場合で、これは水晶周波数を乗算するために、または発振器のジッタをろ波するためにアナログＰＬＬの追加に関係する。そのようなアナログループの使用はディジタルＶＣＯの実現に反する。
【０００４】
この問題点を解決するために、すでに従来例があり、（例えば半導体のＩＥＥＥジャーナルＶｏｌ．２５，Ｎｏ．６、１９９０年１２月、ＰＰ１３８５〜１３９４）、図２に示すように、水晶の周波数ｆｘの信号から対応する周期の１／ｎだけ位相シフトされる複数の信号位相１、位相２・・・位相ｎの各々の信号を供給する。従って、図３に示すように、もし位相ｉが信号ＣＬＫの１つの周期を供給されるために使用されれば、位相ｉ＋１信号（又は他の信号）が次の周期を発生するように使用される。この場合、正確さ又はジッタは位相の数によって分割される入力信号の周期に対応する。
【０００５】
図４に示すように、ｎ個の位相を例えば信号ＣＬＫを生じるために使用されるマルチプレクサ１０のｎ個の入力にもたらすことができる。マルチプレクサ１０は周波数シフトを提供するために可変周波数Ｆｓで走査される。周波数ＦｓはＰＬＬに通常集積されるフィルタステージから入力される補正係数に比例する。ビットレート倍率器１１（ＢＲＭ）は走査信号の補正語を転送する。倍率器１１の出力はアップダウンカウンタ（ＵＤＣ）１２に供給され、アップカウンタ又はダウンカウンタの動作はフィルタの補正値の符号信号ビットである最上位ビット（ＭＳＢ）によって決定される。
【０００６】
【発明が解決しようとする課題】
そのようなシステムにおいて、１つの問題点は、信号ｆｘから正確に位相シフトされるｎ個の信号の実現にある。現在まで及び前述の論文の説明のとおり、ｎ個のシフト信号はリングカウンタによって供給される。しかしながら、このリングカウンタの周波数は製造工程、温度及び電圧変数の変動から独立するように制御しなければならない。更には、この制御ステップはアナログ技術の使用を必要とする。
【０００７】
本発明の目的は入力信号からｎ個のシフト信号を得るためにディジタル技術のみを使用しての実施を提供することである。言い換えれば、本発明は所定の周期を有する入力信号に対して１／ｎ周期だけ遅延されたｎ個の信号を提供するプログラマブルディジタル遅延線を実現することを目的とする。
【０００８】
【課題を解決するための手段及び作用】
この目的を達成するために、本発明は入力信号周期の１／ｎだけ相互に位相シフトされる同じ周期をもつｎ個の信号を周期的な入力信号から供給するためのディジタル遅延線が、直列にｍ個の遅延構成要素を各々含み、マルチプレクサの入力に接続される出力を含むｎ個のセルと、入力信号位相と第ｎのセルの出力位相を比較する手段と、各比較毎に１つのマルチプレクサの出力を補正するさらなる手段とを含む。
【０００９】
本発明の実施例として、各マルチプレクサはｍ−１個の２入力マルチプレクサ、最後の２つのセルの出力が供給される最も高いランクのマルチプレクサを有し、低いランクのマルチプレクサは直前のランクのマルチプレクサの出力とより高いランクのマルチプレクサによって処理される遅延素子より低いランクを有する遅延素子の出力とを受容する。
【００１０】
本発明の実施例として、各遅延構成要素は遅延される信号が供給される入力と活性化信号が供給される他の入力を有するＮＡＮＤゲートをふくむ。
【００１１】
本発明の実施例として、活性化信号がテスト信号として使用される。
【００１２】
本発明の実施例として、活性化信号が非使用のセルの遅延構成要素における禁止信号として使用される。
【００１３】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図５に示すように、本発明はディジタル遅延線の使用を提供するものであり、入力信号ｆｘに関して遅延された信号を供給するｎ個のセルＣ１、Ｃ２、・・・、Ｃｉ、・・・、Ｃｎを含み、マルチプレクサ１０の入力に信号Ｐ１、Ｐ２、・・・、Ｐｉ、・・・、Ｐｎを供給する。
【００１４】
遅延線は開ループを形成し、リングループ回路ではない。
図６は図５の遅延線のセルＣｉの実施例である。第１の遅延構成要素ｄ１には前のセルの出力Ｐｉ−１が供給され、遅延構成要素ｄｊの各出力がマルチプレクサＭｉの入力に供給され、当該マルチプレクサＭｉは信号Ｐｉを出力し、次のセルの入力に（及びマルチプレクサ１０に）供給される。
【００１５】
この実施例において、各遅延構成要素ｄｊは同じ遅延時間ｄを示す。従って、マルチプレクサＭｉを介して遅延構成要素ｄ１〜ｄｍの１つの出力信号を選択することによって、信号Ｐｉ−１とＰｉとの間の遅延はｊ＊ｄに等しく、ｄとｍ＊ｄの間で変化する。各マルチプレクサＭｉには以下で説明する方法で制御信号ＣＴＬｉが供給される。
【００１６】
マルチプレクサＭｉは各々のマルチプレクサを順にアドレスするポインタに接続され、第１から最後のものの順に、又は他の選択された順で、マルチプレクサが２度目にポインティングされる前にすべてのマルチプレクサがポインティングされるように接続される。所定のマルチプレクサがポインティングされる毎に、入力の順番値がｎ番目のセルの出力Ｐｎと信号ｆｘの間の比較の結果の関数として増加され、又は減少される。
【００１７】
従って、図７に示すように、システムが正常な動作ポイント上でロックされるとき信号ｆｘと信号Ｐｎの立ち上がりエッジの間の差はたかだか値±ｄに等しい値である。よって、エラーＥの正（１）または負（０）が検出される。
【００１８】
エラーＥの各検出毎に、マルチプレクサの１つが増加され、又は減少される。次の検出中、エラーは通常は反転され、ポインティングされたマルチプレクサは逆に増加され、又は減少される。
【００１９】
もちろん、前述したように、所定の時間でｄより高い相違が２つの別のセルによって供給される遅延の間で生じないようにポインティングが実現される。そして、永久的な調節を有するシステムは得られる。ｆｘとＰｎの間の比較のレートは大変高い必要はなく、同期パラメータはシステムの正常動作中時間にゆっくりと変わるので、数クロック周期のレートとすることができる。
【００２０】
本発明に係る遅延線の動作の初期化の間、各セルＣ１〜Ｃｎは自動的に最小の遅延にセットされ、この瞬間から各セルの遅延はエラーが１つの増加と１つの減少との間で変わるまで各セルの遅延が増加される。そして、図７に示す定常状態の動作が得られる。
【００２１】
図８は本発明に係る複数の遅延セルＣ１〜Ｃｎの制御回路の一例を示す図である。各セルはマルチプレクサ１０に各信号Ｐ１，Ｐ２，・・・Ｐｎを供給する。制御回路ＣＴＲは各セルを制御するように、より正確にはそれらのセルの各マルチプレクサＭｉに関するデコーダを制御するように設計される。前述したように、制御回路ＣＴＲには入力信号ｆｘと出力信号Ｐｎが供給され、所定の時間でセルの遅延が信号ｆｘと信号Ｐｎとの間の差Ｅの符号の関数として増加されるのか又は減少されるのかを定める。実施例において、制御回路は出力ＳＥＬ１，ＳＥＬ２，・・・ＳＥＬｎを提供し、各セルＣ１，Ｃ２，・・・Ｃｎを選択し、及びユニット毎に他に関して異なる値ＲＥＴ１とＲＥＴ２を出力する。これらの値は各セルの遅延を定め、つまり、マルチプレクサＭｉの出力Ｐｉに接続されなければならない入力番号を定める。セルＣｉはそこに提供される値ＳＥＬｉに従って信号ＲＥＴ１又は信号ＲＥＴ２によって制御される。そして、各セルによって供給される遅延はたかだか１つの基本の遅延ｄだけ異なる。すべての信号ＳＥＬ１〜ＳＥＬｎが同じ値を有し、すべてのセルが同じ遅延を示す時、信号ＲＥＴ１とＲＥＴ２が状態を変化するような論理手段が制御回路ＣＴＲにふくまれる。
【００２２】
したがって、すべてのセルがそれらの最小遅延にセットされる初期状態から始まり、ＲＥＴ１，ＲＥＴ２の組の初期値は（ＲＥＴ１，ＲＥＴ２）＝（１，２）となる。そして、すべての信号ＳＥＬｉが１になると、組（ＲＥＴ１，ＲＥＴ２）は（２，３）になり、すべての信号ＳＥＬｉが０になると、組（ＲＥＴ１，ＲＥＴ２）は（３，４）になり、もし最大の遅延を得るために必要ならば（ｍ−１，ｍ）までとなる。信号ＳＥＬｉが０から１へ又は１から０になるとき、セルＣｉが（２＋ｉ／ｎ）πに近い位相を有する信号Ｐｉを生じるように変化がバランスして実行されなければならない。この目的を達成するために、セルＣ１〜Ｃｎの遅延は時間的に順に変化しない。最良の可変モードの１つは次の信号（ｎが２のべき乗のときの場合）：ＳＥＬ１，ＳＥＬｎ／２，ＳＥＬｎ／４，ＳＥＬ３ｎ／４，ＳＥＬｎ／８，ＳＥＬ５ｎ／８，ＳＥＬ３ｎ／８，ＳＥＬ７ｎ／８を順に選択することから成る。
【００２３】
（周波数レンジ及びジッタ）
Ｐｎはｆｘに対してジッタ±ｄを有するので遅延線に固有のジッタはｄである。現在のＣＭＯＳ技術は遅延時間が通常０．５〜１ｎｓの遅延構成要素ｄを提供し、これは多くの応用で許容できるジッタである。
【００２４】
遅延線の周波数レンジはセルＣｉの数ｎと、各セルにおける遅延構成要素ｄｊの数ｍと、使用される技術に依存する。従来のＭＯＳで遅延構成要素ｄが望ましいとき、この遅延はｄ／２（最良の場合）と２ｄ（最悪の場合）との間で変わる。それで、遅延線の遅延の合計は最良の場合ｎ＊ｄ／２とｍ＊ｎ＊ｄ／２の間で、最悪の場合ｎ＊２ｄとｍ＊ｎ＊２ｄの間で変化する。すべての場合でロックされる位相発振器のために、遅延線の遅延の合計は２ｎ＊ｄとｎ＊ｍ＊ｄ／２内で構成されなければならない。
【００２５】
使用の周期ｆｘがこのように制限されるので、最小周波数ｆｍｉｎ＝２／ｍ＊ｎ＊ｄ及び最大周波数ｆｍａｘ＝１／ｎ＊２ｄを有する周波数レンジの結果となる。
【００２６】
ここで一例としてｍ＝８，ｎ＝１６，ｄ＝０．８ｎｓの場合、ｆｍｉｎ＝１９．５ＭＨｚ、ｆｍａｘ＝３９ＭＨｚを得、ジッタはｄ＝０．８ｎｓに等しい。
【００２７】
もし位相発振器がディジタルＶＣＯの構成で使用されるならば、ＶＣＯでの固有のジッタは水晶周波数の１／ｎつまり、１／ｎｆｘである。位相発振器（ジッタｄを有する）の補正とＰＬＬでの固有のジッタの間に時間関係が存在しないので、合計のジッタＪは、
Ｊ＝［（１／ｎｆｘ）^２＋ｄ^２］^１／２
であり、 前述の例では、
２．１２＜Ｊ＜２．６２ｎｓ
である。
【００２８】
（最適な実施例）
図９は図８の制御回路を有する図６のセルの実施例で示す。各遅延構成要素ｄｊはＮＡＮＤゲートを含み、かつ遅延構成要素の数がｍ＝８であるときの特別な場合である。各ＮＡＮＤゲートの第１の入力はより低いランクのＮＡＮＤゲートの出力に接続され、ゲートｄ１には信号Ｐｉ−１が供給される。また、各ＮＡＮＤゲートの出力は２ウェイマルチプレクサＭ_ｉｊの第１の入力に供給され、その第２の入力にはより高いランクのマルチプレクサの出力が供給される。ＮＡＮＤゲートｄｍの出力は最後のマルチプレクサＭ_ｉｍ−１に供給される。実際には、各遅延構成要素の遅延を考慮して、マルチプレクサでのトランジションは考慮しなければならない。従って、ＮＡＮＤゲートｄｍの後に、遅延構成要素１２が付加されている。
【００２９】
各マルチプレクサＭ_ｉ１〜Ｍ_ｉｍ−１には複数のマルチプレクサＭＵＸｉによって制御されるデコード回路ＤＥＣｉからの制御信号が供給され、ＭＵＸｉには図８の回路ＣＴＲのような制御回路から信号ＲＥＴ１，ＲＥＴ２及びＳＥＬｉが供給される。ブロックＭＵＸｉとＤＥＣｉの特別な最適な実施例が従来の記号でマルチプレクサ、インバータ及びＡＮＤゲートで示される。この特別な実施例は多くの変形例が可能なので詳細に説明されない。これらの回路の目的はマルチプレクサＭ_ｉｊに制御信号を供給することであり、第１の状態でマルチプレクサＭ_ｉ１〜Ｍ_ｉｋを設定し、第２の状態で信号ＲＥＴ１又はＲＥＴ２の値に関係してマルチプレクサＭ_ｉｋ〜Ｍ_ｉｍ−１を設定する。
【００３０】
各ＮＡＮＤゲートｄ１〜ｄｍには第２の入力でバスＭＡＳＫの導体に相当する信号が供給される。このバスＭＡＳＫの信号は各ＮＡＮＤゲートの出力に選択された信号を印加して回路の動作をテストするために使用される。好ましくは、バスＭＡＳＫは使用されないセルのＮＡＮＤゲートを禁止するためにセルＣｉの動作中に使用される。これは電力消費を最小にする。
【００３１】
更に、直列に反転セルを構成するＮＡＮＤゲートの使用は立ち上がり端及び立ち下がり端での遅延をバランスできる。信号ＰｉのデューティサイクルはセルＣｉを介したパスによってほとんど影響されない。更に、基本の２入力マルチプレクサＭ_ｉ１〜Ｍ_ｉｍ−１を含むマルチプレクサＭｉのランク変化がスイッチングなしで実行される。マルチプレクサＭ_ｉｊからＭ_ｉｊ＋１への変化はこのマルチプレクサの制御信号の変化のみを必要とする。
【００３２】
（技術上の問題）
本発明の係る装置は多くのマルチプレクサを使用する。マルチプレクサの使用から生じる問題の１つは出力に不具合の発生しないようなスイッチング時間に関係する。
【００３３】
図１０に示すように、間隔ｄの２つの入力Ｅ１及びＥ２を有するマルチプレクサで、もしマルチプレクサの制御信号ＣＭＵＸが入力Ｅ１とＥ２の立ち上がり端の間で出力を切り替えるように供給されると、負パルス又は不具合な問題を示すＧＬが出力信号Ｓに現れる。前述したマルチプレクサＭｉにおいて、２つの間の遅延はｄである。もしマルチプレクサの制御が入力１に同期し、かつもし制御がこの入力１に関する少なくとも値ｄによって遅延されるならば、技術上の問題は生じない。これが、図９に示すように、Ｄ型フリップフロップ１３が信号ＳＥＬｉの同期のために使用される理由である。マルチプレクサＭＵＸｉとデコーダＤＥＣｉと、フリップフロップ１３の遅延はｄより高く選択される。制御ブロックによって生じる信号（ＲＥＴ１，ＲＥＴ２，ＳＥＬｉ）は周波数ｆｘに同期されているので、信号ＳＥＬｉの同期フリップフロップは準安定状態を示す。この欠点を解決するために、Ｐｉの立ち上がり端がＣｎまでの高いフェーズを有するセルに使用され、Ｐｉの立ち下がり端が低いフェーズ（Ｃ１から）を有するセルに使用される。従って、低いフェーズのセルにおいて、信号Ｐｉの出力とフリップフロップ１３の同期入力との間にインバータ１４を挿入する。
【００３４】
ディジタルＶＣＯに対する本発明の応用において、マルチプレクサに固有の技術上の問題はまだ存在する。よって、図１１はマルチプレクサ１０を同期するための方法を示す。アップ／ダウンカウンタＵＤＣを介したマルチプレクサ１０の制御は、このマルチプレクサの出力ＣＬＫと同期され、遅延回路１５によってセルＣｉの出力に等しい遅延だけ遅延される。
【００３５】
当業者であれば、本発明に係るディジタル遅延線は多種の応用が可能である。前述したように、ディジタル遅延線は例えば周波数ｆｘが３２ＭＨｚでジッタが５ｎｓより短いビデオＰＬＬであるようなＰＬＬでの使用のためのＶＣＯの実現に使用され得る。またディジタル遅延線はプリント回路に存在する線問題によって生じる信号の遅延を補償するためにも使用される。またディジタル遅延線は電話伝送の分野での非同期又は脱同期信号の位相を検出し、回復するために使用される。
【００３６】
本発明の一実施例の多種の改造、変形や改良は当業者であれば容易に生じる。そのような改造、変形や改良はこの提案の一部によるものであり、本発明の技術思想及び見地によるものである。すなわち、前述の説明は単に一例でありこれに限定されない。本発明は特許請求の範囲の記載によって定められることにのみ限定される。
【図面の簡単な説明】
【図１】従来例を示す図である。
【図２】従来例を示す図である。
【図３】従来例を示す図である。
【図４】従来例を示す図である。
【図５】本発明の実施例のディジタル遅延線を示す図である。
【図６】本発明に係るディジタル遅延線のセルを示す図である。
【図７】本発明に係るディジタル遅延線の特性を示すタイムチャートである。
【図８】本発明に係るディジタル遅延線を制御する回路を示す図である。
【図９】本発明に係るディジタル遅延線のセルの実施例を示す図である。
【図１０】マルチプレクサが制御されないときに生じる信号波形を示す図である。
【図１１】マルチプレクサの制御に関連するタイミング回路を示す図である。
【符号の説明】
ｆｘ 入力信号
Ｃ１〜Ｃｎ セル
Ｍｉ，１０ マルチプレクサ
Ｐｎ 出力位相

Claims (7)

1. 周期的な入力信号（ｆｘ）から、入力信号の周期の１／ｎだけ相互に位相シフトした同じ周期のｎ個の信号（Ｐ１，・・・Ｐｉ，・・・Ｐｎ）を供給するディジタル遅延線において、
   直列に接続されたｎ個の同じセル（Ｃ１−Ｃｎ）を有し、第１のセルは周期的入力信号を受信し、各セルはｎ個の信号のひとつを提供し、各セルは直列でマルチプレクサに接続されるｍ個の同じ遅延構成要素（ｄ１，・・・ｄｊ，・・・ｄｍ）を有し、該遅延構成要素の各出力はマルチプレクサ（Ｍｉ）の入力に接続され、各マルチプレクサはｎ個の信号のひとつを提供する出力を有し、
   第ｎセルの出力位相（Ｐｎ）を周期入力信号の位相と比較してエラー信号を提供する手段を有し、及び、
   該エラー信号に応答してｎ個のセルのひとつのマルチプレクサの出力を個別に変更する手段を有する、ことを特徴とするディジタル遅延線。
2. 前記各マルチプレクサ（Ｍｉ）は、異なるランクのｍ−１個の２入力マルチプレクサと、最後の２つの遅延構成要素の出力を受容する最高ランク（Ｍ_ｉｍ−１）の２入力マルチプレクサとを有し、低位のランクの２入力マルチプレクサは直近の高位のランクの２入力マルチプレクサにより処理される遅延構成要素より低いランクの遅延構成要素の出力を受容する、請求項１記載のディジタル遅延線。
3. 各遅延構成要素（ｄｉ）は、遅延される信号と活性化信号（ＭＡＳＫ）を受容するＮＡＮＤゲートにより構成される、請求項１記載のディジタル遅延線。
4. 前記活性化信号（ＭＡＳＫ）はテスト信号として使用される請求項３記載のディジタル遅延線。
5. 前記活性化信号（ＭＡＳＫ）はセルの非使用の遅延構成要素のための禁止信号として使用される請求項３記載のディジタル遅延線。
6. 前記エラー信号により決定されマルチプレクサの出力を選択する制御信号が、対応するセル入力信号に関して、当該制御信号を当該マルチプレクサに結合する制御信号遅延要素を介して入力することにより遅延される、請求項２記載のディジタル遅延線。
7. 請求項１−６のいずれかひとつの前記遅延線の各出力をマルチプレクサ（１０）に結合し、該マルチプレクサは該出力のひとつをディジタル位相ロックループにより提供される信号の関数として選択する、電圧制御発振器。

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