KR101710669B1 - 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 클록 지연 회로는, 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더, 상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더, 상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이, 및 상기 제 1 및 제 2 써모미터 코드들을 이용하여 입력된 클록을 지연시키는 지연 라인을 포함한다. 본 발명에 따른 클록 지연 회로, 지연 동기 회로, 및 ㄱ그것을 포함하는 반도체 메모리 장치는, 그룹 비트 혹은 공유 비트를 이용하여 써모미터 코드를 생성함으로써, 면적 소모를 줄일 수 있다.

Description

클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치{CLOCK DELAY CIRCUIT, DELAY LOCKED LOOP AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치에 관한 것이다.
지연 동기 루프(Delay Locked Loop, 이하, 'DLL')는 전자 장치에서 내부 클록을 발생시키기 위하여 이용된다. 일반적인 DLL은 수신된 외부 클록을 지연 라인을 이용하여 소정의 시간만큼 지연시켜서 외부 클록에 동기된 내부 클록을 발생한다. 이러한 지연 동기 루프는 반도체 메모리 장치(예컨대, DRAM(Dynamic Random Access Memory))의 동작을 위한 타이밍 신호, 즉, 반도체 메모리 장치로부터 데이터를 출력하거나 반도체 메모리 장치에 데이터를 저장할 때 이용되는 신호를 발생하는데 이용될 수 있다.
전자 장치 사이의 데이터 전송 속도를 증가시키기 위해서는 전자 장치의 내부 클록의 주파수를 증가시킬 필요가 있으며, 고속 데이터 전송으로 인한 에러를 감소시키기 위해서는 데이터 유효 윈도우(data valid window)를 정확하게 위치시켜야 한다.
예컨대, 반도체 메모리 장치에 있어서, 외부 클록의 주파수를 체배한 주파수를 갖는 내부 클록을 이용함으로써 반도체 메모리 장치의 데이터 전송 속도는 증가될 수 있으며, 정확한 위상 지연 및 정확한 듀티 비를 갖는 클록들을 데이터 전송에 이용함으로써 고속 데이터 전송에서의 에러가 감소될 수 있다. 그러나 내부 클록의 주파수가 증가되는 경우 지연 동기 루프의 잠김 동작에 있어서의 고조파 잠김(harmonic locking) 발생할 수 있다. 또한, 제조 공정 기술의 미세화됨에 따라서 공정 변동(process variation)의 영향 증가한다. 그러므로 지연 동기 루프의 지연 라인의 위상 지연 미스매칭(mismatching)으로 인한 정확한 위상 지연 및 일정한 듀티 비를 갖는 클록들을 발생하는 어려움이 증가할 수 있다.
본 발명의 목적은 면적을 줄이는 클록 지연 회로, 지연 동기 회로 및 그것을 포함하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 클록 지연 회로는, 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더; 상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더; 상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이; 및 상기 제 1 및 제 2 써모미터 코드들을 이용하여 입력된 클록을 지연시키는 지연 라인을 포함한다.
실시 예에 있어서, 상기 제어 코드는 바이너리 코드를 포함한다.
실시 예에 있어서, 상기 상위 비트는 4비트이고, 상기 하위 비트는 4비트이다.
실시 예에 있어서, 상기 그룹 비트들의 개수는 2의 상기 상위 비트의 개수만큼의 지수승에서 1을 뺀 값이다.
실시 예에 있어서, 상기 공유 비트들의 개수는 2의 상기 하위 비트의 개수만큼의 지수승에서 1을 뺀 값이다.
실시 예에 있어서, 상기 제 1 그룹들 각각은 써모미터 코드를 출력하는 복수의 제 1 셀들을 포함하고, 상기 복수의 제 1 셀들 각각은, 그룹 비트 혹은 공유비트를 이용하여 상기 써모미터 코드를 출력하는 노어 논리 회로; 및 상기 노어 논리 회로의 출력 값을 반전하는 인버터를 포함한다.
실시 예에 있어서, 상기 복수의 제 1 셀들 중 일부는 상기 그룹 비트 및 상기 공유 비트를 입력받아 노어 연산하여 상기 써모미터 코드를 출력한다.
실시 예에 있어서, 상기 복수의 제 1 셀들 중 적어도 하나는 상기 그룹 비트 및 접지단을 입력받아 노어 연산하여 상기 써모미터 코드를 출력한다.
실시 예에 있어서, 상기 적어도 하나의 제 2 그룹은 써모미터 코드를 출력하는 복수의 제 2 셀들을 포함하고, 상기 복수의 제 2 셀들 각각은, 상기 공유 비트들 중 대응하는 공유비트를 이용하여 상기 써모미터 코드를 출력하는 인버터를 포함한다.
실시 예에 있어서, 상기 복수의 제 2 셀들 중 일부는 상기 공유 비트를 반전하여 상기 써모미터 코드를 출력한다.
실시 예에 있어서, 상기 복수의 제 2 셀들 중 적어도 하나는 접지단을 입력받아 반전시킴으로써 상기 써모미터 코드를 출력한다.
실시 예에 있어서, 상기 지연 라인은 등가적으로 가중된 지연 셀들을 포함한다.
실시 예에 있어서, 상기 지연 셀들 각각은, 제 1 및 제 2 써모미터 코드들 중에서 대응하는 써모미터 코드 및 외부 클록을 입력받아 낸드 연산을 수행하는 제 1 논리 회로; 상기 써모미터 코드의 반전 값과 상기 외부 클록을 입력받아 낸드 연산을 수행하는 제 2 논리 회로; 및 상기 제 1 논리 회로의 출력 값과 인접한 지연 셀들 지연 클록을 입력받아 낸드 연산을 수행하는 제 3 논리 회로를 포함하고, 상기 제 3 논리 회로의 출력 값은 상기 외부 클록의 지연 클록이 된다.
실시 예에 있어서, 상기 지연 셀들 각각은, 제 1 및 제 2 써모미터 코드들 중에서 대응하는 써모미터 코드 및 외부 클록을 입력받아 낸드 연산을 수행하는 제 1 논리 회로; 상기 써모미터 코드의 반전 값과 상기 외부 클록을 입력받아 낸드 연산을 수행하는 제 2 논리 회로; 상기 제 1 논리 회로의 출력 값과 인접한 지연 셀의 지연 클록을 입력받아 낸드 연산을 수행하는 제 3 논리 회로; 및 상기 제 3 논리 회로에 대칭적인 위치에 구현되고, 상기 제 1 논리 회로의 출력 값과 상기 인접한 지연 셀의 지연 클록을 입력받아 낸드 연산을 수행하는 제 4 논리 회로를 포함하고, 상기 제 3 논리 회로의 출력 값은 상기 외부 클록의 지연 클록이 된다.
실시 예에 있어서, 상기 제 1 및 제 2 써모미터 코드들이 연속된 써모미터 코드들 중에서 '1'에서 '0'으로 변경될 때까지 상기 클록이 지연된다.
본 발명의 실시 예에 따른 지연 동기 회로는, 등가적인 가중된 지연 셀들을 갖고, 클록을 입력받아 지연 클록을 출력하는 지연 라인; 및 제어 코드를 입력받아 상기 지연 라인을 제어하는 써모미터 코드를 변환하는 코드 변환기를 포함하고, 상기 코드 변환기는, 상기 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더; 상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더; 상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이를 포함한다.
실시 예에 있어서, 상기 지연 클록이 데이터 출력단으로 전달되는 클록 경로와 동일한 지연 조건을 갖도록 구성된 지연재생기를 더 포함한다.
실시 예에 있어서, 상기 지연재생기는 상기 지연 클록을 입력받아 피드백 지연 클록을 출력하고, 상기 클록과 상기 피드백 지연 클록 사이의 위상 차이를 검출하는 위상 검출기를 더 포함한다.
실시 예에 있어서, 상기 위상 검출기로부터 검출된 상기 위상 차이에 따라 상기 제어 코드를 생성하는 지연 제어기를 더 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 데이터를 저장하거나 출력하는 메모리 코어; 상기 메모리 코어로부터 출력된 데이터를 직렬화시키는 직렬화기; 및 상기 직렬화기로부터 출력된 데이터의 출력 엣지를 클록의 입력 엣지에 동기시키는 지연 동기 회로를 포함하고, 상기 지연 동기 회로는, 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더; 상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더; 및 상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이를 포함한다.
상술한 바와 같이 본 발명에 따른 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치는, 그룹 비트 혹은 공유 비트를 이용하여 써모미터 코드를 생성함으로써, 면적 소모를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 클록 지연 회로를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 지연 라인의 제 1 실시 예를 보여주는 도면이다.
도 3은 도 1에 도시된 지연 라인의 제 2 실시 예를 보여주는 도면이다.
도 4는 256개의 지연 셀들을 갖는 클록 지연 회로를 예시적으로 보여주는 도면이다.
도 5a는 제어 코드가 '00000001' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다.
도 5b는 제어 코드가 '00001111' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다.
도 5c는 제어 코드가 '00010000' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다.
도 5d는 제어 코드가 '00010001' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 지연 동기 회로를 예시적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치를 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 반도체 메모리 장치를 이용하는 컴퓨터 시스템을 예시적으로 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 클록 지연 회로(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 클록 지연 회로(100)는 그룹 비트 디코더(120), 공유 비트 디코더(140), 코드출력셀 어레이(160), 및 지연 라인(180)을 포함한다. 본 발명의 코드출력셀 어레이(160)는 제 1 셀(CELL1) 및 제 2 셀(CELL2)을 포함한다. 여기서, 그룹 비트 디코더(120), 공유 비트 디코더(140) 및, 코드출력셀 어레이(160)는 통칭하여 코드 변환기로 불린다.
클록 지연 회로(100)는 제어 코드를 입력받아 써모미터(thermometer) 코드를 출력하고, 출력된 써모미터 코드에 따라 클록(CLK)을 지연시켜 지연 클록(dCLK)을 생성한다. 도 1에 도시된 제어 코드는 5비트이고, 상위비트(Most Significant Bits, 이하 'MSB')는 2비트이고, 하위비트(Least Significant Bits, 이하 'LSB')는 3비트이다. 그러나, 본 발명의 제어 코드, MSB, LSB의 비트 개수가 여기에 한정될 필요는 없다. 실시 예에 있어서, 제어 코드는 바이너리 코드(binary code)일 수 있다. 다른 실시 예에 있어서, 제어 코드는 헥사 코드(hexa code)일 수 있다.
그룹 비트 디코더(120)는 제어 코드 중에서 MSB를 입력받아 디코딩함으로써, 그룹 비트들(M0~M2)을 출력한다. 여기서, MSB는 바이너리 코드이고, 그룹 비트들(M0~M2)은 써모미터 코드이다. 그룹 비트들(M0~M2)의 개수는 MSB의 개수에 의존한다. 자세하게, 그룹 비트들(M0~M2)의 개수는 2의 MSB의 개수만큼의 지수승에서 1을 뺀 값이다.
공유 비트 디코더(140)는 제어 코드 중에서 LSB를 입력받아 디코딩함으로써, 공유 비트들(L0~L6)을 출력한다. 여기서, LSB는 바이너리 코드이고, 공유 비트들(L0~L6)은 써모미터 코드이다. 공유 비트들(L0~L6)의 개수는 LSB의 개수에 의존한다. 자세하게, 공유 비트들(L0~L6)의 개수는 2의 LSB의 개수만큼의 지수승에서 1을 뺀 값이다.
코드출력 셀 어레이(160)는 제 1 셀(CELL1)을 포함하는 제 1 그룹들(161, 162, 163) 및 제 2 셀(CELL2)을 포함하는 적어도 하나의 제 2 그룹(164)을 포함한다. 여기서 제 1 셀(CELL1)은 하나의 노아 논리 회로 및 하나의 인버터를 포함하고, 제 2 셀(CELL2)은 하나의 인버터를 포함한다. 여기서, 제 1 셀(CELL1)은 그룹 비트들(M0, M1, M2) 중 그룹에 대응하는 그룹 비트 혹은 공유 비트들(L0~L6) 중 어느 하나를 이용하여 써모미터 코드를 출력한다. 여기서 제 2 셀(CELL2)은 공유 비트들(L0~L6) 중 어느 하나를 이용하여 써모미터 코드를 출력한다.
제 1 그룹들(161, 162, 163) 각각은 복수의 제 1 셀(CELL1)들을 포함한다. 제 1 그룹들(161, 162, 163) 각각의 제 1 셀들의 개수는 공유 비트들(L0~L6)의 개수에 의존한다. 예를 들어, 제 1 그룹들(161, 162, 163) 각각의 제 1 셀들의 개수는, 공유 비트들(L0~L6)의 개수에 하나를 더한 값이다. 한편, 제 1 그룹들(161, 162, 163)의 개수는 그룹 비트들(MO~M2)의 개수에 대응한다.
각 그룹의 제 1 셀들 중 일부는, 그룹에 대응하는 그룹 비트 및 공유 비트들(L0~L6) 중 대응하는 공유 비트를 입력받아 써모미터 코드를 출력한다. 여기서, 각 그룹의 제 1 셀들 중 일부의 개수는 공유 비트의 개수에 대응한다.
각 그룹의 제 1 셀들 중 적어도 하나는, 그룹에 대응하는 그룹 비트 및 접지단을 입력받아 써모미터 코드를 출력한다.
제 2 그룹(163)은 복수의 제 2 셀(CELL2)들을 포함한다. 제 2 그룹(163)의 2 셀들의 개수는 공유 비트들(L0~L6)의 개수에 의존한다. 예를 들어, 제 2 그룹(164)의 제 2 셀들의 개수는, 공유 비트들(L0~L6)의 개수에 하나를 더한 값이다.
제 2 그룹의 제 2 셀들 중 일부는, 공유 비트들(L0~L6) 중에서 대응하는 공유 비트를 입력받아 반전시킨 써모미터 코드를 출력한다.
제 2 그룹의 제 2 셀들 중 적어도 하나는, 접지단을 입력하여 반전시킴으로써 써모미터 코드를 출력한다.
지연 라인(180)은 코드출력셀 어레이(160)로부터 출력되는 복수의 써모미터 코드에 따라 입력된 클록(CLK)을 지연시킨 지연 클록(dCLK)을 생성한다. 실시 예에 있어서, 지연 라인(180)은 등가적으로 가중된 지연 라인(equally weighted delay line)일 수 있다. 즉, 지연 라인(180)은 동일한 지연 시간을 갖는 복수의 지연 셀들로 구현될 수 있다.
실시 예에 있어서, 지연 라인(180)은 코드출력셀 어레이(160)로부터 출력된 써모미터 코드들 중에서 '1'에서 '0'으로 변경될 때까지 클록(CLK)을 지연하도록 구현될 수 있다. 즉, '1'에서 '0'으로 변경될 때 지연 클록(dCLK)가 출력되도록 구현된다.
다른 실시 예에 있어서, 지연 라인(180)은 코드출력셀 어레이(160)로부터 출력된 써모미터 코드들 중에서 '0'에서 '1'으로 변경될 때까지 클록(CLK)을 지연하도록 구현될 수도 있다.
일반적인 클록 지연 회로는 바이너리 제어 코드를 입력받아 대응하는 써모미터 코드를 생성하고, 생성된 써모미터 코드에 따라 클록을 지연시킨다. 일반적인 클록 지연 회로는 바이너리 비트의 개수가 증가함에 따라 코드출력 셀 어레이의 게이트의 개수가 2의 지수 형태로 증가한다. 이에 일반적인 클록 지연 회로는 면적을 많이 차지한다.
반면에, 본 발명의 실시 예에 따른 클록 지연 회로(100)는 바이너리 제어 코드를 입력받아 그룹 비트 및 공유 비트를 생성하고, 생성된 그룹 비트 혹은 공유 비트를 이용하여 써모미터 코드를 생성하고, 생성된 써모미터 코드에 따라 클록(CLK)을 지연시킨다. 본 발명의 써모미터 코드는 불연속적이다. 이는 바이너리 제어 코드에 대응하는 연속적인 써모미터 코드가 아니고, 지연 클록(dCLK)을 생성하는데 필요한 써모미터 코드를 포함된 코드라는 의미이다.
본 발명의 클록 지연 회로(100)는 지연 라인(180)의 구조적인 특성을 이용하여, 보다 적은 면적을 차지하는 코드출력 셀 어레이(160)를 구현한다. 특히, 본 발명의 클록 지연 회로(100)는 불연속적인 써모미터 코드를 이용하여 클록(CLK)을 지연함으로써, 코드출력셀 어레이(160)의 구조를 간단하게 하고, 이에 따라 본 발명의 클록 지연 회로(100)는 면적 소모가 적고, 집적화에 유리하다.
도 2는 도 1에 도시된 지연 라인(180)의 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 지연 라인(180)은 복수의 지연 셀들(DC0, DC1, ...)들을 포함한다.
지연 셀들(DC0, DC1, ...) 각각은 제 1 내지 제 3 논리 회로들(181, 182, 183)을 포함한다. 아래에서는 설명의 편의를 위하여 지연 셀(DC0)을 중심으로 설명하도록 하겠다.
제 1 논리 회로(181)는 코드출력 셀 어레이(160)에 대응하는 코드출력 셀로부터 써모미터 코드(C0)과 클록(CLK)을 입력받아 낸드 연산을 수행한다. 여기서 써모미터 코드(C0)는 그룹 비트(M0) 및 공유 비트(L0)을 입력받아 노어 연산을 수행하는 노어 논리 회로(165)의 출력 값이다. 여기서 그룹 비트(M0)는 코드출력 셀들에 동시에 입력된다.
제 2 논리 회로(182)는 코드출력 셀 어레이(160)에 대응하는 코드출력셀로부터 써모미터 코드(C0)의 반전 값(/C0)과 클록(CLK)을 입력받아 낸드 연산을 수행한다. 여기서 써모미터 코드 반전 값(/C0)은 논리 회로(165)의 출력 값을 반전하는 논리 회로(166)의 출력 값이다.
제 3 논리 회로(183)는 제 1 논리 회로(181)의 출력 값과 인접한 지연 셀(DC2)의 제 3 논리 회로의 출력 값을 입력받아 낸드 연산을 수행한다. 여기서, 제 3 논리 회로(183)의 출력 값이 지연 클록(dCLK)이다.
도 2에 도시된 지연 셀들(DC0, DC1, ...) 각각은 3개의 낸드 논리 회로들을 포함한다. 그러나 본 발명이 반드시 여기에 한정될 필요는 없다.
본 발명의 실시 예에 따른 지연 셀은, 커패시턴스의 균형을 맞추기 위하여 더미(dummy) 낸드 논리 회로를 더 포함할 수 있다.
도 3은 도 1에 도시된 지연 라인(180)의 제 2 실시 예를 보여주는 도면이다. 도 3을 참조하면, 지연 라인(180)은 복수의 지연 셀들(DC0', DC1', ...)을 포함한다. 아래에서는 설명의 편의를 위하여 지연 셀(DC0')에 대하여 설명하도록 하겠다. 지연 셀(DC0')은, 도 2에 도시된 지연 셀(DC0)와 비교할 때 더미 논리 회로(184)를 더 포함한다. 여기서, 더미 논리 회로(184)는 제 3 논리 회로(183)에 대칭적인 위치에 구현되고, 제 1 논리 회로(181)의 출력 값과 인접한 지연 셀(DC0')의 제 3 논리 회로의 출력 값을 입력받아 낸드 연산을 수행한다.
도 4는 256개의 지연 셀들을 갖는 클록 지연 회로(200)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 클록 지연 회로(200)는 4 비트의 MSB를 입력받고 디코딩하여 그룹 비트들을 생성하는 그룹 비트 디코더(220), 4 비트의 LSB를 입력받고 디코딩하여 공유 비트들을 생성하는 공유 비트 디코더(240), 그룹 비트 혹은 공유 비트를 이용하여 써모미터 코드를 출력하는 코드출력셀 어레이(260) 및 써모미터 코드를 입력받아 클록(CLK)을 지연시키는 지연 라인(280)을 포함한다.
코드출력셀 어레이(260)는 15개의 제 1 그룹들(도시되지 않음)과 1개의 제 2 그룹(도시되지 않음)을 포함한다. 여기서, 제 1 그룹들 각각은 16개의 지연 셀들로 구현되고, 지연 셀들 각각은 공유된 그룹 비트 및 대응하는 공유 비트 혹은 접지단을 입력받아 노아 연산을 수행함으로써 써모미터 코드를 출력한다. 제 2 그룹은 16개의 지연 셀들로 구현되고, 지연 셀들 각각은 LSB의 디코딩된 공유 비트 혹은 접지단을 입력받아 반전함으로써 써모미터 코드를 출력한다.
도 5a, 5b, 5c, 및 5d는 도 4에 도시된 클록 지연 회로(200)의 동작을 설명하기 위한 도면이다.
도 5a는 제어 코드가 '00000001' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다. 도 5a를 참조하면, MSB가 '0000'이므로, 그룹 비트 디코더(도 4 참조, 220)는 '000000000000000'를 출력하고, '0'의 값을 갖는 각 그룹 비트는 제 1 그룹들 각각에 입력된다. 한편, LSB는 '1111'이므로, 공유 비트 디코더(도 4 참조, 240)는 '000000000000001'를 출력한다. 따라서, 코드출력셀 어레이(도 4 참조, 260)에서 출력되는 써모미터 코드들(C0~C255)은 도 5a에 도시된 바와 같다. 따라서, 지연 라인(도 4 참조, 280)은, 도 5a에 도시된 바와 같이, 입력된 클록(CLK)을 2개의 지연 셀들만큼 지연된 지연 클록(dCLK)을 생성한다.
비록, C0의 '1' 이외도, C17, C32, ..., C240에도 써모미터 코드가 '1'이지만, 그 사이의 '0'들로 인하여 클록(CLK)은 앞단의 두 개의 지연 셀들 밖에 통과되지 않는다.
도 5b는 제어 코드가 '00001111' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다. 도 5b를 참조하면, MSB가 '0000'이므로, 그룹 비트 디코더(220)는 '000000000000000'를 출력하고, '0'의 값을 갖는 각 그룹 비트는 제 1 그룹들 각각에 입력된다. 한편, LSB는 '1111'이므로, 공유 비트 디코더(240)는 '111111111111111'를 출력한다. 따라서, 코드출력셀 어레이(260)에서 출력되는 써모미터 코드들(C0~C255)은 도 5b에 도시된 바와 같다. 따라서, 지연 라인(280)은, 도 5b에 도시된 바와 같이, 입력된 클록(CLK)을 16개의 지연 셀들만큼 지연된 지연 클록(dCLK)을 생성한다.
도 5c는 제어 코드가 '00010000' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다. 도 5c를 참조하면, MSB는 '0001'이므로, 그룹 비트 디코더(220)는 '000000000000001'를 출력한다. 한편, LSB는 '0000'이므로, 공유 비트 디코더(240)는 '000000000000000'를 출력한다. 따라서, 코드출력셀 어레이(260)에서 출력되는 써모미터 코드들(C0~C255)은 도 5c에 도시된 바와 같다. 따라서, 지연 라인(280)은, 도 5c에 도시된 바와 같이, 입력된 클록(CLK)을 17개의 지연 셀들만큼 지연된 지연 클록(dCLK)을 생성한다.
도 5d는 제어 코드가 '00010001' 일 때, 써모미터 코드 출력을 예시적으로 보여주는 도면이다. 도 5d를 참조하면, MSB가 '0001'이므로, 그룹 비트 디코더(220)는 '000000000000001'를 출력한다. 한편, LSB는 '0001'이므로, 공유 비트 디코더(240)는 '000000000000001'를 출력한다. 따라서, 코드출력셀 어레이(260)에서 출력되는 써모미터 코드들(C0~C255)은 도 5d에 도시된 바와 같다. 따라서, 지연 라인(280)은, 도 5d에 도시된 바와 같이, 입력된 클록(CLK)을 18개의 지연 셀들만큼 지연된 지연 클록(dCLK)을 생성한다.
도 6은 본 발명의 실시 예에 따른 지연 동기 회로(10)를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 지연 동기 회로(10)는, 등가 지연 라인(11), 지연재생기(12), 위상 검출기(13), 지연 제어기(14) 및 코드 변환기(15)를 포함한다.
등가 지연 라인(11)은 복수의 지연 셀(Delay Cell)들을 포함하며, 입력된 클록(CLK)을 써모미터 코드에 따라 소정시간만큼 지연시킨 지연 클록(dCLK)을 출력한다. 등가 지연 라인(11)은 도 1에 도시된 지연 라인(180) 혹은 도 4에 도시된 지연 라인(280)일 수 있다. 등가 지연 라인(11)은 도 2 혹은 도 3에 도시된 지연 셀들(DC0, DC0')로 구현될 수 있다.
지연재생기(Replica, 12)는 지연 클록(dCLK)이 최종 데이터 출력단으로 전달되는 실제 클록 경로(clock path; 예를 들어, tSAC path)와 동일한 지연량을 가지도록 구성된 회로이다. 지연재생기(12)는 지연 클록(dCLK)을 입력받아 피드백 지연 클록(fbCLK)을 생성한다. 피드백 지연 클록(fbCLK)은 최종 데이터 출력단에 전달되는 클록과 동일한 위상을 갖는다.
위상 검출기(13)는 클록(CLK) 및 지연재생기(12)로부터 출력된 피트백 지연 클록(fbCLK)의 위상 차이를 검출한다.
지연 라인 제어기(14)는 위상 검출기(13)로부터 입력되는 위상 검출결과에 따라 지연 라인(11)의 지연량에 대한 증감을 결정하고, 결정된 증감에 대응하는 제어 코드를 생성한다. 여기서 생성된 제어 코드는 바이너리 코드이다.
코드 변환기(15)는 지연 라인 제어기(14)의 제어 코드를 입력받아, 등가 지연 라인(11)를 제어하기 위한 써모미터 코드를 생성한다. 코드 변환기(15)는, 도 1에 도시된 코드출력 셀 어레이(160) 및 도 4에 도시된 코드출력 셀 어레이(260) 중 어느 하나일 수 있다.
지연 동기 회로(10)는 반도체 메모리 장치의 최종 데이터 입출력단에 사용되는 클록의 위상이 클록(CLK)에 동기되도록 지연 클록(dCLK)를 고정시킨다. 즉, 지연 동기 회로(10)에 의해 지연된 지연 클록(dCLK)이 최종 데이터 입출력단까지 전달되는 과정에서 발생하는 지연시간을 지연재생기(12)를 통해 재생하여 피드백시킨다. 클록(CLK)와 피드백 지연 클록(fbCLK)의 위상차를 이용하여 지연 라인(11)의 지연량을 제어함으로써 지연 클록(dCLK)이 고정된다. 따라서 최종 데이터 입출력에 사용되는 클록의 위상은 클록(CLK)에 동기된다.
본 발명의 실시 예에 따른 지연 동기 회로는 동기식 메모리 장치에 적용 가능하다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치(300)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 반도체 메모리 장치(300)는 메모리 코어(310), 직렬화기(320), 및 지연 동기 회로(330)를 포함한다. 실시 예에 있어서, 반도체 메모리 장치(300)는 SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR, DDR2, DDR3, DDR5 일 수 있다.
외부의 제어기에서 데이터(DQ)의 출력 타이밍을 정확히 알기 위해, 클록(CLK)의 타이밍과 데이터(DQ)의 출력 타이밍을 반도체 메모리 장치(300)의 패드들(미도시)에서 서로 맞춘다. 데이터(DQ)의 출력 엣지를 클록(CLK)의 입력 엣지에 맞추기 위하여, 반도체 메모리 장치(300)에서 지연 동기 회로(330)는 데이터(DQ)가 출력될 때까지의 지연을 보상한다. 직렬화기(320)는 메모리 코어(310)로부터 출력된 데이터를 직렬화시키고, 지연 동기 회로(330)의 출력 신호에 응답하여 직렬화된 데이터(DQ)를 출력한다.
클록(CLK)이 지연 동기 회로(330)를 거쳐 직렬화기(320)의 입력단으로 전송되는 지연 시간을 "tI"라 하고, 데이터(DQ)가 직렬화기(320)로부터 패드, 즉 데이터(DQ)가 출력되는 데이터 패드로 전송되는 지연 시간을 tO(이를 "tSAC"라고도 한다)라 하고, 지연 동기 회로(330)의 피드백 경로로서(tI+tO)의 지연을 갖는 리플리카 경로(replica path; 340)를 넣어주면, 데이터(DQ)의 출력 엣지와 클록(CLK)의 입력 엣지는 서로 일치하게 된다.
도 8은 도 7에 도시된 반도체 메모리 장치를 이용하는 컴퓨터 시스템(1000)을 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 컴퓨터 시스템(1000)은 중앙처리장치(1100), 메모리 장치(1200), 메모리 제어기(1300), 그래픽 제어기(1400), 입출력 제어기(1500) 및 복수의 디바이스들(1600)를 포함한다.
중앙처리장치(1100)는 컴퓨터 시스템(1000)의 전반적인 동작을 제어하는 부분으로서, 메모리 장치(1200)에 로드되어 있는 코드(code)를 실행(execute)하여 그 코드에 대응하는 명령을 수행한다. 중앙처리장치(1100)는 이러한 명령을 수행함에 있어서, 메모리 제어기(1300), 그래픽 제어기(1400), 입출력 제어기(1500) 및 디바이스들(1600)와 통신을 수행하고, 이들 각각을 제어할 수 있다.
메모리 장치(1200)는 중앙처리장치(1100)에 의해 실행되는 코드 및 중앙처리장치(1100)의 동작 수행에 관한 데이터를 저장한다. 메모리 장치(1200)는 휘발성메모리로서, 예컨대 DDR SDRAM(Double-data-rate synchronous dynamic random access memory) 등으로 구현될 수 있으며, DDR2 및 DDR3 방식을 포함한다. 메모리 장치(1200)는 도 7에 도시된 반도체 메모리 장치(300)를 포함할 수 있다.
메모리 제어기(1300)는 메모리 장치(1200)에 대한 데이터의 읽기 및 쓰기의 인터페이스를 수행하기 위하여 메모리 장치(1200)와 통신을 수행한다. 메모리 제어기(1300)는 메모리 장치(1200)에 어드레스, 데이터 및 명령(command)을 전송할 수 있다. 메모리 제어기(1300)는 메모리 장치(1200)로부터 출력되는 메모리 출력신호를 입력받아, 메모리 출력신호의 레벨을 근거로하여 메모리 출력신호에 실려 있는 데이터를 판정할 수 있다. 메모리 제어기(1300)는 중앙처리장치(1100) 등 다른 구성과, 메모리 장치(1200)간 데이터의 읽기 및 쓰기를 인터페이스한다.
그래픽 제어기(1400)는 그래픽 데이터를 처리한다.
입출력 제어기(1500)는 중앙처리장치(1100)와, 디바이스들(1600) 간의 통신을 인터페이스한다. 메모리 제어기(1300) 및 입출력 제어기(1500)는 일체 혹은 별도의 칩으로 구현될 수 있다. 나아가, 메모리 제어기(130)는 중앙처리장치(1100)와 일체로 구현될 수도 있다.
디바이스들(1601~160k)은 다양한 하드웨어로서, 예를 들어, 키보드, 마우스, 타블렛, 터치스크린, 조이스틱, 웹캠, 이미지스캐너, 바코드리더, 사운드카드, 스피커, 마이크, 프린터, CD-ROM, CD-R, CD-RW, DVD-ROM, DVD-R, DVDRW, USB 드라이브, 모뎀 및 네트워크카드를 포함할 수 있다.
컴퓨터 시스템(1000)은, 마더보드(mother board)라 불리는 PCB(Printed Circuit Board, 도시 안됨)를 더 포함하며, 메모리 제어기(1300) 및/또는 입출력 제어기(1500)는 PCB에 배치될 수 있다. PCB에는 중앙처리장치(1100), 메모리 장치(1200), 메모리 제어기(1300) 및 디바이스들(1600)이 각각 장착될 수 있는 복수의 슬롯(도시되지 않음) 중 적어도 하나를 포함할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200: 클록 지연 회로
120, 220: 그룹 비트 디코더
140, 240: 공유 비트 디코더
160, 260: 코드출력셀 어레이
180, 280, 11: 지연 라인
CELL1: 제 1 코드출력셀
CELL2: 제 2 코드출력셀
DC0, DC1: 지연 셀
161, 162, 163: 제 1 그룹
164: 제 2 그룹
165: 노어 논리 회로
166: 인버터
181, 182, 183, 184: 낸드 논리 회로
C0~C255: 써모미터 코드
MSB: 상위 비트
LSB: 하위 비트
10: 지연 동기 회로
12: 지연재생기
13: 위상 검출기
14: 지연라인 제어기
15: 코드 변환기

Claims (20)

  1. 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더;
    상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더;
    상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이; 및
    상기 제 1 및 제 2 써모미터 코드들을 이용하여 입력된 클록을 지연시키는 지연 라인을 포함하는 클록 지연 회로.
  2. 제 1 항에 있어서,
    상기 제어 코드는 바이너리 코드를 포함하는 클록 지연 회로.
  3. 제 2 항에 있어서,
    상기 상위 비트는 4비트이고, 상기 하위 비트는 4비트인 클록 지연 회로.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 그룹들 각각은 써모미터 코드를 출력하는 복수의 제 1 셀들을 포함하고,
    상기 복수의 제 1 셀들 각각은, 그룹 비트 혹은 공유비트를 이용하여 상기 써모미터 코드를 출력하는 노어 논리 회로; 및 상기 노어 논리 회로의 출력 값을 반전하는 인버터를 포함하는 클록 지연 회로.
  7. 제 6 항에 있어서,
    상기 복수의 제 1 셀들 중 일부는 상기 그룹 비트 및 상기 공유 비트를 입력받아 노어 연산하여 상기 써모미터 코드를 출력하는 클록 지연 회로.
  8. 제 7 항에 있어서,
    상기 복수의 제 1 셀들 중 적어도 하나는 상기 그룹 비트 및 접지단을 입력받아 노어 연산하여 상기 써모미터 코드를 출력하는 클록 지연 회로.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 제 2 그룹은 써모미터 코드를 출력하는 복수의 제 2 셀들을 포함하고,
    상기 복수의 제 2 셀들 각각은, 상기 공유 비트들 중 대응하는 공유비트를 이용하여 상기 써모미터 코드를 출력하는 인버터를 포함하는 클록 지연 회로.
  10. 제 9 항에 있어서,
    상기 복수의 제 2 셀들 중 일부는 상기 공유 비트를 반전하여 상기 써모미터 코드를 출력하는 클록 지연 회로.
  11. 제 10 항에 있어서,
    상기 복수의 제 2 셀들 중 적어도 하나는 접지단을 입력받아 반전시킴으로써 상기 써모미터 코드를 출력하는 클록 지연 회로.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 등가적인 가중된 지연 셀들을 갖고, 클록을 입력받아 지연 클록을 출력하는 지연 라인;
    제어 코드를 입력받아 상기 지연 라인을 제어하는 써모미터 코드를 변환하는 코드 변환기;
    상기 지연 클록이 데이터 출력단으로 전달되는 클록 경로와 동일한 지연 조건을 갖도록 구성되고, 상기 지연 클록을 입력 받아 피드백 지연 클록을 출력하는 지연재생기;
    상기 클록과 상기 피드백 지연 클록 사이의 위상 차이를 검출하는 위상 검출기; 및
    상기 위상 검출기로부터 검출된 상기 위상 차이에 따라 상기 제어 코드를 생성하는 지연 제어기를 포함하고,
    상기 코드 변환기는,
    상기 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더;
    상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더;
    상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이를 포함하는 지연 동기 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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