JP2008511061A - データ、コマンド、およびアドレス信号をストローブするためのメモリシステムおよび方法 - Google Patents

データ、コマンド、およびアドレス信号をストローブするためのメモリシステムおよび方法 Download PDF

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Abstract

メモリコントローラからのコマンド、アドレス、または書き込みデータ信号をメモリデバイスに、およびメモリデバイスからの読み出しデータ信号をメモリコントローラに接続するメモリシステムを開示する。メモリコントローラおよびメモリデバイスのそれぞれにおける個々のストローブ発生回路がそれぞれ、同相ストローブ信号および直交ストローブ信号を発生させる。メモリコントローラにおける個々の出力ラッチに格納される、コマンド、アドレス、または書き込みデータ信号が、内部ストローブ発生回路からの同相信号によりクロッキングされる。これらのコマンド、アドレス、または書き込みデータ信号は、メモリコントローラからメモリデバイスに接続された直交ストローブ信号により、メモリデバイスにおける入力ラッチ中にラッチされる。読み出しデータ信号は、実質的に同一の方法にて内部のストローブ発生回路により発生された同相および直交ストローブ信号を使用して、メモリデバイスからメモリコントローラに接続される。

Description

本願は、２００４年８月３１日に出願された米国特許出願番号１０／９３１，４７２号、名称「MEMORY SYSTEM AND METHOD FOR STROBING DATA、COMMAND AND ADDRESS SIGNALS」の利益を主張するものであり、参照によりその開示内容を本明細書の一部とする。
本発明はメモリシステムおよび方法に、そしてより詳細には、メモリコントローラおよびメモリデバイスの間に接続されたデータ、コマンド、およびアドレス信号を正確にラッチするためのシステムおよび方法に関する。
コマンド、アドレス、および書き込みデータ信号は典型的には、メモリコントローラまたは他のデバイスからＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）デバイスなどのメモリデバイスに接続される。これらのコマンド、アドレス、および書き込みデータ信号は典型的には、システムクロック信号に同期して送信される。同様に、読み出しデータ信号は典型的には、メモリデバイスからメモリコントローラまたは他のデバイスに、システムクロック信号に同期して接続される。いくつかの場合において、メモリデバイスまたはメモリコントローラは、コマンド、アドレス、およびデータ信号と共にメモリデバイスおよびメモリコントローラの間にストローブ信号を接続する場合がある。システムクロック信号、またはシステムクロック信号から得られたストローブ信号が、コマンド、アドレス、およびデータ信号を格納するラッチをクロッキング（clock）することにより、コマンド、アドレス、およびデータ信号を「捕捉（capture）する」ために使用される。メモリデバイスおよびメモリコントローラの間にストローブ信号を接続することの利点は、共に送信されるコマンド、アドレス、およびデータ信号に関して影響を受けることになるのと同じように、ストローブ信号が信号スキューおよび伝播遅延により影響を受けることになるということである。
システムクロック信号の遷移は典型的には、コマンド、アドレス、およびデータ信号の遷移に実質的にそろえられる。同様に受信されたストローブ信号の遷移は典型的には、コマンド、アドレス、およびデータ信号の遷移に実質的にそろえられる。これらの遷移の間の期間は、コマンド、アドレス、およびデータ信号は「有効（valid）」であり、コマンド、アドレス、およびデータ信号を捕捉せねばならないのは、「アイ（eye）」として知られているこの有効な期間の間である。通常は、システムクロック信号または受信されたストローブ信号の遷移は、コマンド、アドレス、およびデータ信号の遷移の間のアイではなく実質的にはむしろそれらの遷移と一致するため、コマンド、アドレス、およびデータ信号を直接捕捉するためには、このシステムクロック信号または受信されたストローブ信号を使用することはできない。その結果、システムクロックまたは受信されたストローブ信号から９０度遅延された直交ストローブ信号が、システムクロック信号または受信されたストローブ信号から発生されねばならない。直交ストローブ信号は、コマンド、アドレス、またはデータ信号が有効である「アイ」の中間にて、コマンド、アドレス、およびデータ信号をメモリデバイス中にラッチすることができる。
メモリデバイスまたはメモリコントローラにおいてシステムクロック信号に基づき直交ストローブ信号を発生させるために様々な技法が使用されてきた。システムクロック信号の周波数が固定されている場合には、単純にシステムクロック信号の対応する遷移の後の一定時間にストローブ信号の遷移を発生させるタイミング回路により直交ストローブ信号を発生させることができる。しかしながら同期型（synchronous）メモリデバイスは典型的には、広い範囲のシステムクロック周波数に亘って動作するように設計され、かつ販売される。したがって、システムクロック信号から直交ストローブ信号を発生させるために固定タイミング回路を使用することは一般に実用的ではない。現実問題としては代わりに、様々な周波数を有するシステムクロック信号に自身を適合できる回路を使用しなければならない。
捕捉されたデジタル信号に対するストローブ信号の正しいタイミングを保証するために使用されてきた１つの技法は、「ＰＬＬ（Phase-Lock Loop）」または「ＤＬＬ（Delay-Lock Loop）」などの、閉ループ回路を使用して直交ストローブ信号を発生させることである。特に閉ループ回路は、直交ストローブ信号およびそのデジタル信号の有効なアイとの間の位相差を最小にするように、ストローブ信号のタイミングを調整することを可能とする。これら閉ループ回路は、かなりの範囲のシステムクロック信号の周波数に亘って、システムクロック信号に基づき直交ストローブ信号を正確に発生させることができるが、それらはその限界がないわけではない。例えば、メモリコントローラおよびメモリデバイスの間に接続された、コマンド、アドレス、およびデータ信号の伝播遅延が、システムクロックから発生された直交ストローブ信号がこれらの信号をそれらの有効な期間、すなわちアイの間に捕捉することが最早できないくらいの程度に変化する場合がある。メモリコントローラまたはメモリデバイスから送信されたコマンド、アドレス、またはデータ信号と共に接続されたストローブ信号から発生された直交ストローブ信号の方が、そのコマンド、アドレス、またはデータ信号の伝播時間における変動により良く追従することが可能である。しかしながら、送信されたコマンド、アドレス、またはデータ信号と共に接続されたストローブ信号から発生された直交ストローブ信号の位相は、送信されたコマンド、アドレス、またはデータ信号の伝播時間における変動に適切に追従できない場合がある。直交ストローブ信号は、直交ストローブを、ストローブ信号を発生させている閉ループ回路から、送信されたコマンド、アドレス、またはデータ信号を捕捉するために使用されることになるラッチに接続する際に、コマンド、アドレス、またはデータ信号に対してさらに遅延する場合がある。従って、コマンド、アドレス、またはデータ信号と共に送信されたストローブ信号から発生された直交ストローブ信号でさえ、これらの信号の有効な期間すなわちアイの間にそれらを捕捉し損なう場合がある。メモリデバイスの速度が増大し続けているために、その間にコマンド、アドレス、およびデータ信号が捕捉されねばならない「アイ（eye）」はどんどん小さくなり、その結果直交ストローブ信号のタイミングはなおさらにクリティカルになりつつある。アイの間にコマンド、アドレス、およびデータ信号を捕捉することは、それぞれのクロック期間に外部端子から並列に数ビットのデータが接続されるメモリデバイスおよびメモリコントローラにおいてはなおさらに困難になる。
従って、特に複数ビットのコマンド、アドレス、またはデータがそれぞれのクロック期間に送信される場合に、送信されたコマンド、アドレス、およびデータ信号を、それらのアイすなわち有効な期間の間に、より正確に捕捉するためのシステムおよび方法が必要とされている。
本発明は、メモリコントローラおよびメモリデバイスの間のコマンド、アドレス、またはデータ信号を接続するための方法およびシステムを対象とする。同相ストローブ信号および直交ストローブ信号が、メモリコントローラまたはメモリデバイスのいずれかにおいて発生される。直交ストローブ信号は、同相ストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有する。コマンド、アドレス、またはデータビットは、同相ストローブ信号および直交ストローブ信号を発生させたデバイス、すなわちメモリコントローラまたはメモリデバイスのいずれかから、同相ストローブ信号の遷移に対応して、そのデバイスからのコマンド、アドレス、またはデータビットをクロッキング（clock）することにより接続される。直交ストローブ信号は同相ストローブ信号および直交ストローブ信号を発生させていないデバイスと接続され、そしてそのデバイスにて、直交ストローブ信号の遷移に対応して、そのコマンド、アドレス、またはデータビットを捕捉（capture）するために使用される。
本発明の一実施形態によるメモリシステム１０が図１に示される。メモリシステムには、同期型（Synchronous）ＤＲＡＭ（ＳＤＲＡＭ）などの、メモリデバイス１６に接続されたメモリコントローラ１４が含まれる。メモリコントローラ１４には、参照番号１８によって指定される、従来のメモリコントローラにおいて通常見出される構成要素に加えて、同相ストローブ信号ＳＴＲＯＢＥIN-PHおよび直交ストローブ信号ＳＴＲＯＢＥQUADをシステムクロック信号ＣＬＫから発生させるストローブ信号発生回路２０が含まれる。ＳＴＲＯＢＥIN-PH信号はＣＬＫと実質的に同相であり、一方、ＳＴＲＯＢＥQUADはＣＬＫ信号から実質的に９０度だけ遅延している。ＣＬＫ信号は連続した自走信号であるが、ＳＴＲＯＢＥIN-PH信号およびＳＴＲＯＢＥQUAD信号は、コマンド、アドレス、または書き込みデータがメモリコントローラ１４から接続されている場合にのみＣＬＫ信号から発生される。
ＳＴＲＯＢＥIN-PH信号は、それぞれがメモリコントローラ回路１８からのメモリコマンドのビットを受け取る複数のコマンドラッチ２４のクロック入力に接続される。コマンドラッチ２４は、ＳＴＲＯＢＥIN-PH信号のそれぞれの立ち上がりエッジ遷移に対応して、コマンドバス２６上にコマンドビットを出力する。同様にＳＴＲＯＢＥIN-PH信号は、複数のアドレスラッチ３０のクロック入力に、および複数の書き込みデータラッチ３２のクロック入力に接続される。アドレスラッチ３０のそれぞれは、メモリコントローラ回路１８からのメモリアドレスのビットを受け取り、かつ書き込みデータラッチ３２のそれぞれは、メモリコントローラ回路１８からの書き込みデータの１ビットを受け取る。アドレスラッチ３０は、ＳＴＲＯＢＥIN-PH信号のそれぞれの立ち上がりエッジ遷移に対応して、アドレスバス３６上にアドレスビットを出力し、かつ書き込みデータラッチ３２は、ＳＴＲＯＢＥIN-PH信号のそれぞれの立ち上がりエッジ遷移およびそれぞれの立ち下がりエッジ遷移に対応して、データバス３８上に書き込みデータビットを出力する。ストローブ信号発生回路２０からのＳＴＲＯＢＥQUAD信号は、１組のストローブ信号ラッチ４０（図１ではその１つのみを示す）のクロック入力に接続される。ラッチ４０の１つは、ＶCCに接続されたそのデータ入力を含み、かつＳＴＲＯＢＥQUAD信号の立ち上がりエッジでクロッキングされる。ラッチ４０のもう片方は、そのデータ入力がグラウンドに接続され、かつＳＴＲＯＢＥQUAD信号の立ち下がりエッジでクロッキングされる。両方のラッチ４０の出力は、ＱＵＡＤ−ＳＴＲＯＢＥ信号がＳＴＲＯＢＥQUAD信号に対応してハイおよびローの間で切り替わるように、互いに接続される。
図１は、単一のＳＴＲＯＢＥIN-PH信号がラッチ２４、３０、３２のすべてに接続されていることを示すが、別々の、個々のＳＴＲＯＢＥIN-PHがラッチ２４、３０、３２に接続される場合があり、そしてこれら個々のＳＴＲＯＢＥIN-PH信号が同時にすべてアクティブとなる必要がないことが理解されるであろう。代わりに、メモリコントローラ１４からコマンド信号が送信されようとしているときにのみ、ＳＴＲＯＢＥIN-PH信号をラッチ２４に接続する場合があり、メモリコントローラ１４からアドレス信号が送信されようとしているときにのみ、ＳＴＲＯＢＥIN-PH信号をラッチ３０に接続する場合があり、そしてメモリコントローラ１４から書き込みデータが送信されようとしているときにのみ、ＳＴＲＯＢＥIN-PH信号を書き込みラッチ３２に接続する場合がある。
コマンドバス２６、アドレスバス３６、およびデータバス３８ ４２はメモリデバイス１６の対応するバスに接続される。より詳しく述べると、コマンドバス２６のビットは個々のコマンドラッチ５０のデータ入力に接続され、アドレスバス３６のビットは個々のアドレスラッチ５２のデータ入力に接続され、そしてデータバス３８のビットは個々の書き込みデータラッチ５４のデータ入力に接続される。ラッチ４０からのＱＵＡＤ−ＳＴＲＯＢＥ信号は、コマンド、アドレス、および書き込みデータ信号と共にメモリデバイス１６に接続され、かつ同一の型のラッチから接続されるため、それはそれらの信号と同一のタイミングを有する。ＱＵＡＤ−ＳＴＲＯＢＥ信号はラッチ５０、５２、５４のクロック入力に接続され、コマンドビット、アドレスビット、および書き込みデータビットを個々に捕捉する。ラッチ５０、５２は、ＱＵＡＤ−ＳＴＲＯＢＥ信号の立ち上がりエッジでコマンドおよびアドレス信号を個々に捕捉し、そしてラッチ５４はＱＵＡＤ−ＳＴＲＯＢＥ信号の立ち上がりエッジおよび立ち下がりエッジの両方で書き込みデータ信号を捕捉する。コマンドラッチ５０からの捕捉されたコマンドビット、アドレスラッチ５２からの捕捉されたアドレスビット、および書き込みデータラッチ５４からの捕捉された書き込みデータビットは、従来のメモリデバイスにおいて見出される、参照番号５６により指定される回路に接続される。このメモリデバイス回路５６には典型的には、メモリデバイス１６の外部アドレス端子に印加された行アドレス信号（row address signals）を受け取りかつ解読する行アドレス回路（row address circuit）、およびメモリデバイス１６の外部アドレス端子に印加された列アドレス信号（column address signals）を受け取りかつ解読する列アドレス回路（column address circuit）が含まれる。メモリデバイス回路５６にはまた、解読された行アドレス信号および解読された列アドレス信号により決定された位置にて、書き込まれたデータを格納し、またはそのアレイから読み出す、１つまたは複数のメモリセルアレイが含まれる。データパス回路は、アレイからのデータに対応する読み出しデータ信号をメモリデバイス１６のデータバス端子に、およびメモリデバイス１６のデータバス端子からのデータに対応する書き込みデータ信号をアレイに接続する。最後にメモリデバイス回路５６中に含まれるコマンド解読器が、メモリデバイス１６の個々の外部コマンド端子に印加された複数のコマンド信号を解読し、メモリデバイスの動作を制御する。
ストローブ信号線４２上で送信されるＱＵＡＤ−ＳＴＲＯＢＥ信号は、コマンド、アドレス、および書き込みデータビットが有効である時間のほぼ中点にて生起する遷移を有することが重要である。結果として、コマンド、アドレス、および書き込みデータビットはそれらのアイ（eye）すなわち有効な期間の間に捕捉されることが可能である。特に、ＱＵＡＤ−ＳＴＲＯＢＥ信号がコマンド、アドレス、および書き込みデータビットと共に、そして同じようにして、メモリコントローラ１４からメモリデバイス１６へ送信されるため、コマンド、アドレス、および書き込みデータ信号の伝播時間における如何なる変動も、ＱＵＡＤ−ＳＴＲＯＢＥ信号の伝播時間における変動により整合されることになる。さらに、ＱＵＡＤ−ＳＴＲＯＢＥ信号が、コマンド、アドレス、および書き込みデータ信号が被らない遅延にさらされることがないようにするため、ＱＵＡＤ−ＳＴＲＯＢＥ信号を、ＣＬＫ信号または、ＳＴＲＯＢＥIN-PH信号などの、受け取られたストローブ信号を処理することにより発生させることはない。結果としてＱＵＡＤ−ＳＴＲＯＢＥ信号は、メモリシステム１０の非常に高い動作速度でさえも、コマンド、アドレス、および書き込みデータ信号を正確に捕捉することができる。
さらに図１を参照すると、メモリコントローラ１４からのメモリ要求に対応して、メモリデバイス１６中のメモリ回路５６が読み出しデータ信号を出力する。読み出しデータのビットは、個々の読み出しデータラッチ６０のデータ入力に接続される。また、メモリデバイス１６にはストローブ発生回路６２が含まれ、この回路はメモリコントローラ１４におけるストローブ発生回路２０と同一である場合がある。ストローブ発生回路６２は、システムクロック信号ＣＬＫから同相ストローブ信号ＳＴＲＯＢＥIN-PHおよび直交ストローブ信号ＳＴＲＯＢＥQUADを発生させる。ＳＴＲＯＢＥIN-PHはＣＬＫ信号と実質的に同相であり、一方ＳＴＲＯＢＥQUADはＣＬＫ信号から実質的に９０度だけ遅延している。ＳＴＲＯＢＥIN-PH信号は、読み出しデータのビットがＳＴＲＯＢＥIN-PH信号の立ち上がりおよび立ち下がりエッジの遷移に対応してデータバス３８に接続されるように、読み出しデータラッチ６０のクロック入力に接続される。ストローブ信号発生回路６２からのＳＴＲＯＢＥQUAD信号は、１組のストローブ信号ラッチ６４（図１ではその１つのみを示す）のクロック入力に接続され、その１つはそのデータ入力がＶｃｃに接続され、そして他方はそのデータ入力がグラウンドに接続されている。ラッチ６４の出力は、ストローブ信号ラッチ６４がＳＴＲＯＢＥQUAD信号に追随するＱＵＡＤ−ＳＴＲＯＢＥ信号を発生させるように、互いに接続され、そしてＱＵＡＤ−ＳＴＲＯＢＥ信号がストローブ信号線６６を通してメモリコントローラ１４に接続される。
メモリコントローラ１４にはさらに、そのデータ入力がデータバス３８に接続された読み出しデータラッチ７０が含まれる。読み出しデータラッチ７０のクロック入力はストローブ信号線６６に接続され、メモリデバイス１６からＱＵＡＤ−ＳＴＲＯＢＥ信号を受け取る。上で説明されたように、メモリデバイス１６においてコマンド、アドレス、および書き込みデータビットを捕捉するためにメモリコントローラ１４からのＱＵＡＤ−ＳＴＲＯＢＥ信号を使用する際に獲得されたのと同じように、かつ同じ優位性において、ＱＵＡＤ−ＳＴＲＯＢＥ信号は読み出しデータラッチ７０中に読み出しデータのビットを捕捉する。捕捉された読み出しデータビットは次に、読み出しデータラッチ７０からメモリコントローラ回路１８に接続される。
図１で示されたメモリシステム１０はメモリコントローラ１４およびメモリデバイス１６の両方から接続された個々のＱＵＡＤ−ＳＴＲＯＢＥ信号を使用するが、そのようなことは必須でないことが理解されるべきである。ＱＵＡＤ−ＳＴＲＯＢＥ信号は代わりに、メモリコントローラ１４のみから接続され、そしてコマンド、アドレス、および書き込みデータビットを捕捉するために使用されること、またはメモリデバイス１６のみからで、そして読み出しデータビットを捕捉するために使用されることが可能である。さらに、メモリシステム中で複数のメモリデバイス１６が使用される場合には、単一のＱＵＡＤ−ＳＴＲＯＢＥ信号がメモリデバイスのすべてに対して使用できる場合、または個々のＱＵＡＤ−ＳＴＲＯＢＥ信号をメモリデバイス１６のそれぞれからメモリコントローラ１４に接続する場合がある。あるいはまた、メモリデバイス１６のそれぞれからの個々のＱＵＡＤ−ＳＴＲＯＢＥ信号をメモリコントローラ１４に接続されている単一のＱＵＡＤ−ＳＴＲＯＢＥ信号に結合する場合がある。最後に、コマンド、アドレス、およびデータ信号がメモリコントローラ１４またはメモリデバイス１６のいずれかからＳＴＲＯＢＥIN-PH信号に対応して送信され、かつメモリデバイス１６またはメモリコントローラ１４において個々に、ＳＴＲＯＢＥQUAD信号に対応して捕捉されるが、ＳＴＲＯＢＥIN-PHおよびＳＴＲＯＢＥQUAD信号を逆の方法で使用する場合がある。つまり、コマンド、アドレス、およびデータ信号がメモリコントローラ１４またはメモリデバイス１６のいずれかからＳＴＲＯＢＥQUAD信号に対応して送信され、かつメモリデバイス１６またはメモリコントローラ１４において個々に、ＳＴＲＯＢＥIN-PH信号に対応して捕捉される場合がある。当業者にとっては他の変形は明らかであろう。
図１のメモリシステム１０は、システムクロック信号ＣＬＫのそれぞれの期間に、コマンドバス２６、アドレスバス３６、およびデータバス３８のそれぞれの線上に単一のビットを接続する。図２の別の実施形態においては、メモリシステム８０は、システムクロック信号ＣＬＫのそれぞれの期間に、コマンドバス２６およびアドレスバス３６のそれぞれの線上に単一のビットを接続する。しかしながら、メモリシステム８０のデータ帯域幅を増加させるために、メモリシステム８０はシステムクロック信号ＣＬＫのそれぞれの期間に、データバス３８のそれぞれの線上にいくつかのビットのデータを接続する。メモリシステム８０は、図１のメモリシステム１０において使用されているのと同一の構成要素の多くを使用する。したがって、簡略化するために、これらの同一の構成要素には同一の参照番号が提供され、その構造および動作に関する説明は繰り返されないであろう。
メモリシステム８０は、メモリコントローラ８６およびメモリデバイス８８において個々に、ＣＬＫ信号の連続した２回の期間毎に４つのＳＴＲＯＢＥIN-PH信号および４つのＳＴＲＯＢＥQUAD信号を発生させるストローブ発生回路８２、８４を使用することにより、図１のメモリシステム１０と異なる。これらの４つのＳＴＲＯＢＥIN-PH信号および４つのＳＴＲＯＢＥQUAD信号はそれぞれ、個々の単一の出力線上に発生される４つのストローブパルス、または立ち上がりおよび立ち下がりエッジが使用される場合には、４つの別々の線の個々の組上に発生される４つのＳＴＲＯＢＥIN-PHパルスおよび４つのＳＴＲＯＢＥQUADパルスのいずれかであって良い。しかしながらデューティサイクル歪みを最小にするために、４つのＳＴＲＯＢＥIN-PH信号および４つのＳＴＲＯＢＥQUAD信号はそれぞれ、ストローブ発生器８２、８４から個々の線上に出力された別々のストローブパルスである。ラッチされた書き込みデータビットは次に、データバス３８の個々の線に、４つのＳＴＲＯＢＥIN-PH信号の個々の１つに対応して順番に接続される。その結果、順番に送信された４つの書き込みデータビットは、ストローブ信号ラッチ９１により個々のＳＴＲＯＢＥQUAD信号から順番に発生された４つのＱＵＡＤ−ＳＴＲＯＢＥ信号と共に、システムクロック信号の連続した２回の期間毎に、メモリデバイス８８に順番に接続される。
順番に送信された４つの書き込みデータビットは、メモリデバイス８８にて書き込みデータラッチ９２のデータ入力に印加され、そこではメモリコントローラ８６中のストローブ信号ラッチ９１から順番に送信された４つのＱＵＡＤ−ＳＴＲＯＢＥ信号をクロック入力にて受け取る。それぞれのＱＵＡＤ−ＳＴＲＯＢＥパルスがハイに遷移するとき、書き込みデータラッチ９２のデータ入力と接続されている書き込みデータビットが、ラッチ９２中に捕捉される。それぞれの２回の連続したクロックの期間の終わりに、ラッチ９２に格納された４つの書き込みデータビットは、並列にメモリデバイス回路５６に接続される。
同じように、メモリデバイス８８中のストローブ発生回路８４は、ＣＬＫ信号の連続した２回の期間毎に、４つのＳＴＲＯＢＥIN-PH信号および４つのＳＴＲＯＢＥQUAD信号を発生させる。メモリデバイス回路５６からの４つの読み出しデータビットは、ＣＬＫ信号の連続した２回の期間毎に、並列に読み出しデータラッチ９４にラッチされる。ラッチされた読み出しデータビットは次に、またストローブ発生回路８４により発生される個々のＳＴＲＯＢＥIN-PH信号に対応して、データバス３８の個々の線に順番に接続される。ストローブ発生回路８４により発生される４つのＳＴＲＯＢＥQUAD信号はまた、ストローブ信号ラッチ９６の個々のクロック入力に接続され、メモリコントローラ８６に接続された連続した２クロック周期毎に、４つのＱＵＡＤ−ＳＴＲＯＢＥ信号を順番に出力する。送信された読み出しデータビットは読み出しデータラッチ９０のデータ入力に印加され、そして個々のクロック入力に印加されている、ラッチ９６から順番に送信された４つのＱＵＡＤ−ＳＴＲＯＢＥ信号に対応して、ラッチ９０中に捕捉される。２回の連続したＣＬＫ期間の終わりに、４ビットの読み出しデータは読み出しデータラッチ９０からメモリコントローラ回路１８に並列に接続される。
ストローブ発生回路８２、８４の一実施形態が、読み出しデータラッチ９４および書き込みデータラッチ９２と共に図３に示される。ＣＬＫ信号およびその反転（complement）ＣＬＫ*が、ストローブ発生回路８２、８４に接続され、そこでそれらは受信器１００に印加される。同様の受信器１０２が、以下で記述されることになる方法で帰還クロック信号ＣＬＫFBおよびその反転ＣＬＫFB *を受け取る。受信器１００、１０２は、それらのクロック信号を個々のクロック分配器（divider）１０６、１０８に印加し、クロックバッファ１１０の出力にて個々に、ＣＬＫ信号の周波数の半分の周波数を有する単一の遅延線参照クロック信号ＤＬＬREF、およびＣＬＫFB信号の周波数の半分の周波数を有する単一の遅延線帰還クロック信号ＤＬＬFBを発生させる。クロック分配器１０６、１０８は、ストローブ発生回路８２、８４の川下の構成要素における信号の周波数を下げ、それにより特に高速動作に対して、動作範囲を拡大する。ＤＬＬREFおよびＤＬＬFB信号はＤＬＬ（Delay-Lock Loop）１１４に印加される。以下でより詳細に説明されるように、ＤＬＬFB信号はＤＬＬ１１４の出力にて発生された信号から得られる。ＤＬＬ１１４はＤＬＬREFを遅延させ、ＤＬＬREFおよびＤＬＬFB信号が実質的に同一の同相を有するようにさせる遅延により出力信号を作り出す。
ＤＬＬ１１４は、ＤＬＬREF信号の位相をＤＬＬFB信号の位相と比較し、そしてその位相差に対応する出力信号を発生させる位相検出器１１６を含む。ＤＬＬREF信号はまた、それぞれが異なった遅延量によりＤＬＬREFを遅延させる２つの精密遅延路１２０、１２２に、バッファ１１８を通して接続される。精密遅延路１２０、１２２の出力は、位相検出器１１６からの制御信号に基づき精密遅延制御回路１２６により制御される、多重化器１２４の入力に接続される。精密遅延制御回路１２６は、遅延路１２０、１２２の１つからの出力が、インバータ１２８を通して粗い遅延線１３０（図３の実施形態においては、２０段の遅延段を有する）に接続する。位相検出器１１６からの粗い選択信号ＣＳは、インバータ１２８の出力での信号が、ＤＬＬOUT信号として粗い遅延線１３０から出力されるまでに、通り抜ける遅延段の段数を選択する。以上で述べられたように、ＤＬＬFB信号はＤＬＬOUT信号から得られ、そしてＤＬＬFB信号の位相はＤＬＬOUT信号の位相と同じように変化する。
動作としては、ＤＬＬREFおよびＤＬＬFB信号の位相においていずれかの差異があれば、インバータ１２８の出力での信号が通り抜ける粗い遅延線１３０の段数を変更するＣＳ信号を位相検出器１１６が出力する。より詳しく述べると、ＤＬＬFB信号の位相がＤＬＬREF信号の位相より遅れると、粗い遅延線１３０の段数が減少し、その結果、ＤＬＬFB信号の位相を進めさせることになる。逆に、ＤＬＬFB信号の位相がＤＬＬREF信号の位相より進むと、粗い遅延線１３０の段数が増加し、その結果、ＤＬＬFB信号の位相を減少させることになる。ＤＬＬREFおよびＤＬＬFB信号の間の位相差をさらに減少させるために、精密遅延制御回路１２６は精密遅延路１２０、１２２を選択し、最小の位相差をもたらす。図３に示されたＤＬＬ１１４に代わって、他の従来の、または後に開発された遅延線、またはＰＬＬ（Phase-Lock Loop）のような他の閉ループ回線を使用する場合があることが理解されるべきである。
ＤＬＬOUT信号は、粗い遅延線１３０からクロックを単一から２倍にする回路１３４に接続され、ＣＬＬOUT信号からクロック回路ＣＫおよびその反転ＣＫ*を発生させる。これらのＣＫおよびＣＫ*信号は、位相発生回路１４０に接続され、ＣＫ信号の個々の位相を有する複数のクロック信号を発生させる。
位相発生回路１４０は、互いに直列に接続された９つの遅延回路１４２0〜ｌ４２8を含む。遅延回路１４２0〜ｌ４２8は、それぞれその入力に印加された信号から遅延制御信号ＤＥＬCONにより決定された大きさだけ遅延された個々の出力信号ＳＴＲＯＢＥ＜０＞〜ＳＴＲＯＢＥ＜８＞を発生させる。また、ＳＴＲＯＢＥ＜０＞信号は遅延回路１４４により発生される。遅延回路１４４からのＳＴＲＯＢＥ＜０＞信号は、位相検出器および制御回路１５０（この回路はまた、遅延回路１４２8からＳＴＲＯＢＥ＜８＞信号を受け取る）の１つの入力に印加される。位相検出器および制御回路１５０は、ＳＴＲＯＢＥ＜０＞信号の位相をＳＴＲＯＢＥ＜８＞信号の位相と比較し、そしてＳＴＲＯＢＥ＜０＞およびＳＴＲＯＢＥ＜８＞信号の位相が互いに等しくなるように、ＤＥＬCON信号の大きさを調整する。その結果、ＳＴＲＯＢＥ＜１＞〜ＳＴＲＯＢＥ＜７＞の位相は互いに等しい間隔で配置されることになる。より詳しく述べると、ＳＴＲＯＢＥ＜０＞〜ＳＴＲＯＢＥ＜７＞信号の位相は以下の表１に示される通りである：
表１
信号 位相（度）
ストローブ＜０＞ ０
ストローブ＜１＞ ４５
ストローブ＜２＞ ９０
ストローブ＜３＞ １３５
ストローブ＜４＞ １８０
ストローブ＜５＞ ２２５
ストローブ＜６＞ ２７０
ストローブ＜７＞ ３１５
しかしながら、ＳＴＲＯＢＥ＜１＞信号の４５度の位相と言うことは、クロック分配器１０６、１０８の出力にてクロック信号の４５度ということであり、受信器１００、１０２の出力にてはクロック信号の９０度であるということが理解されるべきである。他の信号ＳＴＲＯＢＥ＜２＞〜ＳＴＲＯＢＥ＜７＞のすべてに関して同様の関係が存在する。ＳＴＲＯＢＥ＜０＞〜ＳＴＲＯＢＥ＜７＞信号はクロックツリー（tree）として知られているクロック分配ネットワークを通して接続される。同相ＳＴＲＯＢＥ信号、すなわちＳＴＲＯＢＥ＜０＞、ＳＴＲＯＢＥ＜２＞、ＳＴＲＯＢＥ＜４＞、ＳＴＲＯＢＥ＜６＞は、それぞれ４ビットのデータを並列に受け取るデータラッチ１６４のクロック入力に接続される。直交ＳＴＲＯＢＥ信号、すなわちＳＴＲＯＢＥ＜１＞、ＳＴＲＯＢＥ＜３＞、ＳＴＲＯＢＥ＜５＞、ＳＴＲＯＢＥ＜７＞はデータラッチ１６４からのデータビットと共に送信される。メモリコントローラ８６（図２）において使用されるデータラッチ１６４は、個々の同相ＳＴＲＯＢＥ信号の立ち上がりエッジに対応して、並列の４ビットの書き込みデータを受け取り、その４つの書き込みデータビットを順番に送信する。これらの書き込みデータビットは、メモリコントローラ８６中で発生された直交ＳＴＲＯＢＥ信号と共にメモリデバイス８８に送信される。同様にメモリデバイス８８中で使用されているデータラッチ１６４は、個々の同相ＳＴＲＯＢＥ信号の立ち上がりエッジに対応して、読み出しデータの４つの並列ビットを受け取り、その４つの読み出しデータを順番に送信する。これらの読み出しデータビットは、メモリデバイス８８中で発生される直交ＳＴＲＯＢＥ信号と共にメモリコントローラ８６に送信される。データラッチ１６４およびメモリデバイス８８中のデータラッチをクロッキングするために、周波数が半分の４つのストローブ位相を使用することは、出力ラッチ１６４およびメモリデバイス８８中の出力ラッチに対して、デューティサイクル情報を維持し、かつシンボル間干渉（InterSymbol Interference：ＩＳＩ）を削減するために役に立つ。
ＳＴＲＯＢＥ＜０＞〜ＳＴＲＯＢＥ＜７＞信号の内の１つまたは複数は、受け取られたＳＴＲＯＢＥ＜０＞〜ＳＴＲＯＢＥ＜７＞信号を、ＳＴＲＯＢＥ信号の２倍の周波数を有する帰還信号に変換する直列化（serializer）回路１９０に接続される。直列化回路１９０はまた、メモリコントローラ８６およびメモリデバイス８８のデータラッチ１６４からデータバス端子までの伝播遅延に相応する遅延だけ帰還信号を遅延させることが望ましい。
ストローブ発生回路８２、８４においてＤＬＬ１１４および位相発生回路１４０を使用することは、ＤＬＬ１１４がＤＬＬREFクロック信号より比較的低い周波数で動作することを可能としつつ、ＤＬＬREFクロック信号のいくつかの位相にてストローブ信号を発生させる利点を有する。対照的に、ＰＬＬがＤＬＬREFクロック信号のいくつかの位相にてストローブ信号を発生させるために使用されると、実質的により高い周波数を有するクロック信号をＰＬＬが発生させることが必要であろう。例えば、ストローブ信号が５００ＭＨｚのクロック信号の４５、９０、１３５、１８０、２２５、２７０、および３１５度の位相における遷移を発生させるためには、ＰＬＬが少なくとも２ＧＨｚの周波数を有するクロック信号を発生させることが必要であろう。極めて高い周波数で動作するＰＬＬを設計することは困難である可能性があり、かついずれの場合においても高い周波数で動作するＰＬＬは、実質的により低い周波数にて動作するＰＬＬまたはＤＬＬと比較して、実質的により多くの電力を使用する。
図１および図２において個々に示されたメモリシステム１０、８０、または本発明によるメモリシステムのいずれかの他の実施形態は、図４に示されたコンピュータシステム２００などの、プロセッサベースのシステムにおいて有利に使用することができる。コンピュータシステム２００には、特定の計算またはタスクを実行するための特定のソフトウェアを実行することなどの、様々なコンピューティング機能を実行するためのプロセッサ２０２が含まれる。プロセッサ２０２には、通常アドレスバス、制御バス、およびデータバスを含むプロセッサバス２０４が含まれる。コンピュータシステム２００にはさらに、操作者がコンピュータシステム２００にインタフェースすることを可能とするために、プロセッサ２０２に接続された、キーボードまたはマウスなどの、１つまたは複数の入力装置２１４が含まれる。典型的には、コンピュータシステム２００にはまた、プロセッサ２０２に接続された１つまたは複数の出力装置２１６が含まれ、そのような出力装置は典型的にはプリンタまたはビデオ端末である。また典型的には、１つまたは複数のデータ記憶装置２１８が、データを格納し、または外部記憶装置媒体（図示せず）からデータを検索するために、プロセッサ２０２に接続される。典型的な記憶装置２１８の例には、ハードおよびフロッピー（登録商標）ディスク、テープカセット、およびＣＤ−ＲＯＭ（Compact Disk Read-Only Memory）が含まれる。プロセッサ２０２は典型的にはまた、メモリコントローラ１４（図１）、８６（図２）を通して、通常ＳＲＡＭ（Static Random Access Memory）であるキャッシュメモリ２２６、およびメモリデバイス１６（図１）、８８（図２）に接続される。コンピュータシステム２００には、メモリコントローラ１４、８６からメモリデバイス１６、８８へ、行アドレスおよび列アドレスを接続するためにアドレスバス２３０が含まれる。コンピュータシステム２００にはまた、メモリコントローラ１４、８６からメモリデバイス１６、８８にコマンド信号を接続するコマンドバスが含まれる。最後にコンピュータシステム２００には、メモリコントローラ１４、８６からメモリデバイス１６、８８へ書き込みデータ信号を、およびメモリデバイス１６、８８からメモリコントローラ１４、８６へ読み出しデータ信号を、接続するデータバス２３４が含まれる。上で説明されたように、メモリコントローラ１４、８６およびメモリデバイス１６、８８の間に接続された信号の１つまたは複数は、同相および直交ストローブ信号を使用して接続され、上で説明されたようにこれらのストローブ信号もまた、メモリコントローラ１４、８６およびメモリデバイス１６、８８の間に接続される。
開示された実施形態に関して本発明を記述してきたが、当業者は、本発明の精神および範囲から逸脱することなく、形態および詳細における変更ができることを認識するであろう。
本発明の一実施形態による、メモリシステムのブロック図である。 システムクロックのそれぞれのサイクルにデータバスを通していくつかのビットのデータが送信される、本発明の別の実施形態によるメモリシステムのブロック図である。 図１および図２で示されたメモリシステムにおいて使用することができるストローブ発生回路のブロック図である。 図１および図２のメモリシステムを使用するコンピュータシステムのブロック図である。

Claims (41)

  1. メモリコントローラとメモリデバイスの間で、コマンド、アドレス、またはデータ信号を結合するためのメモリシステムであって、
    前記メモリコントローラと前記メモリデバイスの間に接続された通信路、
    前記メモリコントローラまたは前記メモリデバイスの１つにおける、周期的な第１のストローブ信号および周期的な第２のストローブ信号を発生する第１のストローブ発生回路であって、前記第１のストローブ信号が前記第２のストローブ信号の信号遷移から９０度オフセットした信号遷移を有する第１のストローブ発生回路、
    前記第１のストローブ発生回路を含む、前記メモリコントローラまたは前記メモリデバイスにおける出力ラッチであって、前記コマンド、アドレス、またはデータ信号を受け取るために接続された入力端子、前記通信路に接続された出力端子、および、前記第１のストローブ信号を受け取るために接続されたクロック端子を有する第１の出力ラッチ、
    前記第１のストローブ発生回路を含まない、前記メモリコントローラまたは前記メモリデバイスにおける入力ラッチであって、前記通信路に接続された入力端子、出力端子、および、クロック端子を有する第１の入力ラッチ、および、
    前記第２のストローブ信号を前記第１のストローブ発生回路から前記第１の入力ラッチの前記クロック端子に接続する第１のストローブ信号路
    を備えることを特徴とするメモリシステム。
  2. 前記第１のストローブ発生回路および前記第１の出力ラッチが前記メモリコントローラ内にあり、前記第１の入力ラッチが前記メモリデバイス内にあることを特徴とする請求項１に記載のメモリシステム。
  3. 前記通信路がコマンドバスを含み、前記コマンド、アドレス、またはデータ信号がメモリコマンド信号を含むことを特徴とする請求項２に記載のメモリシステム。
  4. 前記通信路がアドレスバスを含み、前記コマンド、アドレス、またはデータ信号がメモリアドレス信号を含むことを特徴とする請求項２に記載のメモリシステム。
  5. 前記通信路がデータバスを含み、前記コマンド、アドレス、またはデータ信号が書き込みデータ信号を含むことを特徴とする請求項２に記載のメモリシステム。
  6. 前記メモリデバイスにおける、第３のストローブ信号および第４のストローブ信号を発生する第２のストローブ発生回路であって、前記第３のストローブ信号が前記第４のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有する第２のストローブ発生回路、
    前記メモリデバイスにおける出力ラッチであって、データ読み出し信号を受け取るために接続された入力端子、前記データバスに接続された出力端子、および、前記第４のストローブ信号を受け取るために接続されたクロック端子を有する第２の出力ラッチ、
    前記メモリコントローラにおける入力ラッチであって、前記データバスに接続された入力端子、出力端子、およびクロック端子を有する第２の入力ラッチ、および、
    前記第３のストローブ信号を前記第２のストローブ発生回路から前記第２の入力ラッチの前記クロック端子に接続する第２のストローブ信号路
    を備えることを特徴とする請求項５に記載のメモリシステム。
  7. 前記第１のストローブ発生回路および前記第１の出力ラッチが前記メモリデバイス内にあり、前記第１の入力ラッチが前記メモリコントローラ内にあることを特徴とする請求項１に記載のメモリシステム。
  8. 前記通信路がデータバスを備え、前記コマンド、アドレス、またはデータ信号が読み出しデータ信号を含むことを特徴とする請求項６に記載のメモリシステム。
  9. 前記第１のストローブ発生回路が、お互いからＮ＊１８０（Ｎは正の整数）度だけ異なる前記第１のストローブ信号の複数の位相を発生し、および、お互いからＮ＊１８０度だけ異なる前記第２のストローブ信号の複数の位相を発生し、
    前記第１の出力ラッチが、メモリコマンド、アドレス、またはデータの個々のビットをそれぞれ受け取って格納する複数の入力端子を備え、
    前記第１の出力ラッチが、前記第１のストローブ信号の位相（複数）の個々の１つをそれぞれが受け取る複数のクロック端子を備え、
    前記第１の出力ラッチが、該出力ラッチに格納された前記メモリコマンド、アドレス、またはデータのビットを該出力ラッチの前記出力端子に、該出力ラッチの前記クロック端子に接続された前記第１のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して接続し、
    前記第１の入力ラッチが、前記第２のストローブ信号の位相（複数）の個々の１つを前記第１のストローブ信号路を通してそれぞれが受け取る複数のクロック端子を備え、および、
    前記第１の入力ラッチが、該入力ラッチの前記入力端子に前記通信路を通して接続された前記メモリコマンド、アドレス、またはデータのビットを、該入力ラッチの前記クロック端子に接続された前記第２のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して格納する
    ことを特徴とする請求項１に記載のメモリシステム。
  10. 前記第１の出力ラッチおよび前記第１の入力ラッチに格納されるビット数は４ビットであることを特徴とする請求項９に記載のメモリシステム。
  11. 前記第１のストローブ発生回路が、
    入力クロック信号を受け取る遅延ロックループ（delay-lock loop）であって、前記入力クロック信号を受け取る第１の入力端子と帰還クロック信号を受け取る第２の入力端子を有しており出力端子において前記入力クロック信号と前記帰還クロック信号の間の位相差に応じた大きさの位相制御電圧を発生する位相検出器、および、前記入力クロック信号を受け取るために接続された入力を有しており前記入力クロック信号の位相に対して前記位相制御電圧により制御される位相を有する遅延クロック信号を出力する遅延線を備える遅延ロックループ、
    前記遅延線から前記遅延クロック信号を受け取るために接続されており、前記遅延クロック信号から前記第１のストローブ信号および前記第２のストローブ信号を発生する位相発生回路、および、
    前記第１のストローブ信号を前記位相検出器の前記第２の入力端子に前記帰還クロック信号として接続するフィードバック経路
    を備えることを特徴とする請求項１に記載のメモリシステム。
  12. 前記位相発生回路が、
    第１および第２の信号を個々の入力に接続されて該第１および第２の信号間の位相差に応じた遅延制御信号を発生する第２の位相検出器、および、
    最初の遅延要素から最後の遅延要素まで互いに順番に接続されており、それぞれの遅延要素が、その入力に接続された信号を前記遅延制御信号で制御される遅延分だけ遅延させる複数の遅延要素を備え、
    前記遅延クロック信号が前記最初の遅延要素に接続されて該要素が前記第２の位相検出器の第１の入力に接続された前記第１の信号を発生し、前記最後の遅延要素が、前記第１および第２の信号の位相が互いに等しく且つ第２および第１のストローブ信号の個々の位相が前記複数の遅延要素の個々の出力において発生するように、前記第２の位相検出器の第２の入力に接続された前記第２の信号を発生させることを特徴とする請求項１１に記載のメモリシステム。
  13. 前記複数の遅延要素が、個々に０、４５、９０、１３５、１８０、２２５、２７０、および３１５度の位相を有する第１および第２のストローブ信号を発生する８つの遅延要素を含むことを特徴とする請求項１２に記載のメモリシステム。
  14. ストローブ信号を発生するためのストローブ信号発生回路であって、
    入力クロック信号を受け取る遅延ロックループ（delay-lock loop）であって、前記入力クロック信号を受け取る第１の入力端子と帰還クロック信号を受け取る第２の入力端子を有しており出力端子において前記入力クロック信号と前記帰還クロック信号の間の位相差に応じた大きさの位相制御電圧を発生する位相検出器、および、前記入力クロック信号を受け取るために接続された入力を有しており前記入力クロック信号の位相に対して前記位相制御電圧により制御される位相を有する遅延クロック信号を出力する遅延線を備える遅延ロックループ、
    前記遅延線から前記遅延クロック信号を受け取るために接続されており、前記遅延クロック信号から第１のストローブ信号および第２のストローブ信号を発生する位相発生回路であって、前記第２のストローブ信号が前記第１のストローブ信号から９０度だけオフセットした位相を有する位相発生回路、および、
    前記第１のストローブ信号を前記位相検出器の前記第２の入力端子に前記帰還クロック信号として接続するフィードバック経路
    を備えることを特徴とするストローブ信号発生回路。
  15. 前記位相発生回路が、
    第１および第２の信号を個々の入力に接続されて該第１および第２の信号間の位相差に応じた遅延制御信号を発生する第２の位相検出器、および、
    最初の遅延要素から最後の遅延要素まで直列に接続されており、それぞれの遅延要素が、その入力に接続された信号を前記遅延制御信号で制御される遅延分だけ遅延させる複数の遅延要素を備え、
    前記遅延クロック信号が前記最初の遅延要素に接続されて該要素が前記第２の位相検出器の第１の入力に接続された前記第１の信号を発生し、前記最後の遅延要素が、前記第１および第２の信号の位相が互いに等しく且つ第２および第１のストローブ信号の個々の位相が前記複数の遅延要素の個々の出力において発生されるように、前記第２の位相検出器の第２の入力に接続された前記第２の信号を発生することを特徴とする請求項１４に記載のストローブ信号発生回路。
  16. 前記複数の遅延要素が、個々に０、４５、９０、１３５、１８０、２２５、２７０、および３１５度の位相を有する第２および第１のストローブ信号を発生する８つの遅延要素を含むことを特徴とする請求項１５に記載のストローブ信号発生回路。
  17. メモリデバイスにおいて、
    本メモリデバイスの外部アドレス端子に印加された行アドレス信号を受け取って解読する行アドレス回路、
    前記外部アドレス端子に印加された列アドレス信号を受け取って解読する列アドレス回路、
    メモリセルアレイであって、該解読された行アドレス信号および列アドレス信号により決定された位置において該アレイに書き込まれまたは該アレイから読み出されるデータを格納するメモリセルアレイ、
    周期的な第１のストローブ信号および周期的な第２のストローブ信号を発生するストローブ発生回路であって、前記第２のストローブ信号が前記第１のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有し、前記第２のストローブ信号が本メモリデバイスの外部ストローブ信号出力端子に接続されるストローブ発生回路、
    前記メモリセルアレイとデータバス端子の間で前記データに対応するデータ信号を接続するデータパス回路であって、出力ラッチおよび入力ラッチを備えたデータパス回路、および、
    本メモリデバイスの個々の外部コマンド端子に印加された複数のコマンド信号を解読し、該解読されたコマンド信号に対応する制御信号を発生するコマンド解読器を備え、
    前記出力ラッチが、前記メモリセルアレイに接続された入力端子、前記データバス端子に接続された出力端子、および、前記第１のストローブ信号を前記ストローブ発生回路から受け取るために接続されたクロック端子であって、前記第１のストローブ信号の信号遷移に応答して、読み出しデータビットを前記出力ラッチから前記データバス端子に接続するために接続されたクロック端子を有し、および、
    前記入力ラッチが、前記データバス端子に接続された入力端子、前記メモリセルアレイに接続された出力端子、および、ストローブ信号入力端子から前記第２のストローブ信号を受け取るために接続されたクロック端子を有する
    ことを特徴とするメモリデバイス。
  18. 前記ストローブ発生回路が、お互いからＮ＊１８０（Ｎは正の整数）度だけ異なる前記第１のストローブ信号の複数の位相を発生し、および、お互いからＮ＊１８０度だけ異なる前記第２のストローブ信号の複数の位相を発生し、
    前記出力ラッチが、読み出しデータの個々のビットをそれぞれ前記メモリセルアレイから受け取って格納する複数の入力端子、および、前記第１のストローブ信号の位相（複数）の個々の１つをそれぞれが受け取る複数のクロック端子を備え、且つ、該格納された読み出しデータの個々のビットを、該出力ラッチが該出力ラッチの前記出力端子に、該出力ラッチの前記クロック端子に接続された前記第１のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して接続し、および、
    前記入力ラッチが、前記第２のストローブ信号の個々の位相をストローブ信号入力端子から受け取るためにそれぞれが接続された複数のクロック端子を備え、且つ、前記入力ラッチが、本メモリデバイスの前記データバス端子に接続された書き込みデータのビットを、該入力ラッチの前記クロック端子に接続された前記第２のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して格納し、および、書き込みデータの個々のビットを前記メモリアレイに接続する複数の出力端子を有する
    ことを特徴とする請求項１７に記載のメモリデバイス。
  19. 前記出力ラッチおよび前記入力ラッチに格納されるビット数は４ビットであることを特徴とする請求項１８に記載のメモリデバイス。
  20. 前記ストローブ発生回路が、
    入力クロック信号を受け取る遅延ロックループ（delay-lock loop）であって、前記入力クロック信号を受け取る第１の入力端子と帰還クロック信号を受け取る第２の入力端子を有しており出力端子において前記入力クロック信号と前記帰還クロック信号の間の位相差に応じた大きさの位相制御電圧を発生する位相検出器、および、前記入力クロック信号を受け取るために接続された入力を有しており前記入力クロック信号の位相に対して前記位相制御電圧により制御される位相を有する遅延クロック信号を出力する遅延線を備える遅延ロックループ、
    前記遅延線から前記遅延クロック信号を受け取るために接続されており、前記遅延クロック信号から前記第１のストローブ信号および前記第２のストローブ信号を発生する位相発生回路、および、
    前記第１のストローブ信号を前記位相検出器の前記第２の入力端子に前記帰還クロック信号として接続するフィードバック経路
    を備えることを特徴とする請求項１７に記載のメモリデバイス。
  21. 前記位相発生回路が、
    第１および第２の信号を個々の入力に接続されて該第１および第２の信号間の位相差に応じた遅延制御信号を発生する第２の位相検出器、および、
    最初の遅延要素から最後の遅延要素まで互いに順番に接続されており、それぞれの遅延要素が、その入力に接続された信号を前記遅延制御信号で制御される遅延分だけ遅延させる複数の遅延要素を備え、
    前記遅延クロック信号が前記最初の遅延要素に接続されて該要素が前記第２の位相検出器の第１の入力に接続された前記第１の信号を発生し、前記最後の遅延要素が、前記第１および第２の信号の位相が互いに等しく且つ第２および第１のストローブ信号の個々の位相が前記複数の遅延要素の個々の出力において発生されるように、前記第２の位相検出器の第２の入力に接続された前記第２の信号を発生することを特徴とする請求項２０に記載のメモリデバイス。
  22. 前記複数の遅延要素が、個々に０、４５、９０、１３５、１８０、２２５、２７０、および３１５度の位相を有する第２および第１のストローブ信号を発生する８つの遅延要素を含むことを特徴とする請求項２１に記載のメモリデバイス。
  23. ＤＲＡＭ（Dynamic Random Access Memory）アレイを含むことを特徴とする請求項１７に記載のメモリデバイス。
  24. コンピュータシステムであって、
    プロセッサバスを有するプロセッサ、
    前記プロセッサバスを通して前記プロセッサに接続されており、本コンピュータシステムにデータを入力するための入力装置、
    前記プロセッサバスを通して前記プロセッサに接続されており、本コンピュータシステムからデータを出力するための出力装置、
    前記プロセッサバスを通して前記プロセッサに接続されており、大容量記憶装置からデータを読み出すためのデータ記憶装置、
    前記プロセッサバスを通して前記プロセッサに接続されたメモリコントローラ、および、
    前記メモリコントローラに接続されたメモリデバイスを備え、
    前記メモリコントローラは、
    第１のストローブ信号および第２のストローブ信号を発生するストローブ発生回路であって、前記第２のストローブ信号が前記第１のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有し、前記第２のストローブ信号が前記メモリコントローラのストローブ信号出力端子に接続される第１のストローブ発生回路、および、
    読み出しデータ信号を前記メモリコントローラのデータバス端子から前記プロセッサに接続し、書き込みデータ信号を前記プロセッサから前記データバス端子に接続するデータパス回路であって、第１の出力ラッチおよび第１の入力ラッチを含む第１のデータパス回路を備え、
    前記第１の出力ラッチが、前記プロセッサに接続された入力端子、前記メモリコントローラの前記データバス端子に接続された出力端子、および、前記第１のストローブ発生回路から前記第１のストローブ信号を受け取るために接続されたクロック端子を有し、該出力ラッチが、前記第１のストローブ信号の遷移に応答して読み出しデータビットを該出力ラッチから前記データバス端子に接続するように動作し、
    前記第１の入力ラッチが、前記データバス端子に接続された入力端子、前記プロセッサに接続された出力端子、および前記メモリコントローラのストローブ信号入力端子に接続されたクロック端子を有しており、および、
    前記メモリデバイスが、
    前記メモリデバイスの外部アドレス端子に印加された行アドレス信号を受け取って解読する行アドレス回路、
    前記外部アドレス端子に印加された列アドレス信号を受け取って解読する列アドレス回路、
    メモリセルアレイであって、該解読された行アドレス信号および列アドレス信号により決定された位置において該アレイに書き込まれまたは該アレイから読み出されるデータを格納するメモリセルアレイ、
    周期的な第３のストローブ信号および周期的な第４のストローブ信号を発生するストローブ発生回路であって、前記第４のストローブ信号が前記第３のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有し、前記第４のストローブ信号が前記メモリコントローラのストローブ信号出力端子に接続される第２のストローブ発生回路、
    前記メモリセルアレイと前記データバス端子の間で前記データに対応するデータ信号を接続するデータパス回路であって、第２の出力ラッチおよび第２の入力ラッチを含む第２のデータパス回路、および、
    前記メモリデバイスの個々の外部コマンド端子に印加された複数のコマンド信号を解読し、該解読されたコマンド信号に対応する制御信号を発生するコマンド解読器を備え、
    前記第２の出力ラッチが、前記メモリセルアレイに接続された入力端子、前記データバス端子に接続された出力端子、および、前記第３のストローブ信号を前記第２のストローブ発生回路から受け取るために接続されたクロック端子であって、前記第３のストローブ信号の信号遷移に応答して、読み出しデータビットを該出力ラッチから前記データバス端子に接続するために接続されたクロック端子を有し、および、
    前記第２の入力ラッチが、前記データバス端子に接続された入力端子、前記メモリセルアレイに接続された出力端子、および、前記メモリコントローラの前記ストローブ信号出力端子から前記第２のストローブ信号を受け取るために接続されたクロック端子を有する
    ことを特徴とするコンピュータシステム。
  25. 前記第１および第２のストローブ発生回路が、個々にお互いからＮ＊１８０（Ｎは正の整数）度だけ異なる前記第１および第３のストローブ信号の複数の位相を発生し、および、個々にお互いからＮ＊１８０度だけ異なる前記第２および第４のストローブ信号の複数の位相を発生し、
    前記第１の出力ラッチが、読み出しデータの個々のビットをそれぞれ前記プロセッサから受け取って格納する複数の入力端子、および、前記第１のストローブ発生回路により発生された前記第１のストローブ信号の位相（複数）の個々の１つをそれぞれが受け取る複数のクロック端子を備え、且つ、該格納された読み出しデータの個々のビットを、該出力ラッチが該出力ラッチの前記出力端子に、該出力ラッチの前記クロック端子に接続された前記第１のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して接続し、
    前記第１の入力ラッチが、前記第４のストローブ信号の個々の位相を前記第２のストローブ発生回路から受け取るためにそれぞれが接続された複数のクロック端子を備え、且つ、該入力ラッチが、前記メモリコントローラの前記データバス端子に接続された書き込みデータのビットを、該入力ラッチの前記クロック端子に接続された前記第４のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して格納し、および、書き込みデータの個々のビットを前記プロセッサに接続する複数の出力端子を有し、
    前記第２の出力ラッチが、読み出しデータの個々のビットをそれぞれ前記メモリセルアレイから受け取って格納する複数の入力端子、および、前記第２のストローブ発生回路により発生された前記第３のストローブ信号の位相（複数）の個々の１つをそれぞれが受け取る複数のクロック端子を備え、且つ、該格納された読み出しデータの個々のビットを、該出力ラッチが該出力ラッチの前記出力端子に、該出力ラッチの前記クロック端子に接続された前記第３のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して接続し、および、
    前記第２の入力ラッチが、前記第２のストローブ信号の個々の位相を前記第１のストローブ発生回路から受け取るためにそれぞれが接続された複数のクロック端子を備え、且つ、該入力ラッチが、前記メモリコントローラの前記データバス端子に接続された書き込みデータのビットを、該入力ラッチの前記クロック端子に接続された前記第２のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して格納し、および、書き込みデータの個々のビットを前記メモリアレイに接続する複数の出力端子を有する
    ことを特徴とする請求項２４に記載のコンピュータシステム。
  26. 前記第１および第２の出力ラッチおよび前記第１および第２の入力ラッチに格納されたビット数が４ビットであることを特徴とする請求項２５に記載のコンピュータシステム。
  27. 前記第１および第２のストローブ発生回路がそれぞれ、
    入力クロック信号を受け取る遅延ロックループ（delay-lock loop）であって、入力クロック信号を受け取る第１の入力端子と帰還クロック信号を受け取る第２の入力端子を有しており出力端子において前記入力クロック信号と前記帰還クロック信号の間の位相差に応じた大きさの位相制御電圧を発生する位相検出器、および、前記入力クロック信号を受け取るために接続された入力を有しており前記入力クロック信号の位相に対して前記位相制御電圧により制御される位相を有する遅延クロック信号を出力する遅延線を備える遅延ロックループ、
    前記遅延線から前記遅延クロック信号を受け取るために接続されており、前記遅延クロック信号から個々に前記第１または第３のストローブ信号、および個々に前記第２または第４のストローブ信号を発生する位相発生回路、および、
    前記第１または第３のストローブ信号を前記位相検出器の前記第２の入力に前記帰還クロック信号として接続するフィードバック経路
    を備えることを特徴とする請求項２４に記載のコンピュータシステム。
  28. 前記位相発生回路が、
    第１および第２の信号を個々の入力に接続されて該第１および第２の信号間の位相差に応じた遅延制御信号を発生する第２の位相検出器、および
    最初の遅延要素から最後の遅延要素まで互いに順番に接続されており、それぞれの遅延要素が、その入力に接続された信号を前記遅延制御信号で制御される遅延分だけ遅延させる複数の遅延要素を備え、
    前記遅延クロック信号が前記最初の遅延要素に接続されて該要素が前記第２の位相検出器の第１の入力に接続された前記第１の信号を発生し、前記最後の遅延要素が、前記第１および第２の信号の位相が互いに等しく且つ前記ストローブ信号の個々の位相が前記複数の遅延要素の個々の出力において発生されるように、前記第２の位相検出器の第２の入力に接続された前記第２の信号を発生する
    ことを特徴とする請求項２７に記載のコンピュータシステム。
  29. 前記複数の遅延要素が、個々に０、４５、９０、１３５、１８０、２２５、２７０、および３１５度の位相を有するストローブ信号を発生する８つの遅延要素を含むことを特徴とする請求項２８に記載のコンピュータシステム。
  30. 前記メモリデバイスがＤＲＡＭ（Dynamic Random Access Memory）アレイを含むことを特徴とする請求項２４に記載のコンピュータシステム。
  31. コマンド、アドレス、またはデータ信号をメモリコントローラとメモリデバイスの間で接続する方法であって、
    前記メモリコントローラまたは前記メモリデバイスの一方において第１のストローブ信号を発生するステップ、
    前記第１のストローブ信号を発生した前記メモリコントローラまたは前記メモリデバイスにおいて、前記第１のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有する第２のストローブ信号を発生するステップ、
    前記コマンド、アドレス、またはデータビットを前記第１第２のストローブ信号を発生した前記メモリコントローラまたは前記メモリデバイスから前記第１のストローブ信号の信号遷移に応答して接続するステップ、
    前記メモリコントローラまたは前記メモリデバイスの他方に前記第２のストローブ信号を接続するステップ、および、
    前記メモリコントローラまたは前記メモリデバイスの他方に接続された前記第２のストローブ信号の信号遷移に応答して、該他方において前記コマンド、アドレス、またはデータビットを捕捉するステップ
    を含むことを特徴とす方法。
  32. 前記第１のストローブ信号および前記第２のストローブ信号が前記メモリコントローラにおいて発生され、前記コマンド、アドレス、またはデータビットが前記メモリコントローラから前記メモリデバイスに接続され且つ前記メモリデバイス内に捕捉されることを特徴とする請求項３１に記載の方法。
  33. 前記メモリコントローラから前記メモリデバイスに接続された前記コマンド、アドレス、またはデータビットがメモリコマンドビットを含むことを特徴とする請求項３２に記載の方法。
  34. 前記メモリコントローラから前記メモリデバイスに接続された前記コマンド、アドレス、またはデータビットがメモリアドレスビットを含むことを特徴とする請求項３２に記載の方法。
  35. 前記メモリコントローラから前記メモリデバイスに接続された前記コマンド、アドレス、またはデータビットが書き込みデータビットを含むことを特徴とする請求項３２に記載の方法。
  36. 前記メモリデバイスにおいて第３のストローブ信号を発生させるステップ、
    前記メモリデバイスにおいて、前記第３のストローブ信号の信号遷移から９０度だけオフセットした信号遷移を有する第４のストローブ信号を発生するステップ、
    前記第３のストローブ信号の遷移に応答して、前記メモリデバイスから前記メモリコントローラに読み出しデータビットを接続するステップ、
    前記第４のストローブ信号を前記メモリコントローラに接続するステップ、および
    前記メモリコントローラに接続された前記第４のストローブ信号の遷移に応答して前記メモリコントローラにおいて前記読み出しデータビットを捕捉するステップ
    をさらに含むことを特徴とする請求項３５に記載の方法。
  37. 前記第１および第２のストローブ信号が前記メモリデバイスにおいて発生され、前記メモリコントローラまたは前記メモリデバイスから接続された前記コマンド、アドレス、またはデータビットが、前記メモリデバイスから前記メモリコントローラに接続され，且つ前記メモリコントローラにおいて捕捉された読み出しデータを含むことを特徴とする請求項３１に記載の方法。
  38. 前記第１のストローブ信号を発生する前記ステップが、お互いからＮ＊１８０（Ｎは正の整数）度だけ異なる前記第１のストローブ信号の複数の位相を発生するステップを含み、前記第２のストローブ信号を発生させる前記ステップが、お互いからＮ＊１８０度だけ異なる前記第２のストローブ信号の複数の位相を発生するステップを含むことを特徴とする請求項３１に記載の方法。
  39. 前記第１のストローブ信号の信号遷移に応答して接続する前記ステップが、前記第１のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して、前記メモリコントローラまたは前記メモリデバイスから前記メモリコマンド、アドレス、またはデータのビットを接続することを含み、前記コマンド、アドレス、またはデータビットを捕捉する前記ステップが、前記メモリコントローラまたは前記メモリデバイスの他方に接続された前記第２のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して、該他方に接続された前記メモリコマンド、アドレス、またはデータのビットを格納することを含むことを特徴とする請求項３８に記載の方法。
  40. 前記第１のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して、前記メモリコントローラまたは前記メモリデバイスから接続された前記メモリコマンド、アドレス、またはデータのビット数、および前記第２のストローブ信号の位相（複数）の１つのそれぞれの遷移に応答して、前記メモリコントローラまたはメモリデバイスの他方において格納された前記メモリコマンド、アドレス、またはデータのビット数が、４ビットであることを特徴とする請求項３９に記載の方法。
  41. 前記第１のストローブ信号の複数の位相を発生させる前記ステップが個々に０および１８０度の位相を有するストローブ信号を発生することを含み、前記第２のストローブ信号の複数の位相を発生させる前記ステップが個々に９０および２７０度の位相を有するストローブ信号を発生することを含むことを特徴とする請求項３８に記載の方法。
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