KR20190093293A - 직렬화기 및 이를 포함하는 반도체 시스템 - Google Patents
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Abstract
본 발명은 직렬화기 및 그를 포함하는 반도체 시스템에 관한 것으로, 기 결정된 위상 차를 가지는 복수의 클럭에 따라 복수의 입력 데이터를 래치하여 복수의 정-정렬 데이터 및 복수의 부-정렬 데이터를 출력하는 데이터 트리거 회로; 상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 생성된 풀다운 제어 신호 및 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 생성된 풀업 제어 신호에 따라 선택적으로 구동되는 풀다운 신호 및 풀업 신호를 출력하는 하이브리드 먹스 회로; 및 상기 풀업 신호 및 상기 풀다운 신호에 대응되는 직렬 데이터를 출력하는 출력 드라이버를 포함할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 하이브리드 타입 직렬화기를 포함하는 반도체 시스템에 관한 것이다.
전자 장치는 많은 전자 구성요소를 포함하고 있고, 그 중 반도체 시스템은 반도체 장치들로 구성된 많은 전자 구성 요소들을 포함할 수 있다. 반도체 시스템을 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬로 입력되는 데이터를 수신하여 병렬 형태로 변환한다. 또한, 반도체 장치들은 병렬 형태의 내부 데이터를 직렬 형태로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다. 즉, 반도체 장치들은 데이터 버스를 통해 직렬 통신을 수행할 수 있도록 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하는 직렬화기를 포함할 수 있다.
직렬화기는 클럭의 에지에 동기하여 복수의 데이터를 순차적으로 출력하는 구성을 갖는 것이 일반적이다. 현재, 반도체 시스템 및 반도체 장치의 개발 경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 데이터의 진폭이 감소하고 있다. 따라서, 최근 기술 경향에 맞춰 고속 저전압의 환경에서도 정확하게 데이터를 변환할 수 있는 직렬화기가 필요하다.
본 발명의 실시예는 입력 신호들의 로딩이 작아 고속 동작에 유리한 스테이틱 로직과, 입력 신호들의 펄스 폭이 변동되더라도 출력 신호의 펄스 폭을 일정하게 유지할 수 있는 다이나믹 로직을 결합한 하이브리드 타입 직렬화기 및 이를 포함하는 반도체 시스템을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 직렬화기는, 기 결정된 위상 차를 가지는 복수의 클럭에 따라 복수의 입력 데이터를 래치하여 복수의 정-정렬 데이터 및 복수의 부-정렬 데이터를 출력하는 데이터 트리거 회로; 상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 생성된 풀다운 제어 신호 및 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 생성된 풀업 제어 신호에 따라 선택적으로 구동되는 풀다운 신호 및 풀업 신호를 출력하는 하이브리드 먹스 회로; 및 상기 풀업 신호 및 상기 풀다운 신호에 대응되는 직렬 데이터를 출력하는 출력 드라이버를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 시스템은, 제 1 반도체 장치; 및 전송 라인을 통해 상기 제 1 반도체 장치와 직렬 통신하는 제 2 반도체 장치를 포함하고, 상기 제 1 및 제 2 반도체 장치는 각각 병렬 입력 데이터를 직렬 데이터로 변환하기 위한 전송 회로를 포함하며, 상기 전송 회로는, 기 결정된 위상 차를 가지는 복수의 클럭에 따라 상기 입력 데이터를 래치하여 복수의 정-정렬 데이터 및 복수의 부-정렬 데이터를 출력하는 데이터 트리거 회로; 상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 생성된 풀다운 제어 신호 및 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 생성된 풀업 제어 신호에 따라 선택적으로 구동되는 풀다운 신호 및 풀업 신호를 출력하는 하이브리드 먹스 회로; 및 상기 풀업 신호 및 상기 풀다운 신호에 대응되는 상기 직렬 데이터를 출력하는 출력 드라이버를 포함할 수 있다.
제안된 실시예에 따른 하이브리드 타입 직렬화기를 포함하는 반도체 시스템은 고속 동작이 가능하면서도 동작 신뢰성을 향상시킬 수 있다는 효과가 있다.
도 1a 는 다이나믹 로직으로 구성된 직렬화기의 블록 구성도 이다.
도 1b 는 도 1a 에 도시된 직렬화기의 상세 회로도 이다.
도 1c 는 도 1a 에 도시된 직렬화기의 동작 파형도 이다.
도 2a 는 스테이틱 로직으로 구성된 직렬화기의 블록 구성도이다.
도 2b 는 도 2a 에 도시된 직렬화기의 동작 파형도 이다.
도 3 은 본 발명의 실시예에 따른 직렬화기의 블록 구성도이다.
도 4 는 도 3 에 도시된 제 1 트리거부의 상세 회로도 이다.
도 5 는 도 3 에 도시된 스테이틱 로직부 및 다이나믹 로직부의 상세 회로도 이다.
도 6 은 도 3 에 도시된 직렬화기의 동작 파형도 이다.
도 7 은 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1b 는 도 1a 에 도시된 직렬화기의 상세 회로도 이다.
도 1c 는 도 1a 에 도시된 직렬화기의 동작 파형도 이다.
도 2a 는 스테이틱 로직으로 구성된 직렬화기의 블록 구성도이다.
도 2b 는 도 2a 에 도시된 직렬화기의 동작 파형도 이다.
도 3 은 본 발명의 실시예에 따른 직렬화기의 블록 구성도이다.
도 4 는 도 3 에 도시된 제 1 트리거부의 상세 회로도 이다.
도 5 는 도 3 에 도시된 스테이틱 로직부 및 다이나믹 로직부의 상세 회로도 이다.
도 6 은 도 3 에 도시된 직렬화기의 동작 파형도 이다.
도 7 은 본 발명의 다른 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1a 내지 도 2b 를 참조하여, 다이나믹 로직과 스테이틱 로직으로 구성된 직렬화기를 설명하기로 한다. 제안 발명에서, 스테이틱 로직은 입력 신호의 로직 레벨에 따라 기정의된(predefined) 로직 레벨, 예를 들어, 로직 하이 레벨 혹은 로직 로우 레벨의 출력 신호를 항상 출력할 수 있는 회로이며, 다이나믹 로직은 입력 신호의 로직 레벨에 따라 하이 임피던스(high-Z) 상태의 출력 신호를 출력할 수 있는 회로로 구분될 수 있다.
도 1a 내지 도 2b 에서는, 설명의 편의를 위해, 4 개의 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B)를 입력받아 한 개의 차동 직렬 데이터 쌍(OUT-OUTB)를 출력하는 4:1 직렬화기를 예로 들어 설명하기로 한다. 참고로, 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B)은 입력 데이터(미도시)를 클럭(미도시)에 따라 래치하여 생성된 데이터일 수 있다. 정-입력 데이터(input data)(BL0~BL3) 및 부-입력 데이터(complementary input data)(BL0B~BL3B)는, 센싱 구간에서는 입력 데이터가 차동 증폭되어 출력되는 신호에 대응되고, 프리차지 구간에서는 로직 하이 레벨을 유지하는 데이터이다.
도 1a 는 다이나믹 로직으로 구성된 직렬화기(10)의 블록 구성도 이다. 도 1b 는 도 1a 에 도시된 직렬화기(10)의 상세 회로도 이다. 도 1c 는 도 1a 에 도시된 직렬화기(10)의 동작 파형도 이다.
도 1a 및 도 1b 를 참조하면, 직렬화기(10)는, 제 1 다이나믹 먹스부(12), 제 2 다이나믹 먹스부(14), 제 1 래치부(16) 및 제 2 래치부(18)를 포함한다.
제 1 다이나믹 먹스부(12)는 다수 개의 구동 제어부(12A~12D)를 포함할 수 있다. 각 구동 제어부(12A~12D)는, 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B) 중 대응하는 차동 입력 데이터에 따라 구동되는 제 1 구동 제어 신호를 출력할 수 있다. 예를 들어, 제 1 구동 제어부(12A)를, 풀업 트랜지스터(PU1), 인버터(INV1) 및 풀다운 트랜지스터(PD1)를 포함할 수 있다. 풀업 트랜지스터(PU1)는, 전원 전압(VDD)단과 제 1 출력 노드(OUT_ND1) 사이에 연결되어, 정-입력 데이터(BL0)를 게이트로 입력받을 수 있다. 풀다운 트랜지스터(PD1)는, 접지 전압(VSS)단과 제 1 출력 노드(OUT_ND1) 사이에 연결되어, 인버터(INV1)에서 반전되는 부-입력 데이터(BL0B)의 반전 신호를 게이트로 입력받을 수 있다. 제 1 래치부(16)는, 제 1 출력 노드(OUT_ND1)에서 출력되는 제 1 구동 제어 신호를 반전 래치하여 직렬 데이터(OUTB)를 출력할 수 있다.
제 2 다이나믹 먹스부(14)는 다수 개의 구동 제어부(14A~14D)를 포함할 수 있다. 각 구동 제어부(14A~14D)는, 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B) 중 대응하는 차동 입력 데이터에 따라 구동되는 제 2 구동 제어 신호를 출력할 수 있다. 제 2 다이나믹 먹스부(14)의 구동 제어부(14A~14D)는, 풀업 트랜지스터 및 풀다운 트랜지스터가 입력받는 데이터가 반대인 점을 제외하고는 제 1 다이나믹 먹스부(12)의 구동 제어부(12A~12D)와 동일하므로 상세한 설명은 생략하기로 한다. 제 2 래치부(18)는, 제 2 출력 노드(OUT_ND2)에서 출력되는 제 2 구동 제어 신호를 반전 래치하여 직렬 데이터(OUT)를 출력할 수 있다.
참고로, 뒷단의 래치부(16, 18)가 없다면, 제 1 다이나믹 먹스부(12) 및 제 2 다이나믹 먹스부(14)는 정-입력 데이터(BL0~BL3) 및 부-입력 데이터(BL0B~BL3B)가 모두 로직 하이 레벨인 경우 하이 임피던스(high-Z) 상태의 제 1 구동 제어 신호 및 제 2 구동 제어 신호를 출력한다. 하지만, 뒷단의 래치부(16, 18)로 인해, 제 1 다이나믹 먹스부(12) 및 제 2 다이나믹 먹스부(14)는 정-입력 데이터(BL0~BL3) 및 부-입력 데이터(BL0B~BL3B)가 모두 로직 하이 레벨인 경우 제 1 구동 제어 신호 및 제 2 구동 제어 신호를 이전 상태로 유지할 수 있다.
도 1c 를 참조하면, 정-입력 데이터(BL0~BL3) 및 부-입력 데이터(BL0B~BL3B)가 모두 로직 하이 레벨이면, 직렬 데이터(OUTB, OUT)는 이전 상태를 유지할 수 있다. 이전 상태가 정의되지 않은 초기 구간에서, 직렬 데이터(OUTB, OUT)는 미정의(undefined) 상태를 가진다. 정-입력 데이터(BL0~BL3) 중 어느 하나라도 로직 로우 레벨이 되면, 직렬 데이터(OUTB)는 로직 로우 레벨로 천이하고, 직렬 데이터(OUT)는 로직 하이 레벨로 천이한다. 또한, 부-입력 데이터(BL0B~BL3B) 중 어느 하나라도 로직 로우 레벨이 되면, 직렬 데이터(OUTB)는 로직 하이 레벨로 천이하고, 직렬 데이터(OUT)는 로직 로우 레벨로 천이한다.
상기와 같이, 다이나믹 로직을 포함하는 직렬화기(10)는, 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B)의 펄스 폭이 변하더라도 이들이 서로 겹치지만 않으면, 차동 직렬 데이터 쌍(OUT-OUTB)의 펄스 폭을 항상 일정하게 정의(DEFINE)할 수 있는 장점이 있다. 하지만, 직렬화기(10)는, 제 1 래치부(16)의 입력단, 즉, 제 1 출력 노드(OUT_ND1)에 연결된 입력 신호들의 로딩과, 제 2 래치부(18)의 입력단, 즉, 제 2 출력 노드(OUT_ND2)에 연결된 입력 신호들의 로딩이 크기 때문에 고속 동작에서는 한계를 가진다.
도 2a 는 스테이틱 로직으로 구성된 직렬화기(20)의 블록 구성도이다. 도 2b 는 도 2a 에 도시된 직렬화기(20)의 동작 파형도 이다.
도 2a 를 참조하면, 직렬화기(20)는, 제 1 스테이틱 먹스부(22) 및 제 2 스테이틱 먹스부(24)를 포함한다. 제 1 스테이틱 먹스부(22)는 정-입력 데이터(BL0~BL3)를 입력받는 앤드 게이트(AND1)를 포함하고, 제 2 스테이틱 먹스부(24)는 부-입력 데이터(BL0B~BL3B)를 입력받는 앤드 게이트(AND2)를 포함할 수 있다.
도 2b 를 참조하면, 정-입력 데이터(BL0~BL3) 및 부-입력 데이터(BL0B~BL3B)가 모두 로직 하이 레벨이면, 직렬 데이터(OUTB, OUT)는 로직 하이 레벨이 된다. 정-입력 데이터(BL0~BL3) 중 어느 하나라도 로직 로우 레벨이면, 직렬 데이터(OUTB)는 로직 로우 레벨로 천이한다. 또한, 부-입력 데이터(BL0B~BL3B) 중 어느 하나라도 로직 로우 레벨이면, 직렬 데이터(OUT)는 로직 로우 레벨로 천이한다.
상기와 같이, 스테이틱 로직을 포함하는 직렬화기(20)는, 입력단의 로딩이 작아 고속 동작이 가능한 장점이 있다. 하지만, 도 1c 에 도시된 음영 부분과 같이, 입력 데이터(BL0~BL3, BL0B~BL3B)의 펄스 폭이 변하면 직렬 데이터(OUTB, OUT)의 펄스 폭이 그대로 변하게 된다. 따라서, 스테이틱 로직을 포함하는 직렬화기(20)를 동작시키기 위해서는, 입력 데이터(BL0~BL3, BL0B~BL3B)의 펄스 폭을 정확하게 맞추어 입력 데이터들이 천이할 때 미정의(undefined) 구간이 없도록 해야 한다. 하지만, PVT 변화에 따른 클럭의 듀티와 지연량의 변화로 입력 데이터(BL0~BL3, BL0B~BL3B)의 펄스 폭이 함께 변하게 되므로 설계에 많은 어려움이 발생한다.
이하, 제안 발명에서는, 스테이틱 로직과 다이나믹 로직을 결합한 하이브리드 타입 직렬화기에 대해 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 직렬화기(100)의 블록 구성도이다.
도 3 을 참조하면, 직렬화기(100)는, 데이터 트리거 회로(110), 하이브리드 먹스 회로(120) 및 출력 드라이버(160)를 포함할 수 있다. 도 3 에서는, 설명의 편의를 위해, 4 개의 입력 데이터(DIN0~DIN3)를 입력받아 한 개의 직렬 데이터(DOUT)를 출력하는 4:1 직렬화기(100)를 예로 들어 설명하기로 한다.
데이터 트리거 회로(110)는, 기 결정된 위상 차를 가지는 복수의 클럭(CLK0~CLK4)에 따라 제 1 내지 제 4 입력 데이터(DIN0~DIN3)를 래치하여 제 1 내지 제 4 정-정렬 데이터(aligned data)(BL0~BL3) 및 제 1 내지 제 4 부-정렬 데이터(complementary aligned data)(BL0B~BL3B)를 출력 할 수 있다. 이 때, 기 결정된 위상 차는 360°를 입력 데이터의 개수로 나눈 위상 차로 설정될 수 있다. 예를 들어, 제 1 내지 제 4 입력 데이터(DIN0~DIN3)의 개수가 4 개이므로, 90° 위상 차를 가지는 4개의 클럭에 따라 위상 간격이 설정될 수 있다. 참고로, 도 3 에는 제 1 내지 제 5 클럭(CLK0~CLK4)이 도시되어 있으며, 제 5 클럭(CLK4)은 제 1 클럭(CLK0)과 실질적으로 동일한 파형을 가지지만 위상이 360° 지연된 클럭일 수 있다.
데이터 트리거 회로(110)는, 제 1 내지 제 5 클럭(CLK0~CLK4) 중 인접한 클럭들에 따라 제 1 내지 제 4 입력 데이터(DIN0~DIN3)를 차동 증폭하여 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 및 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B)로 각각 출력할 수 있다. 데이터 트리거 회로(110)는, 제 1 내지 제 5 클럭(CLK0~CLK4) 중 인접한 클럭들이 기설정된 로직 레벨, 예를 들어, 로직 하이 레벨을 가지는 제 1 구간에서, 제 1 내지 제 4 입력 데이터(DIN0~DIN3)를 차동 증폭하여 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 및 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B)로 출력할 수 있다. 데이터 트리거 회로(110)는, 제 1 구간을 제외한 제 2 구간, 즉, 인접한 클럭들 중 적어도 하나가 로직 로우 레벨을 가지는 구간에서는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 및 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B)를 로직 하이 레벨로 프리차지시킬 수 있다.
데이터 트리거 회로(110)는, 제 1 내지 제 4 입력 데이터(DIN0~DIN3)에 각각 대응되는 제 1 내지 제 4 트리거부(112~118)를 포함할 수 있다. 제 1 트리거부(112)는, 제 1 클럭(CLK0) 및 제 2 클럭(CLK1)에 따라 제 1 입력 데이터(DIN0)를 차동 증폭하여 제 1 정-정렬 데이터(BL0) 및 제 1 부-정렬 데이터(BL0B)를 출력할 수 있다. 제 2 트리거부(114)는, 제 2 클럭(CLK1) 및 제 3 클럭(CLK2)에 따라 제 2 입력 데이터(DIN1)를 차동 증폭하여 제 2 정-정렬 데이터(BL1) 및 제 2 부-정렬 데이터(BL1B)를 출력할 수 있다. 제 3 트리거부(116)는, 제 3 클럭(CLK2) 및 제 4 클럭(CLK3)에 따라 제 3 입력 데이터(DIN2)를 차동 증폭하여 제 3 정-정렬 데이터(BL2) 및 제 3 부-정렬 데이터(BL2B)를 출력할 수 있다. 제 4 트리거부(118)는, 제 4 클럭(CLK3) 및 제 5 클럭(CLK4)에 따라 제 4 입력 데이터(DIN3)를 차동 증폭하여 제 4 정-정렬 데이터(BL3) 및 제 4 부-정렬 데이터(BL3B)를 출력할 수 있다.
하이브리드 먹스 회로(120)는, 제 1 내지 제 4 정-정렬 데이터(aligned data)(BL0~BL3)의 입력 로딩을 제거하여 생성된 풀다운 제어 신호(PDC) 및 제 1 내지 제 4 부-정렬 데이터(complementary aligned data)(BL0B~BL3B)의 입력 로딩을 제거하여 생성된 풀업 제어 신호(PUC)에 따라 선택적으로 구동되는 풀다운 신호(DNB) 및 풀업 신호(UPB)를 출력할 수 있다.
하이브리드 먹스 회로(120)는, 스테이틱 로직부(130) 및 다이나믹 로직부(140)를 포함할 수 있다.
스테이틱 로직부(130)는, 제 1 내지 제 4 정-정렬 데이터(aligned data)(BL0~BL3)의 입력 로딩을 제거하여 풀다운 제어 신호(PDC)를 생성하고, 제 1 내지 제 4 부-정렬 데이터(complementary aligned data)(BL0B~BL3B)의 입력 로딩을 제거하여 풀업 제어 신호(PUC)를 생성할 수 있다. 제안 실시예에서, 스테이틱 로직부(130)는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3)가 모두 로직 하이 레벨이 될 때 풀다운 제어 신호(PDC)를 로직 하이 레벨로 출력하고, 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B)가 모두 로직 하이 레벨이 될 때 풀업 제어 신호(PUC)를 로직 하이 레벨로 출력할 수 있다. 즉, 스테이틱 로직부(130)는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 중 어느 하나라도 로직 로우 레벨이면 풀다운 제어 신호(PDC)를 로직 로우 레벨로 출력할 수 있다. 또한, 스테이틱 로직부(130)는, 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B) 중 어느 하나라도 로직 로우 레벨이면 풀업 제어 신호(PUC)를 로직 로우 레벨로 출력할 수 있다.
다이나믹 로직부(140)는, 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)에 따라 선택적으로 구동되는 풀다운 신호(DNB) 및 풀업 신호(UPB)를 출력할 수 있다. 다이나믹 로직부(140)는, 풀다운 제어 신호(PDC)가 로직 하이 레벨이고 풀업 제어 신호(PUC)가 로직 로우 레벨을 가질 때, 풀다운 신호(DNB)를 로직 하이 레벨로 구동하고, 풀업 신호(UPB)를 로직 로우 레벨로 구동할 수 있다. 반면, 다이나믹 로직부(140)는, 풀다운 제어 신호(PDC)가 로직 로우 레벨이고 풀업 제어 신호(PUC)가 로직 하이 레벨을 가질 때, 풀다운 신호(DNB)를 로직 하이 레벨로 구동하고, 풀업 신호(UPB)를 로직 로우 레벨로 구동할 수 있다. 다이나믹 로직부(140)는, 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)가 모두 로직 하이 레벨을 가질 때, 풀다운 신호(DNB) 및 풀업 신호(UPB)를 이전 상태로 유지할 수 있다.
출력 드라이버(160)는, 풀다운 신호(DNB) 및 풀업 신호(UPB)에 대응되는 직렬 데이터(DOUT)를 출력할 수 있다. 출력 드라이버(160)는, 제 1 인버터(INV11), 제 2 인버터(INV12), 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제 1 인버터(INV11)는 풀업 신호(UPB)를 반전하고, 제 2 인버터(INV12)는 풀다운 신호(DNB)를 반전할 수 있다. 풀업 트랜지스터(PU2)는, 전원 전압(VDD)단과 출력단(NO1) 사이에 직렬 연결되어 게이트로 제 1 인버터(INV11)의 출력 신호(UP)를 입력받을 수 있다. 풀다운 트랜지스터(PD2)는, 접지 전압(VSS)단과 출력단(NO1) 사이에 직렬 연결되어 게이트로 제 2 인버터(INV12)의 출력 신호(DN)를 입력받을 수 있다. 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)는, NMOS 트랜지스터로 구성될 수 있다. 따라서, 출력 드라이버(160)는, 풀업 신호(UPB)가 로직 로우 레벨이면 로직 하이 레벨의 직렬 데이터(DOUT)를 출력하고, 풀다운 신호(DNB)가 로직 로우 레벨이면 로직 로우 레벨의 직렬 데이터(DOUT)를 출력할 수 있다.
상기와 같이, 직렬화기(100)는, 제 1 내지 제 4 입력 데이터(DIN0~DIN3)에 대응되는 한 개의 직렬 데이터(DOUT)를 출력할 수 있다. 이 때, 제안 발명에 따른 하이브리드 타입 직렬화기(100)는, 입력 신호들의 로딩이 작아 고속 동작에 유리한 스테이틱 로직과, 입력 신호들의 펄스 폭이 변동되더라도 출력 신호의 펄스 폭을 일정하게 유지할 수 있는 다이나믹 로직을 결합한 하이브리드 타입으로 구현됨으로써 고속 동작이 가능하고, 동작 신뢰성을 향상시킬 수 있다.
이하, 도면을 참조하며, 도 3 의 직렬화기(100)의 각 구성의 상세 구성에 대해 설명하기로 한다.
도 4 는 도 3 에 도시된 제 1 트리거부(112)의 상세 회로도 이다. 제 1 내지 제 4 트리거부(112~118)는 실질적으로 동일한 구조를 가지므로, 제 1 트리거부(112)를 예로 들어 설명하고자 한다.
도 4 를 참조하면, 제 1 트리거부(112)는, 초기화부(210), 전하 방출부(220) 및 전하 공급부(230)를 포함할 수 있다.
초기화부(210)는 제 1 내지 제 5 PMOS 트랜지스터(P11~P15)를 포함할 수 있다. 제 1 내지 제 3 PMOS 트랜지스터(P11~P13)는, 제 1 클럭(CLK0)이 로직 로우 레벨인 구간에서 제 1 정-정렬 데이터(BL0)가 출력되는 제 1 노드(ND1) 및 제 1 부-정렬 데이터(BL0B)가 출력되는 제 2 노드(ND2)를 로직 하이 레벨로 초기화할 수 있다. 제 4 및 제 4 PMOS 트랜지스터(P14~P15)는, 제 2 클럭(CLK1)이 로직 로우 레벨인 구간에서 제 1 노드(ND1) 및 제 2 노드(ND2)를 로직 하이 레벨로 초기화할 수 있다.
전하 방출부(220)는 제 1 내지 제 5 NMOS 트랜지스터들(N11~N15)을 포함할 수 있다. 제 1 NMOS 트랜지스터(N11)는 제 2 노드(ND2) 및 제 3 노드(ND3) 사이에 연결되어 제 2 클럭(CLK0)에 응답하여 턴온될 수 있다. 제 2 NMOS 트랜지스터(N12)는 제 1 노드(ND1) 및 제 4 노드(ND4) 사이에 연결되어 제 1 클럭(CLK0)에 응답하여 턴온될 수 있다. 제 3 NMOS 트랜지스터(N13)는 제 3 노드(ND3) 및 제 5 노드(ND5) 사이에 연결되어 제 1 입력 데이터(DIN0)에 응답하여 턴온될 수 있다. 제 4 NMOS 트랜지스터(N14)는 제 4 노드(ND4) 및 제 5 노드(ND5) 사이에 연결되어 제 1 입력 데이터(DIN0)를 반전시켜 출력하는 인버터(INV2)의 출력에 응답하여 턴온될 수 있다. 제 5 NMOS 트랜지스터(N15)는 제 2 클럭(CLK1)에 응답하여 턴온되어 노드(ND5)의 전하를 방출할 수 있다. 전하 방출부(220)는 제 1 클럭(CLK0) 및 제 2 클럭(CLK1)이 로직 하이 레벨인 구간에서 제 1 입력 데이터(DIN0)의 로직 레벨에 따라 제 1 및 제 2 노드들(ND1, ND2)의 전하를 방출하여 제 1 및 제 2 노드들(ND1, ND2)의 로직 레벨을 설정할 수 있다. 예를 들어, 로직 하이 레벨의 제 1 입력 데이터(DIN0)가 입력되는 경우 제 1 노드(ND1)보다 제 2 노드(ND2)의 전하가 많이 방출되므로, 전하 방출부(220)는 제 2 노드(ND2)는 로직 로우 레벨로 설정하고, 제 1 노드(ND1)는 로직 하이 레벨로 설정할 수 있다.
전하 공급부(230)는 제 1 및 제 2 노드들(ND1, ND2)의 로직 레벨에 따라 선택적으로 턴온되는 제 6 및 제 7 PMOS 트랜지스터들(P16, P17)을 포함하여, 제 1 및 제 2 노드들(ND1, ND2)을 선택적으로 구동할 수 있다. 전하 공급부(230)는 로직 하이 레벨의 제 1 입력 데이터(DIN0)가 입력되어 제 2 노드(ND2)가 로직 로우 레벨이고, 제 1 노드(ND1)가 로직 하이 레벨로 설정되는 경우, 턴온된 제 7 PMOS 트랜지스터(P17)에 의해 제 1 노드(ND1)에 전하를 공급하여 제 1 노드(ND1)의 전압을 증폭할 수 있다. 전하 공급부(230)는 로직 로우 레벨의 제 1 입력 데이터(DIN0)가 입력되어 제 2 노드(ND2)가 로직 하이 레벨이고, 제 1 노드(ND1)가 로직 로우 레벨로 설정되는 경우, 턴온된 제 6 PMOS 트랜지스터(P16)에 의해 제 2 노드(ND2)에 전하를 공급하여 제 2 노드(ND2)의 전압을 증폭할 수 있다.
상기와 같은 구성으로, 제 1 트리거부(112)는 제 1 클럭(CLK0) 및 제 2 클럭(CLK1)이 로직 하이 레벨인 제 1 구간에서 제 1 입력 데이터(DIN0)를 차동 증폭하여 제 1 정-정렬 데이터(BL0) 및 제 1 부-정렬 데이터(BL0B)를 출력하고, 제 1 구간을 제외한 제 2 구간, 즉, 제 1 클럭(CLK0) 및 제 2 클럭(CLK1) 중 적어도 하나가 로직 로우 레벨을 가지는 구간에서는, 제 1 정-정렬 데이터(BL0) 및 제 1 부-정렬 데이터(BL0B)를 로직 하이 레벨로 프리차지시킬 수 있다.
도 5 는 도 3 에 도시된 스테이틱 로직부(130) 및 다이나믹 로직부(140)의 상세 회로도 이다.
도 5 를 참조하면, 스테이틱 로직부(130)는, 복수의 제 1 로직 게이트(ND1, ND2), 제 2 로직 게이트(NR1), 복수의 제 3 로직 게이트(ND3, ND4) 및 제 4 로직 게이트(NR2)를 포함할 수 있다.
복수의 제 1 로직 게이트(ND1, ND2)는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행할 수 있다. 예를 들어, 제 1 로직 게이트(ND1)는 제 1 정-정렬 데이터(BL0) 및 제 2 정-정렬 데이터(BL1)에 로직 낸드 동작을 수행하고, 제 1 로직 게이트(ND2)는 제 3 정-정렬 데이터(BL2) 및 제 4 정-정렬 데이터(BL3)에 로직 낸드 동작을 수행할 수 있다. 제 1 로직 게이트(ND1, ND2) 각각은, 낸드 게이트로 구현될 수 있다. 제 2 로직 게이트(NR1)는, 제 1 로직 게이트(ND1, ND2)의 출력들에 로직 노아 동작을 수행하여 풀다운 제어 신호(PDC)를 출력할 수 있다.
복수의 제 3 로직 게이트(ND3, ND4)는, 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B) 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행할 수 있다. 예를 들어, 제 3 로직 게이트(ND3)는 제 1 부-정렬 데이터(BL0B) 및 제 2 부-정렬 데이터(BL1B)에 로직 낸드 동작을 수행하고, 제 3 로직 게이트(ND4)는 제 3 부-정렬 데이터(BL2B) 및 제 4 부-정렬 데이터(BL3B)에 로직 낸드 동작을 수행할 수 있다. 제 3 로직 게이트(ND3, ND4) 각각은, 낸드 게이트로 구현될 수 있다. 제 4 로직 게이트(NR2)는, 제 3 로직 게이트(ND3, ND4)의 출력들에 로직 노아 동작을 수행하여 풀업 제어 신호(PUC)를 출력할 수 있다. 한편, 도 5 에 도시된 스테이틱 로직부(130)의 로직 게이트들은 하나의 예시 일 뿐 제안 발명은 이에 한정되지 않는다.
다이나믹 로직부(140)는, 제 1 구동 제어부(142), 제 1 래치부(144), 제 2 구동 제어부(146), 및 제 2 래치부(148)를 포함할 수 있다.
제 1 구동 제어부(142)는, 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)에 따라 제 1 출력 신호(LDN)를 구동할 수 있다. 제 1 구동 제어부(142)는, 제 1 풀업 트랜지스터(PU3), 제 1 인버터(INV3) 및 제 1 풀다운 트랜지스터(PD3)를 포함할 수 있다. 제 1 풀업 트랜지스터(PU3)는, 전원 전압(VDD)단과 제 1 출력 신호(LDN)가 출력되는 제 1 출력 노드(NO3) 사이에 연결되어, 풀다운 제어 신호(PDC)를 게이트로 입력받을 수 있다. 제 1 풀다운 트랜지스터(PD3)는, 접지 전압(VSS)단과 제 1 출력 노드(NO3) 사이에 연결되어, 제 1 인버터(INV3)에서 반전되는 풀업 제어 신호(PUC)의 반전 신호를 게이트로 입력받을 수 있다. 제 1 래치부(144)는, 제 1 출력 노드(NO3)에서 출력되는 제 1 출력 신호(LDN)를 반전 래치하여 풀다운 신호(DNB)를 출력할 수 있다.
제 2 구동 제어부(146)는, 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)에 따라 제 2 출력 신호(LUP)를 구동할 수 있다. 제 2 구동 제어부(146)는, 제 2 풀업 트랜지스터(PU4), 제 2 인버터(INV4) 및 제 2 풀다운 트랜지스터(PD4)를 포함할 수 있다. 제 2 풀업 트랜지스터(PU4)는, 전원 전압(VDD)단과 제 2 출력 신호(LUP)가 출력되는 제 2 출력 노드(NO4) 사이에 연결되어, 풀업 제어 신호(PUC)를 게이트로 입력받을 수 있다. 제 2 풀다운 트랜지스터(PD4)는, 접지 전압(VSS)단과 제 2 출력 노드(NO4) 사이에 연결되어, 제 2 인버터(INV4)에서 반전되는 풀다운 제어 신호(PDC)의 반전 신호를 게이트로 입력받을 수 있다. 제 2 래치부(148)는, 제 2 출력 노드(NO4)에서 출력되는 제 2 출력 신호(LUP)를 반전 래치하여 풀업 신호(UPB)를 출력할 수 있다.
참고로, 제 1 및 제 2 래치부(144, 148)가 없다면, 제 1 구동 제어부(142) 및 제 2 구동 제어부(146)는 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)가 모두 로직 하이 레벨인 경우 하이 임피던스(high-Z) 상태의 제 1 출력 신호(LDN) 및 제 2 출력 신호(LUP)를 출력할 수 있다. 하지만, 뒷단의 제 1 및 제 2 래치부(144, 148)로 인해, 제 1 구동 제어부(142) 및 제 2 구동 제어부(146)는 정 풀다운 제어 신호(PDC) 및 풀업 제어 신호(PUC)가 모두 로직 하이 레벨인 경우 제 1 출력 신호(LDN) 및 제 2 출력 신호(LUP)를 이전 상태로 유지할 수 있다.
상기와 같이, 스테이틱 로직부(130)는 입력 신호의 로직 레벨에 따라 기정의된(predefined) 로직 레벨, 예를 들어, 로직 하이 레벨 혹은 로직 로우 레벨의 출력 신호를 출력하며, 입력 신호들의 로딩을 제거함으로써 고속 동작에 유리하다. 반면, 다이나믹 로직부(140)는 입력 신호들의 펄스 폭이 변동되더라도 출력 신호의 펄스 폭을 일정하게 유지할 수 있다. 따라서, 제안 발명은 스테이틱 로직과 다이나믹 로직을 결합한 하이브리드 타입 직렬화기를 통해 고속 동작이 가능하면서도 동작 신뢰성을 향상시킬 수 있다.
또한, 도 1b 의 직렬화기(10)에서는, 4 개의 차동 입력 데이터 쌍(BL0-BL0B, BL1-BL1B, BL2-BL2B, BL3-BL3B)을 입력 받기 위한 8 개의 구동 제어부(12A~12D, 14A~14D)가 별도로 구비되었다. 반면, 본 발명의 실시예에 따른 직렬화기(100)에서는, 스테이틱 로직부(130)가 복수의 정렬 데이터(BL0~BL3, BL0B~BL3B)를 머지(MERGE)하고, 다이나믹 로직부(140)가 머지된 데이터를 입력받기 위한 최소한의 구동 제어부(142, 146) 만을 구비한다. 즉, 본 발명의 실시예에 따른 직렬화기(100)는, 복수의 정렬 데이터(BL0~BL3, BL0B~BL3B)를 입력받기 위한 구동 제어부(142, 146)를 공유함으로써 면적 및 전류 소모를 절감할 수 있다.
도 6 은 도 3 에 도시된 직렬화기(100)의 동작 파형도 이다.
도 6 을 참조하면, 제 1 트리거부(112)는, 제 1 클럭(CLK0) 및 제 2 클럭(CLK1)이 로직 하이 레벨인 제 1 구간에서 제 1 입력 데이터(DIN0)를 차동 증폭하여 제 1 정-정렬 데이터(BL0) 및 제 1 부-정렬 데이터(BL0B)를 출력하고, 제 1 구간을 제외한 제 2 구간에서는, 제 1 정-정렬 데이터(BL0) 및 제 1 부-정렬 데이터(BL0B)를 로직 하이 레벨로 프리차지시킨다. 따라서, 로직 하이 레벨을 가지는 제 1 입력 데이터(DIN0)에 따라, 제 1 트리거부(112)는, 로직 하이 레벨을 유지하는 제 1 정-정렬 데이터(BL0)와, 제 1 구간에서 로직 로우 레벨로 토글링하고 제 2 구간에서는 로직 하이 레벨을 유지하는 제 1 부-정렬 데이터(BL0B)를 출력할 수 있다.
마찬가지로, 로직 로우 레벨을 가지는 제 2 입력 데이터(DIN1)에 따라, 제 2 트리거부(114)는, 제 1 구간에서 로직 로우 레벨로 토글링하고 제 2 구간에서는 로직 하이 레벨을 유지하는 제 2 정-정렬 데이터(BL1)와, 로직 하이 레벨을 유지하는 제 2 부-정렬 데이터(BL1B)를 출력할 수 있다. 또한, 로직 하이 레벨을 가지는 제 3 입력 데이터(DIN2)에 따라, 제 3 트리거부(116)는, 로직 하이 레벨을 유지하는 제 3 정-정렬 데이터(BL2)와, 제 1 구간에서 로직 로우 레벨로 토글링하고 제 2 구간에서는 로직 하이 레벨을 유지하는 제 3 부-정렬 데이터(BL2B)를 출력할 수 있다. 로직 로우 레벨을 가지는 제 4 입력 데이터(DIN3)에 따라, 제 4 트리거부(118)는, 제 1 구간에서 로직 로우 레벨로 토글링하고 제 2 구간에서는 로직 하이 레벨을 유지하는 제 4 정-정렬 데이터(BL3)와, 로직 하이 레벨을 유지하는 제 4 부-정렬 데이터(BL3B)를 출력할 수 있다.
스테이틱 로직부(130)는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3)가 모두 로직 하이 레벨이 될 때 풀다운 제어 신호(PDC)를 로직 하이 레벨로 츨력하고, 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B)가 모두 로직 하이 레벨이 될 때 풀업 제어 신호(PUC)를 로직 하이 레벨로 출력할 수 있다. 스테이틱 로직부(130)는, 제 1 내지 제 4 정-정렬 데이터(BL0~BL3) 중 어느 하나라도 로직 로우 레벨이면 풀다운 제어 신호(PDC)를 로직 로우 레벨로 출력할 출력하고, 제 1 내지 제 4 부-정렬 데이터(BL0B~BL3B) 중 어느 하나라도 로직 로우 레벨이면 풀업 제어 신호(PUC)를 로직 로우 레벨로 출력할 수 있다.
다이나믹 로직부(140)는, 풀다운 제어 신호(PDC) 및 풀업 제어 신호가 모두 로직 하이 레벨을 가질 때, 풀다운 신호(DNB) 및 풀업 신호(UPB)를 이전 상태로 유지할 수 있다. 이전 상태가 정의되지 않은 초기 구간에서, 풀다운 신호(DNB) 및 풀업 신호(UPB)는 미정의(undefined) 상태를 가진다. 다이나믹 로직부(140)는, 풀다운 제어 신호(PDC)가 로직 하이 레벨이고 풀업 제어 신호가 로직 로우 레벨을 가질 때, 풀다운 신호(DNB)를 로직 하이 레벨로 구동하고, 풀업 신호(UPB)를 로직 로우 레벨로 구동할 수 있다. 다이나믹 로직부(140)는, 풀다운 제어 신호(PDC)가 로직 로우 레벨이고 풀업 제어 신호가 로직 하이 레벨을 가질 때, 풀다운 신호(DNB)를 로직 하이 레벨로 구동하고, 풀업 신호(UPB)를 로직 로우 레벨로 구동할 수 있다.
출력 드라이버(160)는, 풀업 신호(UPB)가 로직 로우 레벨이면 로직 하이 레벨의 직렬 데이터(DOUT)를 출력하고, 풀다운 신호(DNB)가 로직 로우 레벨이면 로직 로우 레벨의 직렬 데이터(DOUT)를 출력할 수 있다.
도 7 은 본 발명의 다른 실시예에 따른 반도체 시스템(700)의 구성을 보여주는 도면이다.
도 7 을 참조하면, 반도체 시스템(700)은 제 1 반도체 장치(710) 및 제 2 반도체 장치(720)를 포함할 수 있다. 제 1 반도체 장치(710) 및 제 2 반도체 장치(720)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 제 1 반도체 장치(710)는 마스터 장치일 수 있고, 제 2 반도체 장치(720)는 제 1 반도체 장치(710)에 의해 제어되는 슬레이브 장치일 수 있다. 예를 들어, 제 1 반도체 장치(710)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 제 2 반도체 장치(720)는 메모리일 수 있고, 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
제 1 및 제 2 반도체 장치(710, 720)는 신호 전송 라인(730)을 통해 서로 연결될 수 있다. 제 1 반도체 장치(710)는 패드(711)를 포함하고, 패드(711)가 신호 전송 라인(730)과 연결될 수 있다. 제 2 반도체 장치(720)는 패드(721)를 포함하고 패드(721)가 신호 전송 라인(730)과 연결될 수 있다. 신호 전송 라인(730)은 채널, 링크 또는 버스일 수 있다.
제 1 반도체 장치(710)는 전송 회로(TX, 712) 및 수신 회로(RX, 713)를 포함할 수 있다. 전송 회로(712)는 제 1 반도체 장치(710)의 내부 신호에 따라 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(730)을 통해 제 2 반도체 장치(720)로 전송할 수 있다. 수신 회로(713)는 신호 전송 라인(730)을 통해 제 2 반도체 장치(720)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
마찬가지로, 제 2 반도체 장치(720)는 전송 회로(TX, 722) 및 수신 회로(RX, 723)를 포함할 수 있다. 전송 회로(722)는 제 2 반도체 장치(720)의 내부 신호에 따라 출력 신호를 생성하고, 출력 신호를 신호 전송 라인(730)을 통해 제 1 반도체 장치(710)로 전송할 수 있다. 수신 회로(723)는 신호 전송 라인(730)을 통해 제 1 반도체 장치(710)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
신호 전송 라인(730)은 데이터 버스일 수 있고, 신호 전송 라인(730)을 통해 전송되는 신호는 데이터일 수 있다. 제 1 반도체 장치(710)의 전송 회로(712)는 제 1 반도체 장치(710)의 내부 데이터를 제 2 반도체 장치(720)로 전송하고, 수신 회로(713)는 제 2 반도체 장치(720)로부터 전송된 데이터를 수신할 수 있다. 제 2 반도체 장치(720)의 전송 회로(722)는 제 2 반도체 장치(720)의 내부 데이터를 제 1 반도체 장치(710)로 전송하고, 수신 회로(723)는 상기 제 1 반도체 장치(710)로부터 전송된 데이터를 수신할 수 있다. 제 1 및 제 2 반도체 장치(710, 720)는 직렬 통신을 수행할 수 있고, 신호 전송 라인(730)은 직렬 형태의 데이터를 전송할 수 있다. 제 1 및 제 2 반도체 장치(710, 720)는 큰 용량의 데이터를 빠르게 처리하기 위해 직렬 형태의 데이터를 병렬 형태의 내부 데이터로 변환하여 사용할 수 있다. 수신 회로(713, 723)는 직렬 형태의 데이터를 수신하여 병렬 형태의 데이터로 변환하기 위한 병렬화기(미도시)를 포함할 수 있다. 전송 회로(712, 722)는 병렬 형태의 내부 데이터를 직렬 형태의 데이터로 변환하기 위한 직렬화기(미도시)를 포함할 수 있다. 도 3 에 도시된 본 발명의 실시예에 따른 직렬화기(100)는 전송 회로(712, 722)의 직렬화기로 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 로직 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100: 직렬화기
110: 데이터 트리거 회로
120: 하이브리드 먹스 회로 130: 스테이틱 로직부
140: 다이나믹 로직부 160: 출력 드라이버
120: 하이브리드 먹스 회로 130: 스테이틱 로직부
140: 다이나믹 로직부 160: 출력 드라이버
Claims (20)
- 기 결정된 위상 차를 가지는 복수의 클럭에 따라 복수의 입력 데이터를 래치하여 복수의 정-정렬 데이터 및 복수의 부-정렬 데이터를 출력하는 데이터 트리거 회로;
상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 생성된 풀다운 제어 신호 및 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 생성된 풀업 제어 신호에 따라 선택적으로 구동되는 풀다운 신호 및 풀업 신호를 출력하는 하이브리드 먹스 회로; 및
상기 풀업 신호 및 상기 풀다운 신호에 대응되는 직렬 데이터를 출력하는 출력 드라이버
를 포함하는 직렬화기.
- 제 1 항에 있어서,
상기 하이브리드 먹스 회로는,
상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 상기 풀다운 제어 신호를 생성하고, 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 상기 풀업 제어 신호를 생성하는 스테이틱 로직부; 및
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 선택적으로 구동되는 상기 풀다운 신호 및 상기 풀업 신호를 출력하는 다이나믹 로직부
를 포함하는 직렬화기.
- 제 2 항에 있어서,
상기 스테이틱 로직부는,
상기 복수의 정-정렬 데이터가 모두 제 1 로직 레벨이 될 때 상기 풀다운 제어 신호를 상기 제 1 로직 레벨로 출력하고, 상기 복수의 부-정렬 데이터가 모두 상기 제 1 로직 레벨이 될 때 상기 풀업 제어 신호를 상기 제 1 로직 레벨로 출력하는 직렬화기.
- 제 2 항에 있어서,
상기 스테이틱 로직부는,
상기 복수의 정-정렬 데이터 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행하는 복수의 제 1 로직 게이트;
상기 제 1 로직 게이트의 출력들에 로직 노아 동작을 수행하여 상기 풀다운 제어 신호를 출력하는 제 2 로직 게이트;
상기 복수의 부-정렬 데이터 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행하는 복수의 제 3 로직 게이트; 및
상기 제 3 로직 게이트의 출력들에 로직 노아 동작을 수행하여 상기 풀업 제어 신호를 출력하는 제 4 로직 게이트
를 포함하는 직렬화기.
- 제 2 항에 있어서,
상기 다이나믹 로직부는,
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 제 1 출력 신호를 구동하는 제 1 구동 제어부;
상기 제 1 출력 출력을 반전 래치하여 상기 풀다운 신호를 출력하는 제 1 래치부;
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 제 2 출력 신호를 구동하는 제 2 구동 제어부; 및
상기 제 2 출력 출력을 반전 래치하여 상기 풀업 신호를 출력하는 제 2 래치부
를 포함하는 직렬화기.
- 제 5 항에 있어서,
상기 제 1 구동 제어부는,
전원 전압단과 상기 제 1 출력 신호가 출력되는 제 1 출력 노드 사이에 연결되어, 상기 풀다운 제어 신호를 게이트로 입력받는 제 1 풀업 트랜지스터; 및
접지 전압단과 상기 제 1 출력 노드 사이에 연결되어, 상기 풀업 제어 신호의 반전 신호를 게이트로 입력받는 제 1 풀다운 트랜지스터
를 포함하는 직렬화기.
- 제 5 항에 있어서,
상기 제 2 구동 제어부는,
전원 전압단과 상기 제 2 출력 신호가 출력되는 제 2 출력 노드 사이에 연결되어, 상기 풀업 제어 신호를 게이트로 입력받는 제 2 풀업 트랜지스터; 및
접지 전압단과 상기 제 2 출력 노드 사이에 연결되어, 상기 풀다운 제어 신호의 반전 신호를 게이트로 입력받는 제 2 풀다운 트랜지스터
를 포함하는 직렬화기.
- 제 1 항에 있어서,
상기 복수의 클럭들은 360°를 상기 복수의 입력 데이터의 개수로 나눈 위상 차를 가지며,
상기 데이터 트리거 회로는, 상기 복수의 클럭들 중 인접한 클럭들에 따라 상기 입력 데이터를 차동 증폭하여 상기 정-정렬 데이터 및 상기 부-정렬 데이터로 출력하는 직렬화기.
- 제 8 항에 있어서,
상기 데이터 트리거 회로는,
상기 인접한 클럭들이 기설정된 로직 레벨을 가지는 제 1 구간에서, 상기 입력 데이터를 차동 증폭하여 상기 정-정렬 데이터 및 상기 부-정렬 데이터로 출력하고,
상기 제 1 구간을 제외한 제 2 구간에서는, 상기 정-정렬 데이터 및 상기 부-정렬 데이터를 상기 제 1 로직 레벨로 프리차지시키는 직렬화기.
- 제 1 항에 있어서,
상기 데이터 트리거 회로는, 상기 복수 개의 입력 데이터에 대응하는 복수의 트리거부를 포함하며,
상기 트리거부 각각은,
제 1 클럭 및 제 2 클럭에 응답하여 해당 정-정렬 데이터가 출력되는 제 1 노드 및 해당 부-정렬 데이터가 출력되는 제 2 노드를 초기화하는 초기화부;
상기 제 1 클럭 및 상기 제 2 클럭에 응답하여 해당 입력 데이터를 입력받아 상기 제 1 노드 및 상기 제 2 노드의 전하를 방출하는 전하 방출부; 및
상기 제 1 노드 및 상기 제 2 노드의 로직 레벨에 따라 상기 제 1 노드 및 상기 제 2 노드에 전하를 선택적으로 공급하는 전하 공급부
를 포함하는 직렬화기.
- 제 10 항에 있어서,
상기 전하 방출부는,
상기 제 1 클럭 및 상기 제 2 클럭이 모두 기설정된 로직 레벨인 구간에서 상기 해당 입력 데이터의 로직 레벨에 따라 상기 제 1 노드 및 상기 제 2 노드의 전하를 선택적으로 방출하는 직렬화기.
- 제 1 반도체 장치; 및
전송 라인을 통해 상기 제 1 반도체 장치와 직렬 통신하는 제 2 반도체 장치를 포함하고,
상기 제 1 및 제 2 반도체 장치는 각각 병렬 내부 데이터를 직렬 데이터로 변환하기 위한 전송 회로를 포함하며, 상기 전송 회로는,
기 결정된 위상 차를 가지는 복수의 클럭에 따라 상기 내부 데이터를 래치하여 복수의 정-정렬 데이터 및 복수의 부-정렬 데이터를 출력하는 데이터 트리거 회로;
상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 생성된 풀다운 제어 신호 및 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 생성된 풀업 제어 신호에 따라 선택적으로 구동되는 풀다운 신호 및 풀업 신호를 출력하는 하이브리드 먹스 회로; 및
상기 풀업 신호 및 상기 풀다운 신호에 대응되는 상기 직렬 데이터를 출력하는 출력 드라이버
를 포함하는 반도체 시스템.
- 제 12 항에 있어서,
상기 하이브리드 먹스 회로는,
상기 복수의 정-정렬 데이터의 입력 로딩을 제거하여 상기 풀다운 제어 신호를 생성하고, 상기 복수의 부-정렬 데이터의 입력 로딩을 제거하여 상기 풀업 제어 신호를 생성하는 스테이틱 로직부; 및
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 선택적으로 구동되는 상기 풀다운 신호 및 상기 풀업 신호를 출력하는 다이나믹 로직부
를 포함하는 반도체 시스템.
- 제 13 항에 있어서,
상기 스테이틱 로직부는,
상기 복수의 정-정렬 데이터 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행하는 복수의 제 1 로직 게이트;
상기 제 1 로직 게이트의 출력들에 로직 노아 동작을 수행하여 상기 풀다운 제어 신호를 출력하는 제 2 로직 게이트;
상기 복수의 부-정렬 데이터 중 인접한 두 개의 데이터에 로직 낸드 동작을 수행하는 복수의 제 3 로직 게이트; 및
상기 제 3 로직 게이트의 출력들에 로직 노아 동작을 수행하여 상기 풀업 제어 신호를 출력하는 제 4 로직 게이트
를 포함하는 반도체 시스템.
- 제 13 항에 있어서,
상기 다이나믹 로직부는,
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 제 1 출력 신호를 구동하는 제 1 구동 제어부;
상기 제 1 출력 신호을 반전 래치하여 상기 풀다운 신호를 출력하는 제 1 래치부;
상기 풀다운 제어 신호 및 상기 풀업 제어 신호에 따라 제 2 출력 신호를 구동하는 제 2 구동 제어부; 및
상기 제 2 출력 신호를 반전 래치하여 상기 풀업 신호를 출력하는 제 2 래치부
를 포함하는 반도체 시스템.
- 제 15 항에 있어서,
상기 제 1 구동 제어부는,
전원 전압단과 상기 제 1 출력 신호가 출력되는 제 1 출력 노드 사이에 연결되어, 상기 풀다운 제어 신호를 게이트로 입력받는 제 1 풀업 트랜지스터; 및
접지 전압단과 상기 제 1 출력 노드 사이에 연결되어, 상기 풀업 제어 신호의 반전 신호를 게이트로 입력받는 제 1 풀다운 트랜지스터
를 포함하는 반도체 시스템.
- 제 15 항에 있어서,
상기 제 2 구동 제어부는,
전원 전압단과 상기 제 2 출력 신호가 출력되는 제 2 출력 노드 사이에 연결되어, 상기 풀업 제어 신호를 게이트로 입력받는 제 2 풀업 트랜지스터; 및
접지 전압단과 상기 제 2 출력 노드 사이에 연결되어, 상기 풀다운 제어 신호의 반전 신호를 게이트로 입력받는 제 2 풀다운 트랜지스터
를 포함하는 반도체 시스템.
- 제 12 항에 있어서,
상기 복수의 클럭들은 360°를 상기 복수의 내부 데이터의 개수로 나눈 위상 차를 가지며,
상기 데이터 트리거 회로는, 상기 복수의 클럭들 중 인접한 클럭들에 따라 상기 내부 데이터를 차동 증폭하여 상기 정-정렬 데이터 및 상기 부-정렬 데이터로 출력하는 반도체 시스템.
- 제 18 항에 있어서,
상기 데이터 트리거 회로는,
상기 인접한 클럭들이 기설정된 로직 레벨을 가지는 제 1 구간에서, 상기 내부 데이터를 차동 증폭하여 상기 정-정렬 데이터 및 상기 부-정렬 데이터로 출력하고,
상기 제 1 구간을 제외한 제 2 구간에서는, 상기 정-정렬 데이터 및 상기 부-정렬 데이터를 상기 제 1 로직 레벨로 프리차지시키는 반도체 시스템.
- 제 19 항에 있어서,
상기 데이터 트리거 회로는, 상기 복수 개의 내부 데이터에 대응하는 복수의 트리거부를 포함하며,
상기 트리거부 각각은,
제 1 클럭 및 제 2 클럭에 응답하여 해당 정-정렬 데이터가 출력되는 제 1 노드 및 해당 부-정렬 데이터가 출력되는 제 2 노드를 초기화하는 초기화부;
상기 제 1 클럭 및 상기 제 2 클럭에 응답하여 해당 내부 데이터를 입력받아 상기 제 1 노드 및 상기 제 2 노드의 전하를 방출하는 전하 방출부; 및
상기 제 1 노드 및 상기 제 2 노드의 로직 레벨에 따라 상기 제 1 노드 및 상기 제 2 노드에 전하를 선택적으로 공급하는 전하 공급부
를 포함하는 반도체 시스템.
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