KR20210145351A - 멀티비트 데이터를 송신하는 송신기 - Google Patents

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KR20210145351A
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김수환
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Abstract

본 기술에 의한 송신기는 멀티비트 데이터와 풀업 제어 신호 및 풀다운 제어 신호에 의해 풀업 또는 풀다운 경로의 출력 임피던스를 조절하여 출력 노드에 연결된 채널을 구동하는 구동 회로, 멀티비트 데이터 또는 멀티비트 데이터를 복제한 복제 멀티비트 데이터와 캘리브레이션 신호에 따라 풀업 제어 신호 및 풀다운 제어 신호를 생성하는 구동 제어 회로 및 캘리브레이션 신호를 저장하는 룩업 테이블을 포함한다.

Description

멀티비트 데이터를 송신하는 송신기{TRANSMITTER FOR TRANSMITTING MULTI-BIT DATA}
본 발명은 멀티비트 데이터를 송신하는 송신기에 관한 것이다.
고속의 데이터 송신을 위해서 멀티비트 데이터를 송신하는 기술이 사용되고 있다.
예를 들어 PAM-4 (Four-level Pulse Amplitude Modulation) 신호는 2비트 데이터에 대응하는 신호로서 4개의 레벨을 가지는 멀티레벨 신호이다.
도 1은 PAM-2 신호와 PAM-4 신호를 비교하여 나타낸 것이다.
PAM-2 신호는 일반적인 이진 신호로서 신호 사이의 간격이 충분히 넓다.
그러나 PAM-4와 같은 멀티비트 레벨 신호는 수직 방향으로 신호 사이의 간격이 좁아지므로 노이즈에 취약하다.
멀티비트 데이터를 송신하는 경우 데이터에 따라 출력 전압이 달라지고 이에 따라 도 2에 도시된 바와 같이 아이(eye) 다이어그램에서 신호의 레벨이 균등하게 배치되지 못하여 송신기의 선형성을 저하시키는 문제가 있다.
US 10128842 B1 US 20190215202 A1
본 기술은 선형성이 향상된 멀티비트 데이터 송신기를 제공한다.
본 발명의 일 실시예에 의한 송신기는 멀티비트 데이터와 풀업 제어 신호 및 풀다운 제어 신호에 의해 풀업 또는 풀다운 경로의 출력 임피던스를 조절하여 출력 노드에 연결된 채널을 구동하는 구동 회로, 멀티비트 데이터 또는 멀티비트 데이터를 복제한 복제 멀티비트 데이터와 캘리브레이션 신호에 따라 풀업 제어 신호 및 풀다운 제어 신호를 생성하는 구동 제어 회로 및 캘리브레이션 신호를 저장하는 룩업 테이블을 포함한다.
본 발명의 일 실시예에 의한 송신기는 멀티비트 데이터에 따라 출력 전압의 레벨을 일정한 간격으로 조절할 수 있다.
도 1은 PAM-4 신호를 설명하는 그래프.
도 2는 종래 기술의 문제를 나타내는 그래프.
도 3은 본 발명의 일 실시예에 의한 송신기를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 데이터 변환 회로의 동작을 설명하는 도면.
도 5는 본 발명의 일 실시예에 의한 제 1 직렬화 회로를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 제 2 직렬화 회로를 나타내는 블록도.
도 7은 본 발명의 일 실시예에 의한 구동 회로를 나타내는 블록도.
도 8은 본 발명의 일 실시예에 의한 제 1 구동 회로 슬라이스를 나타내는 회로도.
도 9는 본 발명의 일 실시예에 의한 제 2 구동 회로 슬라이스를 나타내는 회로도.
도 10은 본 발명의 일 실시예에 의한 구동 제어 회로를 나타내는 회로도.
도 11은 본 발명의 일 실시예에 의한 룩업 테이블을 나타낸 도면
도 12 내지 도 15는 캘리브레이션 동작을 설명하는 도면.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 3은 본 발명의 일 실시예에 의한 송신기를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 송신기는 데이터 변환 회로(10), 제 1 직렬화 회로(210), 제 2 직렬화 회로(220), 구동 회로(100), 구동 제어 회로(300), 룩업 테이블(400)을 포함한다.
데이터 변환 회로(10)는 입력 데이터를 일정한 형태로 변환한다.
본 실시예에서 데이터 변환 회로(10)는 8비트 병렬 데이터를 입력받아 이를 4비트의 상위 병렬 데이터(MSB<3:0>)와 4비트의 하위 병렬 데이터(LSB<3:0>)로 변환하여 출력한다.
도 4는 본 발명의 일 실시예에 의한 데이터 변환 회로(10)의 동작을 설명하는 도면이다.
(A)는 상위 병렬 데이터의 구조를 나타내고, (B)는 하위 병렬 데이터의 구조를 나타낸다.
도 4에서 점선 부분은 D0에서 D7까지의 8개의 병렬 데이터를 이용하여 생성된 4비트의 상위 병렬 데이터(MSB<3:0>)와 4비트의 하위 병렬 데이터(LSB<3:0>)를 나타낸다.
하위 병렬 데이터(LSB<3:0>)의 0번 비트부터 3번 비트까지는 4개의 데이터 D0, D2, D4, D6이 대응한다.
상위 병렬 데이터(MSB<3:0>)의 0번 비트부터 3번 비트까지는 4개의 데이터 D1, D3, D5, D7이 대응한다.
D8에서 D15까지의 8개의 병렬 데이터, D16에서 D23까지의 8개의 병렬 데이터, D24에서 D31까지의 8개의 병렬 데이터를 이용하여 상위 병렬 데이터, 하위 병렬 데이터를 같은 방식으로 생성할 수 있다.
도 3으로 돌아가 제 1 직렬화 회로(210)는 상위 병렬 데이터(MSB<3:0>)와 하위 병렬 데이터(LSB<3:0>)를 직렬화하여 상위 비트 신호(MSB)와 하위 비트 신호(LSB)를 출력하고, 제 2 직렬화 회로(220)는 상위 병렬 데이터(MSB<3:0>)와 하위 병렬 데이터(LSB<3:0>)를 직렬화하여 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)를 출력한다.
도 5는 본 발명의 일 실시예에 의한 제 1 직렬화 회로(210)를 나타내는 블록도이다.
제 1 직렬화 회로(210)는 제 1 직렬화기(211)와 제 2 직렬화기(212)를 포함한다.
제 1 직렬화기(211)는 상위 병렬 데이터(MSB<3:0>)를 직렬화하여 상위 비트 신호(MSB)를 출력하고, 제 2 직렬화기(212)는 하위 병렬 데이터(LSB<3:0>)를 직렬화하여 하위 비트 신호(LSB)를 출력한다.
도 4를 참조하면 예를 들어 제 1 직렬화 회로(210)에서 출력되는 상위 비트 신호와 하위 비트 신호의 쌍은 (D1, D0), (D3, D2), (D5, D4), (D7, D6)와 같다.
도 6은 본 발명의 일 실시예에 의한 제 2 직렬화 회로(220)를 나타내는 블록도이다.
제 2 직렬화 회로(220)는 제 3 직렬화기(221)와 제 4 직렬화기(222)를 포함한다.
제 3 직렬화기(221)는 상위 병렬 데이터(MSB<3:0>)를 직렬화하여 복제 상위 비트 신호(RMSB)를 출력하고, 제 4 직렬화기(222)는 하위 병렬 데이터(LSB<3:0>)를 직렬화하여 복제 하위 비트 신호(RLSB)를 출력한다.
도 4를 참조하면 예를 들어 제 2 직렬화 회로(220)에서 출력되는 복제 상위 비트 신호와 복제 하위 비트 신호의 쌍은 (D1, D0), (D3, D2), (D5, D4), (D7, D6)와 같다.
복제 상위 비트 신호(RMSB)는 상위 비트 신호(MSB)를 복제한 신호이고 복제 하위 비트 신호(RLSB)는 하위 비트 신호(LSB)를 복제한 신호이다.
도 7은 본 발명의 일 실시예에 의한 구동 회로(100)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 구동 회로(100)는 출력 노드(NO)에 연결된 채널을 구동한다.
본 발명의 일 실시예에 의한 구동 회로(100)는 제 1 구동 회로(110)와 제 2 구동 회로(120)를 포함한다.
제 1 구동 회로(110)는 상위 비트 신호(MSB)를 구동하여 출력 신호(OUT)를 제공하고, 제 2 구동 회로(120)는 하위 비트 신호(LSB)를 구동하여 출력 신호(OUT)를 제공한다.
제 1 구동 회로(110)와 제 2 구동 회로(120)의 출력은 출력 노드(NO)에서 공통 연결된다.
제 1 구동 회로(110)와 제 2 구동 회로(120)는 각각 풀업 제어 신호(PU) 및 풀다운 제어 신호(PD)에 따라 출력 임피던스가 제어된다.
제 1 구동 회로(110)는 동일한 구조를 가지고 서로 병렬 연결되는 다수의 제 1 구동 회로 슬라이스(110-1 ~ 110-20)를 포함하고, 제 2 구동 회로(120)는 동일한 구조를 가지고 서로 병렬 연결되는 다수의 제 2 구동 회로 슬라이스(120-1 ~ 120-10)를 포함한다.
본 실시예에서 제 1 구동 회로 슬라이스의 개수는 20개이고 제 2 구동 회로 슬라이스의 개수는 10개이나 각각의 개수는 실시예에 따라 달라질 수 있다.
도 8은 본 발명의 일 실시예에 의한 제 1 구동 회로 슬라이스(110-1)를 나타내는 회로도이다.
제 1 구동 회로 슬라이스(110-1)는 상위 비트 신호(MSB)가 게이트에 인가되는 제 1 PMOS 트랜지스터(MP)와 제 1 NMOS 트랜지스터(MN)를 포함한다.
제 1 PMOS 트랜지스터(MP)의 소스는 제 1 전원(VDDQ)에 연결되고 드레인은 제 1 노드(N1)에 연결된다.
제 1 NMOS 트랜지스터(MN)의 소스는 제 2 전원(VSSQ)에 연결되고 드레인은 제 2 노드(N2)에 연결된다.
제 1 구동 회로 슬라이스(110-1)는 제 1 조정 회로(111)와 제 2 조정 회로(112)를 더 포함한다.
제 1 조정 회로(111)는 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결되고, 제 2 조정 회로(112)는 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결된다.
제 1 조정 회로(111)는 제 1 노드(N1)와 제 3 노드(N3)에 병렬로 연결된 다수의 PMOS 트랜지스터(MCP0 ~ MCP4)를 포함하며 이들의 게이트에는 풀업 제어 신호(PU)의 대응하는 비트가 인가된다.
제 2 조정 회로(112)는 제 2 노드(N2)와 제 3 노드(N3)에 병렬로 연결된 다수의 NMOS 트랜지스터(MCN0 ~ MCN4)를 포함하며 이들의 게이트에는 풀다운 제어 신호(PD)의 대응하는 비트가 인가된다.
풀업 제어 신호(PU)는 제 1 노드(N1)와 제 2 노드(N3) 사이의 임피던스 조절하고 풀다운 제어 신호(PD)는 제 2 노드(N2)와 제 3 노드(N3) 사이의 임피던스를 조절할 수 있다.
즉 제 1 구동 회로 슬라이스(110-1)는 상위 비트 신호(MSB)에 따라 출력 노드(NO)를 구동하되, 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)에 따라 출력 노드(NO)의 출력 임피던스가 제어될 수 있으며 이에 따라 출력 신호(OUT)의 레벨을 일정하게 조절할 수 있다.
제 1 구동 회로 슬라이스(110-1)는 제 3 노드(N3)와 출력 노드(NO) 사이에 제 1 저항(R1)을 더 포함할 수 있다.
제 1 저항(R1)이 더 포함되는 경우 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)의 변화에 따라 제 1 구동 회로 슬라이스(110-1)의 출력 임피던스의 선형성이 악화되는 것을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 의한 제 2 구동 회로 슬라이스(120-1)를 나타내는 회로도이다.
제 2 구동 회로 슬라이스(120-1)는 하위 비트 신호(LSB)가 게이트에 인가되는 제 2 PMOS 트랜지스터(LP)와 제 2 NMOS 트랜지스터(LN)를 포함한다.
제 2 PMOS 트랜지스터(LP)의 소스는 제 1 전원(VDDQ)에 연결되고 드레인은 제 4 노드(N4)에 연결된다.
제 2 NMOS 트랜지스터(LN)의 소스는 제 2 전원(VSSQ)에 연결되고 드레인은 제 5 노드(N5)에 연결된다.
제 2 구동 회로 슬라이스(120-1)는 제 3 조정 회로(121)와 제 4 조정 회로(122)를 더 포함한다.
제 3 조정 회로(121)는 제 4 노드(N4)와 제 6 노드(N6) 사이에 연결되고, 제 4 조정 회로(122)는 제 5 노드(N5)와 제 6 노드(N6) 사이에 연결된다.
제 3 조정 회로(121)는 제 4 노드(N4)와 제 6 노드(N6)에 병렬로 연결된 다수의 PMOS 트랜지스터(LCP0 ~ LCP4)를 포함하며 이들의 게이트에는 풀업 제어 신호(PU)의 대응하는 비트가 인가된다.
제 4 조정 회로(122)는 제 5 노드(N5)와 제 6 노드(N6)에 병렬로 연결된 다수의 NMOS 트랜지스터(LCN0 ~ LCN4)를 포함하며 이들의 게이트에는 풀다운 제어 신호(PD)의 대응하는 비트가 인가된다.
풀업 제어 신호(PU)는 제 4 노드(N4)와 제 6 노드(N6) 사이의 저항을 조절하고 풀다운 제어 신호(PD)는 제 5 노드(N5)와 제 6 노드(N6) 사이의 저항을 조절할 수 있다.
즉 제 2 구동 회로 슬라이스(120-1)는 하위 비트 신호(LSB)에 따라 출력 노드(NO)를 구동하되, 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)에 따라 출력 노드(NO)의 출력 임피던스가 제어될 수 있으며 이에 따라 출력 신호(OUT)의 레벨을 일정하게 조절할 수 있다.
제 2 구동 회로 슬라이스(120-1)는 제 6 노드(N6)와 출력 노드(NO) 사이에 제 2 저항(R2)을 더 포함할 수 있다.
제 2 저항(R2)이 더 포함되는 경우 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)의 변화에 따라 제 2 구동 회로(120)의 출력 임피던스의 선형성이 악화되는 것을 억제할 수 있다.
본 실시예에서 제 1 구동 회로 슬라이스(110-1, 110-20)와 제 2 구동 회로 슬라이스(120-1 ~ 120-10)의 출력은 출력 노드(NO)에 공통 연결된다.
구동 회로(100)에서 제공되는 출력 신호(OUT)의 레벨은 상위 비트 신호(MSB)와 하위 비트 신호(LSB)에 따라 결정된다.
이때 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)에 따라 출력 신호(OUT)의 레벨이 조절되어 출력 신호(OUT)의 레벨 사이의 간격이 일정하게 설정될 수 있다.
도 3으로 돌아가 구동 제어 회로(300)는 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)에 따라 룩업 테이블(400)을 참조하여 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)를 출력한다.
복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)는 상위 비트 신호(MSB)와 하위 비트 신호(LSB)와 실질적으로 동일한 신호이다.
이에 따라 구동 제어 회로(300)는 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB) 대신에 상위 비트 신호(MSB)와 하위 비트 신호(LSB)를 제공받을 수도 있다.
다만 이 경우 로딩 효과로 인하여 구동 회로(100)에 제공되는 상위 비트 신호(MSB)와 하위 비트 신호(LSB)에 열화가 발생할 수 있다.
신호에 열화가 발생하는 경우 구동 제어 회로(300)에서는 상위 비트 신호(MSB)와 하위 비트 신호(LSB)를 복제하는 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)를 사용하는 것이 유리할 수 있다.
도 10은 본 발명의 일 실시예에 의한 구동 제어 회로(300)를 나타내는 회로도이다.
구동 제어 회로(300)는 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)를 출력하는 다수의 제 1 선택 회로(310 ~ 314)와 다수의 제 2 선택 회로(320 ~ 324)를 포함한다.
다수의 제 1 선택 회로와 다수의 제 2 선택 회로 각각은 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)에 따라 룩업 테이블로부터 제공된 다수의 신호 중 하나를 선택하여 출력한다.
예를 들어 제 1 선택 회로(310)는 복제 상위 비트 신호(RMSB)와 복제 하위 비트 신호(RLSB)에 따라 룩업 테이블(400)로부터 제공된 4개의 신호(PU0<0>, PU1<0>, PU2<0>, PU3<0>) 중 하나를 선택하여 풀업 제어 신호의 0번 비트에 대응하는 신호(PU<0>)로서 출력한다.
나머지 제 1 선택 회로(311 - 314) 및 제 2 선택 회로(320 - 324)는 각각 유사한 형태로 동작하여 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)의 대응하는 비트의 신호를 생성한다.
도 11은 본 발명의 일 실시예에 의한 룩업 테이블(400)을 나타낸 도면이다.
룩업 테이블(400)은 도 11과 같이 구동 제어 회로(300)의 다수의 제 1 선택 회로와 제 2 선택 회로의 입력으로 제공되는 신호들을 저장한다.
룩업 테이블(400)에 저장되어 다수의 제 1 선택 회로와 제 2 선택 회로의 입력으로 제공되는 신호를 캘리브레이션 신호로 지칭할 수 있다.
룩업 테이블(400)에 저장되는 캘리브레이션 신호는 캘리브레이션 동작을 통해 결정될 수 있다.
도 12 내지 도 15는 캘리브레이션 동작을 설명하는 회로도이다.
도 12 내지 도 15에서 좌측의 박스는 제 1 구동 회로(110)에 대응하고, 우측의 박스는 제 2 구동 회로(120)에 대응한다.
전술한 바와 같이 제 1 구동 회로(110)와 제 2 구동 회로(120)는 출력 노드(NO)에 공통 연결된다.
좌측 박스 내의 저항 중 제 1 전원(VDDQ)에 연결된 저항은 제 1 드라이버 슬라이스(110-1)에서 제 1 PMOS 트랜지스터(MP)가 턴온되는 경우 즉 MSB = 0인 경우의 출력 임피던스에 대응한다. 이를 제 11 등가 저항(R11)으로 표시한다.
좌측 박스 내의 저항 중 제 2 전원(VSSQ)에 연결된 저항은 제 1 드라이버 슬라이스(110-1)에서 제 1 NMOS 트랜지스터(MN)가 턴온되는 경우 즉 MSB = 1인 경우의 출력 임피던스에 대응한다. 이를 제 12 등가 저항(R12)으로 표시한다.
본 실시예에서 출력 임피던스는 제 1 저항(R1)을 함께 고려한 값이다.
우측 박스 내의 저항 중 제 1 전원(VDDQ)에 연결된 저항은 제 2 드라이버 슬라이스(120-1)에서 제 2 PMOS 트랜지스터(LP)가 턴온되는 경우 즉 LSB = 0인 경우의 출력 임피던스에 대응한다. 이를 제 21 등가 저항(R21)으로 표시한다.
우측 박스 내의 저항 중 제 2 전원(VSSQ)에 연결된 저항은 제 2 드라이버 슬라이스(120-1)에서 제 2 NMOS 트랜지스터(LN)가 턴온되는 경우 즉 LSB = 1인 경우의 출력 임피던스에 대응한다. 이를 제 22 등가 저항(R22)으로 표시한다.
본 실시예에서 출력 임피던스는 제 2 저항(R2)을 함께 고려한 값이다.
또한 저항 옆에 표시된 숫자는 제 1 전원(VDDQ) 또는 제 2 전원(VSSQ)과 출력 노드(NO) 사이에 연결된 등가 저항의 개수를 표시한다.
도 12 내지 도 15에서 출력 노드(NO)에 연결된 종단 저항(RT)을 함께 표시하였다.
도 12는 MSB = 1, LSB = 1인 경우에 대응한다.
이때 제 1 PMOS 트랜지스터(MP)와 제 2 PMOS 트랜지스터(LP)가 턴온프되고 제 1 NMOS 트랜지스터(MN)와 제 2 NMOS 트랜지스터(LN)가 턴온된다.
이에 따라 제 11 등가 저항(R11)과 제 21 등가 저항(R21)은 출력 노드(NO)에 연결되지 않고 제 12 등가 저항(R12) 20개와 제 22 등가 저항(R22) 10개만 출력 노드(NO)에 연결된다.
이때 출력 신호(OUT)의 전압은 제 12 등가 저항(R12), 제 22 등가 저항(R22)의 크기에 관계없이 제 2 전원(VSSQ)의 전압과 동일하게 된다.
도 13은 MSB = 0, LSB = 0인 경우에 대응한다.
이때 제 1 PMOS 트랜지스터(MP)와 제 2 PMOS 트랜지스터(LP)가 턴온되고 제 1 NMOS 트랜지스터(MN)와 제 2 NMOS 트랜지스터(LN)가 턴오프된다.
이에 따라 제 12 등가 저항(R12)과 제 22 등가 저항(R22)은 출력 노드(NO)에 연결되지 않고 제 11 등가 저항(R11) 20개와 제 21 등가 저항(R21) 10개만 출력 노드(NO)에 연결된다.
본 실시예에서는 이에 대응하는 출력 신호(OUT)의 전압이 제 1 전원(VDDQ)의 0.5배에 해당하도록 설정된다.
도 14는 MSB = 1, LSB = 0인 경우에 대응한다.
이때 제 1 NMOS 트랜지스터(MN)와 제 2 PMOS 트랜지스터(LP)가 턴온되고 제 1 PMOS 트랜지스터(MP)와 제 2 NMOS 트랜지스터(LN)가 턴오프된다.
이에 따라 제 11 등가 저항(R11)과 제 22 등가 저항(R22)은 출력 노드(NO)에 연결되지 않고 제 12 등가 저항(R12) 20개와 제 21 등가 저항(R21) 10개만 출력 노드(NO)에 연결된다.
본 실시예에서는 이에 대응하는 출력 신호(OUT)의 전압이 제 1 전원(VDDQ)의 0.167배에 해당하도록 설정된다.
도 15는 MSB = 0, LSB = 1인 경우에 대응한다.
이때 제 1 PMOS 트랜지스터(MP)와 제 2 NMOS 트랜지스터(LN)가 턴온되고 제 1 NMOS 트랜지스터(MN)와 제 2 PMOS 트랜지스터(LP)가 턴오프된다.
이에 따라 제 12 등가 저항(R12)과 제 21 등가 저항(R21)은 출력 노드(NO)에 연결되지 않고 제 11 등가 저항(R11) 20개와 제 22 등가 저항(R22) 10개만 출력 노드(NO)에 연결된다.
본 실시예에서는 이에 대응하는 출력 신호(OUT)의 전압이 제 1 전원(VDDQ)의 0.333배에 해당하는 전압을 가지도록 설정된다.
도 12 내지 도 15와 같이 캘리브레이션 신호를 결정할 수 있는 조건이 주어지면 캘리브레이션 신호는 실험과 계산을 통해 통상의 기술자가 도출할 수 있는 것이므로 이에 대한 구체적인 설명은 생략한다.
이와 같이 결정된 캘리브레이션 신호를 도 12와 같이 룩업 테이블(400)에 저장할 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: 데이터 변환 회로
100: 구동 회로
110: 제 1 구동 회로
110-1: 제 1 구동 회로 슬라이스
120: 제 2 구동 회로
120-1: 제 2 구동 회로 슬라이스
210: 제 1 직렬화 회로
211: 제 1 직렬화기
212: 제 2 직렬화기
220: 제 2 직렬화 회로
221: 제 3 직렬화기
222: 제 4 직렬화기
300: 구동 제어 회로
400: 룩업 테이블

Claims (20)

  1. 멀티비트 데이터와 풀업 제어 신호 및 풀다운 제어 신호에 의해 풀업 또는 풀다운 경로의 출력 임피던스를 조절하여 출력 노드에 연결된 채널을 구동하는 구동 회로;
    상기 멀티비트 데이터 또는 상기 멀티비트 데이터를 복제한 복제 멀티비트 데이터와 캘리브레이션 신호에 따라 상기 풀업 제어 신호 및 풀다운 제어 신호를 생성하는 구동 제어 회로 및
    상기 캘리브레이션 신호를 저장하는 룩업 테이블;
    을 포함하는 송신기.
  2. 청구항 1에 있어서, 상기 구동 회로는
    상기 멀티비트 데이터 중 상위 비트 신호를 구동하는 제 1 구동 회로; 및
    상기 멀티비트 데이터 중 하위 비트 신호를 구동하는 제 2 구동 회로;
    를 포함하되,
    상기 제 1 구동 회로 및 상기 제 2 구동 회로는 상기 출력 노드에 공통 연결되는 송신기.
  3. 청구항 2에 있어서, 상기 제 1 구동 회로는 각각 상기 상위 비트 신호를 구동하고 상기 출력 노드에 공통 연결되는 다수의 제 1 구동 회로 슬라이스를 포함하고, 상기 제 2 구동 회로는 각각 상기 하위 비트 신호를 구동하고 상기 출력 노드에 공통 연결되는 다수의 제 2 구동 회로 슬라이스를 포함하는 송신기.
  4. 청구항 3에 있어서, 상기 제 1 구동 회로 슬라이스와 상기 제 2 구동 회로 슬라이스의 개수비는 2:1인 송신기.
  5. 청구항 3에 있어서, 상기 제 1 구동 회로 슬라이스는
    상기 상위 비트 신호가 게이트에 인가되고 제 1 전원에 드레인이 연결되고 제 1 노드에 소스가 연결되는 제 1 PMOS 트랜지스터;
    상기 상위 비트 신호가 게이트에 인가되고 제 2 전원에 드레인이 연결되고 제 2 노드에 소스가 연결되는 제 1 NMOS 트랜지스터;
    상기 출력 노드에 연결되는 제 3 노드와 상기 제 1 노드 사이에 연결되고 상기 풀업 제어 신호에 의해 임피던스를 조절하는 제 1 조정 회로; 및
    상기 제 2 노드와 상기 제 3 노드 사이에 연결되고 상기 풀다운 제어 신호에 의해 임피던스를 조절하는 제 2 조정 회로;
    를 포함하는 송신기.
  6. 청구항 5에 있어서, 상기 제 1 구동 회로 슬라이스는 상기 제 3 노드와 상기 출력 노드 사이에 연결된 제 1 저항을 더 포함하는 송신기.
  7. 청구항 3에 있어서, 상기 제 2 구동 회로 슬라이스는
    상기 하위 비트 신호가 게이트에 인가되고 제 1 전원에 드레인이 연결되고 제 4 노드에 소스가 연결되는 제 2 PMOS 트랜지스터;
    상기 하위 비트 신호가 게이트에 인가되고 제 2 전원에 드레인이 연결되고 제 5 노드에 소스가 연결되는 제 2 NMOS 트랜지스터;
    상기 출력 노드에 연결되는 제 6 노드와 상기 제 4 노드 사이에 연결되고 상기 풀업 제어 신호에 의해 임피던스를 조절하는 제 3 조정 회로; 및
    상기 제 5 노드와 상기 제 6 노드 사이에 연결되고 상기 풀다운 제어 신호에 의해 임피던스를 조절하는 제 4 조정 회로;
    를 포함하는 송신기.
  8. 청구항 7에 있어서, 상기 제 2 구동 회로 슬라이스는 상기 제 6 노드와 상기 출력 노드 사이에 연결된 제 2 저항을 더 포함하는 송신기.
  9. 청구항 2에 있어서, 상기 구동 제어 회로는 다수의 제 1 선택 회로 및 다수의 제 2 선택 회로를 포함하되,
    상기 다수의 제 1 선택 회로 각각은 상기 멀티비트 데이터 또는 상기 복제 멀티비트 데이터에 따라 상기 캘리브레이션 신호 중 대응하는 신호를 선택하여 상기 풀업 제어 신호 중 대응하는 비트를 생성하고,
    상기 다수의 제 2 선택 회로 각각은 상기 멀티비트 데이터 또는 상기 복제 멀티비트 데이터에 따라 상기 캘리브레이션 신호 중 대응하는 신호를 선택하여 상기 풀다운 제어 신호 중 대응하는 비트를 생성하는 송신기.
  10. 청구항 1에 있어서,
    입력된 데이터로부터 병렬 데이터를 생성하는 데이터 변환 회로; 및
    상기 병렬 데이터를 직렬화하여 상기 멀티비트 데이터를 생성하는 제 1 직렬화 회로
    를 더 포함하는 송신기.
  11. 청구항 10에 있어서, 상기 제 1 직렬화 회로는
    상기 병렬 데이터로부터 직렬화된 상위 비트 신호를 출력하는 제 1 직렬화기; 및
    상기 병렬 데이터로부터 직렬화된 하위 비트 신호를 출력하는 제 2 직렬화 회로
    를 포함하는 송신기.
  12. 청구항 10에 있어서,
    상기 병렬 데이터를 직렬화하여 상기 복제 멀티비트 데이터를 생성하는 제 2 직렬화 회로를 더 포함하는 송신기.
  13. 청구항 12에 있어서, 상기 제 2 직렬화 회로는
    상기 병렬 데이터로부터 직렬화된 복제 상위 비트 신호를 출력하는 제 3 직렬화기; 및
    상기 병렬 데이터로부터 직렬화된 복제 하위 비트 신호를 출력하는 제 4 직렬화기
    를 포함하는 송신기.
  14. 멀티비트 데이터와 풀업 제어 신호 및 풀다운 제어 신호에 의해 풀업 또는 풀다운 경로의 출력 임피던스를 조절하여 출력 노드에 연결된 채널을 구동하는 구동 회로;
    복제 멀티비트 데이터와 캘리브레이션 신호에 따라 상기 풀업 제어 신호 및 풀다운 제어 신호를 생성하는 구동 제어 회로;
    입력된 데이터로부터 병렬 데이터를 생성하는 데이터 변환 회로; 및
    상기 병렬 데이터를 직렬화하여 상기 멀티비트 데이터와 상기 복제 멀티비트 데이터를 생성하는 직렬화 회로
    를 포함하는 송신기.
  15. 청구항 14에 있어서, 상기 캘리브레이션 신호를 저장하는 룩업 테이블을 더 포함하는 송신기.
  16. 청구항 14에 있어서, 상기 직렬화 회로는 상기 병렬 데이터를 직렬화하여 상기 멀티비트 데이터를 생성하는 제 1 직렬화 회로; 및 상기 병렬 데이터를 직렬화하여 상기 복제 멀티비트 데이터를 생성하는 제 2 직렬화 회로를 포함하는 송신기.
  17. 청구항 16에 있어서, 상기 제 1 직렬화 회로는 상기 병렬 데이터로부터 직렬화된 상위 비트 신호를 출력하는 제 1 직렬화기; 및 상기 병렬 데이터로부터 직렬화된 하위 비트 신호를 출력하는 제 2 직렬화 회로를 포함하고, 상기 제 2 직렬화 회로는 상기 병렬 데이터로부터 직렬화된 복제 상위 비트 신호를 출력하는 제 3 직렬화기; 및 상기 병렬 데이터로부터 직렬화된 복제 하위 비트 신호를 출력하는 제 4 직렬화기를 포함하는 송신기.
  18. 청구항 14에 있어서, 상기 구동 회로는 상기 멀티비트 데이터 중 상위 비트 신호를 구동하는 제 1 구동 회로; 및 상기 멀티비트 데이터 중 하위 비트 신호를 구동하는 제 2 구동 회로를 포함하되, 상기 제 1 구동 회로 및 상기 제 2 구동 회로는 상기 출력 노드에 공통 연결되는 송신기.
  19. 청구항 18에 있어서, 상기 제 1 구동 회로는 각각 상기 상위 비트 신호를 구동하고 상기 출력 노드에 공통 연결되는 다수의 제 1 구동 회로 슬라이스를 포함하고, 상기 제 2 구동 회로는 각각 상기 하위 비트 신호를 구동하고 상기 출력 노드에 공통 연결되는 다수의 제 2 구동 회로 슬라이스를 포함하는 송신기.
  20. 청구항 18에 있어서, 상기 구동 제어 회로는 다수의 제 1 선택 회로 및 다수의 제 2 선택 회로를 포함하되,
    상기 다수의 제 1 선택 회로 각각은 상기 복제 멀티비트 데이터에 따라 상기 캘리브레이션 신호 중 대응하는 신호를 선택하여 상기 풀업 제어 신호 중 대응하는 비트를 생성하고,
    상기 다수의 제 2 선택 회로 각각은 상기 복제 멀티비트 데이터에 따라 상기 캘리브레이션 신호 중 대응하는 신호를 선택하여 상기 풀다운 제어 신호 중 대응하는 비트를 생성하는 송신기.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
US20190215202A1 (en) 2017-08-07 2019-07-11 Micron Technology, Inc. Uniformity between levels of a multi-level signal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4772336B2 (ja) * 2004-02-27 2011-09-14 ローム株式会社 駆動制御回路
CN100546361C (zh) * 2005-11-25 2009-09-30 深圳市力合微电子有限公司 一种高速并串数据转换系统
US7768306B2 (en) * 2006-09-20 2010-08-03 Mediatek Inc. Low to high voltage conversion output driver
US7692447B2 (en) * 2007-05-18 2010-04-06 International Business Machines Corporation Driver circuit
CN101295487B (zh) * 2008-06-06 2011-12-28 友达光电股份有限公司 驱动电路及可调整内部阻抗的驱动控制器
CN101741393B (zh) * 2008-11-17 2011-12-07 中芯国际集成电路制造(上海)有限公司 并行输入串行输出的转换电路
KR102584637B1 (ko) * 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
CN106533187B (zh) * 2016-11-25 2018-12-11 广州金升阳科技有限公司 驱动控制方法及电路
US10403337B2 (en) * 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10530617B2 (en) * 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
KR102349415B1 (ko) * 2017-08-07 2022-01-11 삼성전자주식회사 펄스 진폭 변조 송신기 및 펄스 진폭 변조 수신기
KR20190093293A (ko) * 2018-02-01 2019-08-09 에스케이하이닉스 주식회사 직렬화기 및 이를 포함하는 반도체 시스템
US10841138B2 (en) * 2018-06-22 2020-11-17 Rambus Inc. PAM-4 calibration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190215202A1 (en) 2017-08-07 2019-07-11 Micron Technology, Inc. Uniformity between levels of a multi-level signal
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling

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US11316520B2 (en) 2022-04-26

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