KR102349415B1 - 펄스 진폭 변조 송신기 및 펄스 진폭 변조 수신기 - Google Patents

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Abstract

본 발명의 실시 예에 따른 펄스 진폭 변조 송신기는, 직렬 데이터(Serial data)를 제 1 데이터 그룹과 제 2 데이터 그룹 중 어느 하나에 포함되는 멀티-비트 송신 데이터로 인코딩하는 펄스 진폭 변조 인코더, 상기 제 1 데이터 그룹에 포함되는 제 1 멀티-비트 송신 데이터를 제 1 전압 스윙 폭을 갖는 제 1 차동 신호로 변환하는 제 1 드라이버, 상기 제 2 데이터 그룹에 포함되는 제 2 멀티-비트 송신 데이터를 상기 제 1 전압 스윙 폭보다 좁은 제 2 전압 스윙 폭을 갖는 제 2 차동 신호로 변환하는 제 2 드라이버, 상기 제 2 차동 신호를 생성하기 위한 제 1 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 1 전압 레귤레이터, 상기 제 1 로우 스윙 전압보다 낮은 제 2 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 2 전압 레귤레이터, 그리고 상기 제 2 드라이버의 비활성화에 따라 상기 제 1 전압 레귤레이터와 상기 제 2 전압 레귤레이터 사이에 전류 경로를 제공하는 정전류 부하 스위치를 포함한다.

Description

펄스 진폭 변조 송신기 및 펄스 진폭 변조 수신기{PULSE AMPLITUDE MODULATION TRANSMITTER AND PULSE AMPLITUDE MODULATION RECEIVER}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 펄스 진폭 변조 송신기 및 펄스 진폭 변조 수신기에 관한 것이다.
모바일 장치의 급속한 공급과 인터넷 접속량의 급격한 증가에 따라 고용량 및 고속 데이터 전송에 대한 요구가 날로 증가하고 있다. 하지만, NRZ(Non-Return to Zero) 타입의 인코딩을 기반으로 하는 신호 변조 방식으로는 이러한 고용량 및 고속의 데이터 전송 요구를 만족시키기 어렵게 되었다. 최근에는 펄스 진폭 변조(예를 들면, PAM4) 방식이 고용량과 고속 데이터 전송을 위한 신호 방식의 대안으로 활발하게 연구되고 있다.
펄스 진폭 변조 방식을 사용하는 데이터 전송에서 에너지 효율을 높이기 위한 가장 간단한 방법은 멀티-비트 신호화(Multi-bit Signaling)이다. 기존의 전류 모드 PAM4 송신기는 전압 모드 PAM4 송신기보다 약 4배의 전류를 소모하는 것으로 알려져 있다. 그리고 전압 모드 PAM4 송신기는 온-칩 인덕터(On-chip inductor)를 이용하여 임피던스 매칭을 수행하였다. 하지만, 온-칩 인덕터(On-chip inductor)를 사용하게 되면, 송신기의 데이터 전송 속도의 범위는 제한된다. 그리고 송신기를 구성하기 위해서는 상대적으로 큰 칩 면적이 소요된다. 더불어, 일반적인 PAM4 수신기는 데이터 수신이 없는 상황에서 전류를 소모하게 된다. 게다가 PAM4 수신기를 구성하기 위해 결정 피드백 등화기(Decision Feedback Equalizer: 이하, DFE)를 구현할 때, RC 로딩에 따른 속도 제한 및 전류 증가의 문제가 있다.
본 발명의 목적은 고속 및 저전력의 펄스 진폭 변조용 송신기 및 수신기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 펄스 진폭 변조 송신기는, 직렬 데이터(Serial data)를 제 1 데이터 그룹과 제 2 데이터 그룹 중 어느 하나에 포함되는 멀티-비트 송신 데이터로 인코딩하는 펄스 진폭 변조 인코더, 상기 제 1 데이터 그룹에 포함되는 제 1 멀티-비트 송신 데이터를 제 1 전압 스윙 폭을 갖는 제 1 차동 신호로 변환하는 제 1 드라이버, 상기 제 2 데이터 그룹에 포함되는 제 2 멀티-비트 송신 데이터를 상기 제 1 전압 스윙 폭보다 좁은 제 2 전압 스윙 폭을 갖는 제 2 차동 신호로 변환하는 제 2 드라이버, 상기 제 2 차동 신호를 생성하기 위한 제 1 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 1 전압 레귤레이터, 상기 제 1 로우 스윙 전압보다 낮은 제 2 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 2 전압 레귤레이터, 그리고 상기 제 2 드라이버의 비활성화에 따라 상기 제 1 전압 레귤레이터와 상기 제 2 전압 레귤레이터 사이에 전류 경로를 제공하는 정전류 부하 스위치를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 차동 신호로 제공되는 제 1 입력 신호와 제 2 입력 신호를 수신하는 펄스 진폭 변조 수신기는, 상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨을 수신하여 차동 신호 방식의 제 1 수신 신호 및 제 2 수신 신호로 생성하는 제 1 스위치드 커패시터 서머, 상기 제 1 입력 신호와 상기 제 2 입력 신호의 레벨에 오프셋을 적용하여 제 3 수신 신호 및 제 4 수신 신호로 생성하는 제 2 스위치드 커패시터 서머, 상기 제 1 수신 신호 및 상기 제 2 수신 신호의 레벨을 이용하여 수신 데이터의 최상위 비트(MSB)를 결정하는 제 1 비교기, 상기 제 2 수신 신호 및 상기 제 3 수신 신호의 레벨을 이용하여 상기 수신 데이터의 제 1 최하위 비트(LSB1)를 결정하는 제 2 비교기, 그리고 상기 제 1 수신 신호 및 상기 제 4 수신 신호의 레벨을 이용하여 상기 수신 데이터의 제 2 최하위 비트(LSB2)를 결정하는 제 3 비교기를 포함하되, 상기 수신 데이터의 최하위 비트(LSB)는 상기 최상위 비트(MSB)의 논리값에 따라 상기 제 1 최하위 비트(LSB1)와 상기 제 2 최하위 비트(LSB2) 중 어느 하나가 선택된다.
이상과 같은 본 발명의 실시 예에 따르면, 저전력 및 적은 칩 면적을 차지하는 펄스 진폭 변조(PAM4) 송신기 및 수신기를 구현할 수 있다.
도 1은 본 발명의 펄스 진폭 변조 송신기에서 생성하는 송신 신호를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 펄스 진폭 변조 송신기를 보여주는 블록도이다.
도 3은 도 2의 제 1 전압 레귤레이터를 간략히 보여주는 회로도이다.
도 4는 도 2의 제 2 전압 레귤레이터를 간략히 보여주는 회로도이다.
도 5는 도 2의 로우 스윙 드라이버, 하이 스윙 드라이버, 그리고 정전류 부하 스위치의 구체적인 형태를 보여주는 회로도이다.
도 6은 본 발명의 실시 예에 따른 PAM 송신기의 출력을 예시적으로 보여주는 타이밍도이다.
도 7은 도 6의 PAM 송신 신호의 아이 패턴(Eye pattern)을 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 PAM 수신기를 보여주는 블록도이다.
도 9는 도 8에 도시된 스위치드 커패시터 서머의 구조를 예시적으로 보여주는 회로도들이다.
도 10은 도 8의 제 2 스위치드 커패시터 서머(220)를 보여주는 회로도이다.
도 11은 본 발명의 실시 예에 따른 수신 신호들을 보여주는 파형도이다.
도 12는 본 발명의 PAM 수신기에서 수행되는 결정 동작을 보여주는 도면이다.
도 13은 본 발명의 다른 특징에 따른 PAM 수신기의 구조를 예시적으로 보여주는 블록도이다.
도 14a 내지 도 14c는 본 발명의 데이터 패턴에 따른 오프셋 선택 방법을 예시적으로 보여주는 타이밍도들이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, PAM4가 본 발명의 특징 및 기능을 설명하기 위한 펄스 진폭 변조의 신호화 방식으로 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 다양한 레벨의 펄스 진폭 변조 방식에 대해서도 적용될 수 있다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 PAM 송신기에서 생성하는 송신 신호를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 본 발명의 PAM 송신기에서는 4개의 신호 레벨을 갖는 PAM4 신호가 생성될 수 있다.
PAM4 신호의 가장 낮은 전압 레벨(V0)은 2-비트 데이터 '00'에 맵핑될 수 있다. 그리고 PAM4 신호의 가장 높은 전압 레벨(V3)은 2-비트 데이터 '10'에 맵핑될 수 있다. PAM4 신호의 가장 낮은 전압 레벨(V0)과 가장 높은 전압 레벨(V3)은 본 발명의 하이 스윙(High Swing: HS) 레벨에 대응한다.
더불어, PAM4 신호의 중간 전압 레벨들(V1, V2)은 각각 2-비트 데이터 '01' 및 '11'에 맵핑될 수 있다. 2-비트 데이터 '01' 및 '11'에 대응하는 중간 전압 레벨들(V1, V2)은 각각 로우 스윙(Low Swing: LS) 레벨에 대응한다. 상술한 전압 레벨들(V0, V1, V2, V3)과 데이터의 맵핑은 그레이 코드(Gray code) 방식에 따른 맵핑이다. 하지만, 도시된 전압 레벨들과 데이터 비트들의 맵핑은 예시적일 뿐이며, 다양한 목적에 따라 맵핑은 변경될 수 있음은 잘 이해될 것이다.
본 발명의 PAM4 송신기는 로우 스윙 레벨의 신호를 생성하는 드라이버와 하이 스윙 레벨의 신호를 생성하는 드라이버가 별도로 제공될 수 있다. 더불어, 펄스 진폭 변조 방식에서 로우 스윙과 하이 스윙뿐 아니라 복수의 전압 스윙을 구동할 수 있는 3개 이상의 드라이버들이 제공될 수 있음도 잘 이해될 것이다.
도 2는 본 발명의 실시 예에 따른 PAM 송신기를 보여주는 블록도이다. 도 2를 참조하면, PAM 송신기(100)는 시리얼라이저(110), PAM 인코더(120), 제 1 전압 레귤레이터(130), 제 2 전압 레귤레이터(140), 로우 스윙 드라이버(150), 하이 스윙 드라이버(160), 그리고 정전류 부하 스위치(170)를 포함할 수 있다.
시리얼라이저(110)는 전송될 데이터(Data_P)를 연속된 데이터열 형태의 직렬 데이터(Data_S)로 변환한다. 여기서, 데이터(Data_P)는 프로세서나 다양한 데이터 처리 블록과 같은 베이스밴드 유닛들로부터 제공될 수 있다. 시리얼라이저(110)에 의해서 직렬 데이터(Data_S)는 이진 비트들이 연속되는 형태로 출력될 것이다.
PAM 인코더(120)는 데이터(Data_S)를 2-비트 단위로 부호화한다. 예를 들면, PAM 인코더(120)는 연속된 데이터(Data_S)를 2-비트 단위로 구분한다. 그리고 PAM 인코더(120)는 구분된 각각의 2-비트의 논리값에 따른 구동 신호(D00, D01, D11, D10)를 생성한다. PAM 인코더(120)는 생성된 구동 신호를 로우 스윙 드라이버(150)나 하이 스윙 드라이버(160)로 전달한다. 예를 들면, PAM 인코더(120)는 2-비트 데이터의 논리값이 '00' 또는 '10'인 경우, 구동 신호 'D00' 또는 'D10'을 하이 스윙 드라이버(160)에 전달한다. 그리고 PAM 인코더(120)는 2-비트 데이터의 논리값이 '01' 또는 '11'인 경우, 구동 신호 'D01' 또는 'D11'을 로우 스윙 드라이버(150)에 전달한다.
더불어, PAM 인코더(120)는 구동 신호 'D01'이나 'D11'을 로우 스윙 드라이버(150)에 전달하는 경우, 로우 스윙 드라이버(150)를 활성화하기 위한 제 1 인에이블 신호(LS_EN)를 생성할 수 있다. 그리고 PAM 인코더(120)는 구동 신호 'D00'이나 'D10'을 하이 스윙 드라이버(160)에 전달하는 경우, 하이 스윙 드라이버(160)를 활성화하기 위한 제 2 인에이블 신호(HS_EN)을 생성할 수 있다.
PAM 인코더(120)는 하이 스윙 드라이버(160)가 활성화되고, 로우 스윙 드라이버(150)가 비활성화되는 경우, 정전류 부하 스위치(170)를 턴온(Turn-on)시킬 수 있다. PAM 인코더(120)는 구동 신호 'D00' 또는 'D10'을 하이 스윙 드라이버(160)에 전달하는 경우, 로우 스윙 드라이버(150)를 비활성화하는 동시에 정전류 부하 스위치(170)를 턴온시킨다. 정전류 부하 스위치(170)가 턴온되면 전압 레귤레이터들(130, 140) 간의 전류 경로가 형성된다. 이때, 로우 스윙 드라이버(150)를 경유하는 전류 경로가 차단되더라도, 정전류 부하 스위치(170)를 통한 전류 경로의 형성에 따라 전압 레귤레이터들(130, 140)은 안정된 동작을 유지할 수 있다. 정전류 부하 스위치(170)를 제어하기 위해, 예를 들면, PAM 인코더(120)는 제 2 인에이블 신호(HS_EN)를 사용할 수 있다. 하지만, 다른 실시 예에서 정전류 부하 스위치(170)를 턴온 또는 턴오프시키기 위하여 제 1 인에이블 신호(LS_EN)를 사용할 수도 있음은 잘 이해될 것이다.
제 1 전압 레귤레이터(130)는 로우 스윙 드라이버(150)에 제 1 로우 스윙 전압(VLS_H)을 제공한다. 제 1 전압 레귤레이터(130)는 기준 전압(Vref)에 따라 최적의 하이 신호 레벨에 대응하는 제 1 로우 스윙 전압(VLS_H)을 출력하도록 설정될 수 있다. 제 1 전압 레귤레이터(130)는 제 1 로우 스윙 전압(VLS_H)을 지속적으로 생성하여 로우 스윙 드라이버(150)에 제공한다. 즉, 로우 스윙 드라이버(150)가 신호를 생성하지 않는 동안에도 제 1 전압 레귤레이터(130)는 지속적으로 활성화 상태를 유지한다.
제 2 전압 레귤레이터(140)는 로우 스윙 드라이버(150)에 제 2 로우 스윙 전압(VLS_L)을 제공한다. 제 2 전압 레귤레이터(140)는 기준 전압(Vref)에 따라 로우 스윙 드라이버(150)에서 최적의 로우 신호 레벨에 대응하는 제 2 로우 스윙 전압(VLS_L)을 출력하도록 설정될 수 있다. 제 2 전압 레귤레이터(140)는 로우 스윙 하이 전압(VLS_L)을 지속적으로 생성하여 로우 스윙 드라이버(150)에 제공한다. 즉, 로우 스윙 드라이버(150)가 신호를 생성하지 않는 동안에도 제 2 전압 레귤레이터(140)는 지속적으로 활성화 상태를 유지한다.
로우 스윙 드라이버(150)는 구동 신호 'D01' 또는 'D11'(2-비트 데이터의 논리값이 '01' 또는 '11'인 경우)에 대응하는 로우 스윙 신호를 생성한다. 로우 스윙 드라이버(150)는 전압 레귤레이터들(130, 140)로부터 제공되는 제 1 로우 스윙 전압(VLS_H) 및 제 2 로우 스윙 전압(VLS_L)을 이용하여 로우 스윙 레벨(예를 들면, 도 1의 V1 및 V2)을 갖는 로우 스윙 신호를 생성한다. 로우 스윙 드라이버(150)는 PAM 인코더(120)로부터 제공되는 제 1 인에이블 신호(LS_EN)에 응답하여 로우 스윙 신호를 생성한다. 로우 스윙 드라이버(150)는 생성된 로우 스윙 신호를 출력단(TXP, TXN)으로 전달할 것이다.
하이 스윙 드라이버(160)는 'D00' 또는 'D10'(2-비트 데이터의 논리값이 '00' 또는 '10'인 경우)에 대응하는 하이 스윙 신호를 생성한다. 하이 스윙 드라이버(160)는 송신 전원 전압(VDDTX, VSS)을 이용하여 하이 스윙 레벨(예를 들면, 도 1의 V0 및 V3)의 하이 스윙 신호를 생성한다. 하이 스윙 드라이버(160)는 PAM 인코더(120)로부터 제공되는 제 2 인에이블 신호(HS_EN)에 응답하여 하이 스윙 신호를 생성한다. 그리고 하이 스윙 드라이버(160)는 생성된 하이 스윙 신호를 출력단(TXP, TXN)으로 전달할 것이다.
로우 스윙 신호와 하이 스윙 신호는 상호 배타적으로 출력단(TXP, TXN)에 전달된다. 예를 들면, 로우 스윙 신호가 출력되는 시점에서 하이 스윙 신호는 존재하지 않는다. 즉, 로우 스윙 드라이버(150)가 로우 스윙 신호를 출력하는 시점에서 하이 스윙 드라이버(160)는 비활성화되고, 하이 스윙 드라이버(160)의 출력단은 하이 임피던스 상태를 유지할 것이다. 반대의 경우도 마찬가지다. 하이 스윙 드라이버(160)가 하이 스윙 신호를 출력하는 시점에서 로우 스윙 드라이버(150)는 비활성화되고, 로우 스윙 드라이버(150)의 출력단은 하이 임피던스 상태를 유지할 것이다.
정전류 부하 스위치(170)는 PAM 인코더(120)의 제어에 따라 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140) 사이의 전류 경로를 제공한다. 로우 스윙 드라이버(150)의 활성화 상태에서, 로우 스윙 드라이버(150)가 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140) 사이에서 전류 경로를 제공한다. 하지만, 로우 스윙 드라이버(150)가 비활성화된 상태에서는 로우 스윙 드라이버(150) 내부에 형성된 전류 경로는 차단된다. 이때, 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140)가 비활성화될 수 있지만, 이들 레귤레이터들(130, 140)의 출력 전압 레벨이 안정되기 위해서는 상대적으로 많은 시간이 소요된다. 안정적으로 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L)을 유지하기 위해서는 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140)는 일정한 전류를 소모하게 된다. 정전류 부하 스위치(170)는 로우 스윙 드라이버(150)의 내부 전류 경로가 차단되는 시점에 우회 전류 경로를 제공하여 레귤레이터들(130, 140)이 안정된 출력 특성을 유지하도록 한다.
이상에서는 본 발명의 PAM 송신기(100)의 구조가 간략히 설명되었다. PAM 송신기(100)는 로우 스윙 드라이버(150) 및 하이 스윙 드라이버(160)를 각각 포함한다. 그리고 PAM 송신기(100)는 로우 스윙 드라이버(150)가 비활성화되는 시점에 전압 레귤레이터들(130, 140)의 전류 부하를 일정하게 유지하기 위한 정전류 부하 스위치(170)를 포함한다. 이러한 구조를 통해서 고속 및 저전력으로 구동되는 전압 모드 PAM 송신기(100)의 구현이 가능하다.
도 3은 도 2의 제 1 전압 레귤레이터를 간략히 보여주는 회로도이다. 도 3을 참조하면, 제 1 전압 레귤레이터(130)는 비교기(132)와 NMOS 트랜지스터(NM1), 커패시터들(C1, C2), 그리고 전압 분배 저항들(R1, R2)를 포함할 수 있다.
비교기(132)는 기준 전압(Vref)과 피드백 전압(Vb)의 레벨을 비교하여 NMOS 트랜지스터(NM1)를 제어한다. 피드백 전압(Vb)은 전압 분배 저항들(R1, R2)을 통해 제 1 로우 스윙 전압(VLS_H)이 분배된 전압이다. 피드백 전압(Vb)을 통해서 비교기(132)에 제 1 로우 스윙 전압(VLS_H)의 변화를 반영시킬 수 있다. 비교기(132)는 피드백 전압(Vb)이 기준 전압(Vref)보다 높아지면 NMOS 트랜지스터(NM1)를 턴오프시킨다. 비교기(132)는 피드백 전압(Vb)이 기준 전압(Vref)보다 낮아지면 NMOS 트랜지스터(NM1)를 턴온 시킨다. NMOS 트랜지스터(NM1)의 스위칭을 통하여, 제 1 로우 스윙 전압(VLS_H)은 일정한 전압 레벨을 지속적으로 유지할 수 있다. 커패시터(C1)는 비교기(132)의 출력을 안정화시키고, 커패시터(C2)는 제 1 로우 스윙 전압(VLS_H)의 레벨을 안정화하는 하이패스 필터의 역할을 수행한다.
도 4는 도 2의 제 2 전압 레귤레이터를 간략히 보여주는 회로도이다. 도 4를 참조하면, 제 2 전압 레귤레이터(140)는 비교기(142)와 NMOS 트랜지스터(NM2), 그리고 커패시터들(C3, C4)을 포함할 수 있다.
비교기(142)는 기준 전압(Vref)과 제 2 로우 스윙 전압(VLS_L)의 레벨을 비교하여 NMOS 트랜지스터(NM2)를 제어한다. 제 1 전압 레귤레이터(130)에 포함되는 비교기(132)와는 달리, 비교기(142)의 정입력단(+)으로는 로우 피드백되는 제 2 로우 스윙 전압(VLS_L)이, 부입력단(-)으로는 기준 전압(Vref)이 입력된다. 따라서, 비교기(142)는 제 2 로우 스윙 전압(VLS_L)이 기준 전압(Vref)보다 높아지면 NMOS 트랜지스터(NM2)를 턴온시킨다. 반대로, 비교기(142)는 제 2 로우 스윙 전압(VLS_L)이 기준 전압(Vref)보다 낮아지면 NMOS 트랜지스터(NM2)를 턴오프시킬 것이다. 커패시터들(C3, C4)은 각각 안정적인 비교기(142)의 출력과 제 2 전압 레귤레이터(140)의 출력을 유지하기 위한 구성이다. NMOS 트랜지스터(NM2)의 스위칭을 통해서, 제 2 로우 스윙 전압(VLS_L)은 일정한 전압 레벨을 지속적으로 유지할 수 있다.
도 5는 도 2의 로우 스윙 드라이버, 하이 스윙 드라이버, 그리고 정전류 부하 스위치의 구체적인 구성을 보여주는 회로도이다. 도 5를 참조하면, 로우 스윙 드라이버(150)와 하이 스윙 드라이버(160)는 제공되는 구동 신호들(D00, D01, D11, D10)에 따라 로우 스윙 및 하이 스윙을 수행한다. 더불어, 로우 스윙 드라이버(150)와 하이 스윙 드라이버(160)는 각각 배타적으로 활성화된다. 특히, 로우 스윙 드라이버(150)가 비활성화되는 시점에, 정전류 부하 스위치(170)가 턴온되어, 전압 레귤레이터들(130, 140)에 흐르는 부하 전류의 크기를 일정하게 유지시킬 수 있다.
로우 스윙 드라이버(150)는 로우 스윙 인에이블 신호(LS_EN)에 응답하여 활성화된다. 예를 들면, 로우 스윙 인에이블 신호(LS_EN)에 응답하여 로우 스윙 드라이버(150)는 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L)을 출력단으로 전달하거나 차단할 수 있다. 로우 스윙 드라이버(150)는 구동 신호들(D01, D11)에 응답하여 로우 스윙 전압들(VLS_H, VLS_L)을 스위칭하여 출력단(TXP, TXN)으로 전달할 수 있다.
2-비트 데이터 '11, 01'에 대응하는 구동 신호들(D11, D01)이 각각 논리 (1, 0)인 경우를 가정하자. 구동 신호 'D11'에 대응하는 논리 '1'의 입력에 의해서, NMOS 트랜지스터들(NM3, NM6)은 턴온된다. 반면, 구동 신호 'D01'에 대응하는 논리 '0'을 게이트로 제공받는 NMOS 트랜지스터들(NM4, NM5)은 턴오프된다. 따라서, 이상적으로는 출력단(TXP)으로 제 1 로우 스윙 전압(VLS_H)이 전달될 것이다. 또한, 이상적으로는 출력단(TXN)으로는 제 2 로우 스윙 전압(VLS_L)이 전달될 것이다. 하지만, 소자들과 경로들의 분포 저항에 의해서 실질적으로는 출력단들(TXP, TXN)에 전달되는 PAM 신호 전압은 타깃으로 하는 전압 레벨까지 강하될 수 있다.
하이 스윙 드라이버(160)는 하이 스윙 인에이블 신호(HS_EN)에 응답하여 활성화된다. 예를 들면, 하이 스윙 인에이블 신호(HS_EN)에 응답하여 하이 스윙 드라이버(160)는 송신 전원 전압(VDDTX, VSS)을 출력단 측으로 공급하거나 차단할 수 있다. 하이 스윙 드라이버(160)는 PAM 인코더(120)로부터 제공되는 구동 신호들(D00, D10)에 응답하여 송신 전원 전압(VDDTX, VSS)을 스위칭하여 출력단(TXP, TXN)으로 전달할 수 있다.
2-비트 데이터 '00, 10'에 대응하는 구동 신호(D00, D10)가 각각 논리 (0, 1)인 경우를 가정하자. 2-비트 데이터 '10'에 대응하는 구동 신호 'D10'이 논리 '1'로 입력되면, NMOS 트랜지스터들(NM7, NM10)은 턴온된다. 반면, 구동 신호 'D00'에 대응하는 논리값 '0'을 게이트로 제공받는 NMOS 트랜지스터들(NM8, NM9)는 턴오프될 것이다. 그러면, NMOS 트랜지스터(NM7)에 의해서 송신 전원 전압(VDDTX)이 출력단(TXP)으로 전달될 것이다. 또한, NMOS 트랜지스터(NM10)의 턴온에 의해 출력단(TXN)으로는 송신 전원 전압(VSS)이 전달될 것이다. 하지만, 소자들과 경로들의 분포 저항에 의해서 실질적으로는 출력단들(TXP, TXN)에 전달되는 PAM 신호 전압은 타깃으로 하는 전압 레벨까지 강하될 수 있다.
정전류 부하 스위치(170)는 하이 스윙 인에이블 신호(HS_EN)에 응답하여 활성화된다. 즉, 정전류 부하 스위치(170)는 로우 스윙 드라이버(150)가 비활성화되고, 하이 스윙 드라이버(160)가 활성화되는 구간에서 턴온된다. 하이 스윙 인에이블 신호(HS_EN)가 활성화(또는, 논리 'High')되는 경우, 정전류 부하 스위치(170)의 NMOS 트랜지스터들(NM11, NM12)은 턴온된다. NMOS 트랜지스터들(NM11, NM12)이 턴온되면, 제 1 전압 레귤레이터(130)의 출력단과 제 2 전압 레귤레이터(140)의 출력단이 사이에 전류 경로가 형성된다. 따라서, 로우 스윙 드라이버(150)가 비활성화되는 시점에 제 1 전압 레귤레이터(130)의 출력단과 제 2 전압 레귤레이터(140)의 출력단 사이에는 전류 경로가 제공될 수 있다. NMOS 트랜지스터들(NM11, NM12)에 흐르는 전류(Ic)는 실질적으로 로우 스윙 드라이버(150)에 의해서 소모되는 전류와 동일한 크기의 전류를 제공하도록 형성될 수 있다.
이상에서는 본 발명의 정전류 부하 스위치(170)의 각 상황에 따른 동작이 간략히 설명되었다. 정전류 부하 스위치(170)의 작용에 의해서 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140)는 지속적으로 정전류를 유지할 수 있다. 로우 스윙 드라이버(150)와 하이 스윙 드라이버(160)의 스위칭 현상이 발생해도 제 1 전압 레귤레이터(130)와 제 2 전압 레귤레이터(140)는 안정적인 특성을 유지할 수 있다. 따라서, 안정적인 레벨의 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L)의 제공이 가능하다.
도 6은 본 발명의 실시 예에 따른 PAM 송신기의 출력을 예시적으로 보여주는 타이밍도이다. 도 6을 참조하면, 송신 전원 전압(VDDTX, 0)의 레벨에서 PAM 송신기(100)는 하이 스윙(High swing)과 로우 스윙(Low swing)을 연속적으로 수행하여 PAM 송신 신호를 생성할 수 있다.
로우 스윙은 제 1 전압 레귤레이터(130)에서 제공하는 제 1 로우 스윙 전압(VLS_H)과 제 2 전압 레귤레이터(140)에서 제공하는 제 2 로우 스윙 전압(VLS_L) 사이에서 이루어진다. 하이 스윙 드라이버(160)가 비활성화되고, 로우 스윙 드라이버(150)가 활성화되면, 출력단(TXP, TXN)의 PAM 송신 신호는 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L) 사이의 레벨에서 스윙한다. 예시적으로, 로우 스윙 인에이블 신호(LS_EN)가 활성화되는 구간(ΔT1)에서, 로우 스윙 드라이버(150)는 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L)을 이용하여 PAM 송신 신호를 생성할 것이다. 따라서, 로우 스윙 인에이블 신호(LS_EN)가 활성화되는 시점에서 PAM 송신 신호는 제 1 로우 스윙 전압(VLS_H)과 제 2 로우 스윙 전압(VLS_L) 사이에서 스윙한다.
반면, 하이 스윙 인에이블 신호(HS_EN)가 활성화되는 구간(ΔT2)에서, 로우 스윙 드라이버(150)는 비활성화된다. 이때, 하이 스윙 드라이버(160)는 송신 전원 전압(VDDTX, VSS)을 사용하여 PAM 송신 신호를 생성할 것이다. 따라서, PAM 송신 신호는 제 1 로우 스윙 전압(VLS_H)보다 높은 레벨과 제 2 로우 스윙 전압(VLS_L)보다 낮은 레벨 사이에서 스윙한다.
도 7은 도 6의 PAM 송신 신호의 아이 패턴(Eye pattern)을 보여주는 도면이다. 도 7을 참조하면, PAM 송신 신호의 아이 패턴은 로우 스윙 드라이버(150)와 하이 스윙 드라이버(160)의 효율적인 전압 스윙에 의해서 전형적인 PAM4 신호 방식에서의 아이 패턴의 특성을 제공한다.
PAM 송신 신호의 아이 패턴을 살펴보면, 출력되는 PAM4 시그널링 방식의 송신 신호는 네 개의 레벨을 지원하며, 단위 간격(UI: Unit Interval)당 2-비트의 데이터를 전송할 수 있다. 반면, NRZ는 단위 간격당 단 1-비트의 데이터만을 전달 수 있다. 예시적으로 PAM4 신호 방식에서 네 개 레벨은 결과적으로 세 개의 아이 다이어그램을 발생시키게 된다. 한 개 레벨에서 다른 레벨로의 변환이 하나 이상의 아이 패턴(Eye pattern)에 영향을 미치므로 상호의존적이다.
이상에서는 본 발명의 PAM 송신기(100)가 생성하는 PAM 송신 신호의 파형 및 아이 패턴을 예시적으로 설명하였다. 전압 모드 방식으로 구현되는 본 발명의 PAM 송신기(100)는 하이 스윙과 로우 스윙을 담당하는 드라이버들(150, 160)이 별도로 존재하지만, 정전류 부하 스위치(170)의 작용에 의하여 안정적인 로우 스윙 전압이 제공될 수 있다. 더불어, 전압 모드 방식으로 본 발명의 PAM 송신기(100)가 구현될 수 있기 때문에 소모 전력을 획기적으로 낮출 수 있을 것으로 기대된다.
도 8은 본 발명의 실시 예에 따른 PAM 수신기를 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예에 따른 PAM 수신기(200)는 제 1 스위치드 커패시터 서머(210, 1st switched capacitor summer), 제 2 스위치드 커패시터 서머(220, 2nd switched capacitor summer), 비교기들(230, 240, 250), 멀티플렉서(260), 그리고 종단 회로(270)을 포함할 수 있다.
전송 선로를 통해서 전달된 PAM 입력 신호(RXINP, RXINN)가 PAM 수신기(200)의 입력 패드에 전달된다. 종단 회로(270)에 의해서 미리 결정된 레벨의 전압 신호로 변환된 PAM 입력 신호(RXINP, RXINN)는 제 1 스위치드 커패시터 서머(210)와 제 2 스위치드 커패시터 서머(220)에 전달된다.
제 1 스위치드 커패시터 서머(210)는 PAM 입력 신호(RXINP, RXINN)로부터 오프셋(α)이 적용되지 않은 제 1 및 제 2 수신 신호들(RXP, RXN)을 생성한다. 제 1 스위치드 커패시터 서머(210)는 오프셋(α)을 인가하지 않는 점을 제외하면 구조적으로 제 2 스위치드 커패시터 서머(220)와 동일하게 구성될 수 있다. 제 1 스위치드 커패시터 서머(210)에서 생성된 제 1 및 제 2 수신 신호들(RXP, RXN)은 LSB(Least Significant Bit)를 결정하기 위한 비교기들(240, 250)과, MSB(Most Significant Bit)를 결정하기 위한 비교기(230)에 전달된다.
제 2 스위치드 커패시터 서머(220)는 PAM 입력 신호(RXINP, RXINN)를 제공받아 오프셋 수신 신호(RXP+, RXN+)를 생성한다. 제 2 스위치드 커패시터 서머(220)는 PAM 입력 신호(RXINP, RXINN)에 오프셋(Offset, α)을 적용한 제 3 및 제 4 수신 신호들(RXP+, RXN+)을 생성한다. 오프셋(α)을 적용하기 위해 제 2 스위치드 커패시터 서머(220)는 커패시터를 스위칭하고, 오프셋(α)에 대응하는 전압을 부스팅시키는 구조를 갖는다. 제 2 스위치드 커패시터 서머(210)는 커패시터를 스위칭하여 위해 클록 신호(CK)를 사용할 수 있다. 제 2 스위치드 커패시터 서머(220)에 의해서 생성된 제 3 및 제 4 수신 신호들(RXP+, RXN+)은 LSB를 결정하기 위한 비교기들(240, 250)에 제공한다. 제 1 내지 제 2 스위치드 커패시터 서머(210, 220)의 구조는 후술하는 도면들을 통해서 상세히 설명될 것이다.
제 1 비교기(230)는 하나의 단위 간격(Unit Interval: UI)에 전달되는 2-비트 데이터 중 MSB의 논리값을 결정한다. 제 1 비교기(230)는 오프셋이 적용되지 않은 제 1 수신 신호(RXN)와 제 2 수신 신호(RXN)를 사용하여 MSB의 논리값을 결정한다. 제 1 비교기(230)에 의한 MSB의 논리값 결정은 일반적인 NRZ 방식의 수신기에서 수행되는 차동 신호의 레벨을 이용한 논리값의 결정 방식과 실질적으로 동일하다. 제 1 수신 신호(RXN)는 실질적으로 제 2 수신 신호(RXP)와 중심 전압을 기준으로 대칭적 관계를 가질 것이다. 즉, 제 1 수신 신호(RXN)와 제 2 수신 신호(RXP)의 레벨을 사용하여 하나의 단위 간격을 동안 전달되는 2-비트 데이터의 MSB가 결정될 수 있다. 예를 들면, 제 2 수신 신호(RXP)의 레벨이 MSB 기준 전압(VMSB)보다 높으면, 비교기(230)는 2-비트의 PAM 수신 데이터의 MSB를 논리 '1'로 결정할 수 있다.
제 2 비교기(240)는 오프셋이 적용되지 않은 제 2 수신 신호(RXP)와 오프셋이 적용된 제 3 수신 신호(RXN+)를 사용하여 하나의 단위 간격(UI)에 전달되는 2-비트 데이터 중 LSB를 결정한다. 제 3 수신 신호(RXN+)는 제 1 수신 신호(RXN)에 비하여 오프셋(α)만큼 승압된 전압 레벨을 갖는다. 제 2 비교기(240)는 제 2 수신 신호(RXP)와 오프셋에 의해서 승압된 제 3 수신 신호(RXN+)를 비교함에 따라 실제로 전달된 LSB의 반전된 비트 값을 출력하게 될 것이다. 따라서, 반전된 LSB 비트 값을 복구하기 위해 제 2 비교기(240)의 출력단에는 인버터가 포함될 수 있을 것이다. 제 2 비교기(240)의 LSB 출력값은 MSB가 논리 '1'일때 유효한 값이 된다. 제 2 비교기(240)의 LSB 결정 동작은 후술하는 도 12에서 상세히 설명될 것이다.
제 3 비교기(250)는 오프셋이 적용되지 않은 제 1 수신 신호(RXN)와 오프셋이 적용된 제 4 수신 신호(RXP+)를 사용하여 하나의 단위 간격(UI)에 전달되는 2-비트 데이터 중 LSB의 논리값을 결정한다. 제 4 수신 신호(RXP+)는 제 2 수신 신호(RXP)에 비하여 오프셋(α)만큼 승압된 전압 레벨을 갖는다. 제 3 비교기(250)는 제 1 수신 신호(RXN)와 오프셋만큼 승압된 제 4 수신 신호(RXP+)를 비교하고, 비교 결과로 LSB 값을 출력하게 될 것이다. 제 3 비교기(250)의 LSB 출력값은 제 1 비교기(230)에 의해서 결정된 MSB의 논리값이 '0'일때 유효한 값이 된다.
멀티플렉서(260)는 제 1 비교기(230)로부터 제공되는 MSB의 논리값에 따라 제 2 비교기(240)와 제 3 비교기(250)의 출력중 어느 하나를 선택한다. 멀티플렉서(260)는 제 1 비교기(230)에 의해서 결정된 MSB의 논리값이 '0'인 경우에는 제 3 비교기(250)가 결정한 LSB를 출력한다. 반면, 멀티플렉서(260)는 제 1 비교기(230)에 의해서 결정된 MSB의 논리값이 '1'인 경우에는 제 2 비교기(240)가 결정한 LSB를 출력한다.
종단 회로(270)는 PAM 수신기(200)의 임피던스를 매칭하기 위한 임피던스 회로로 제공될 수 있다. 종단 회로(270)에 의해서 PAM 입력 신호(RXINP, RXINN)가 전압 신호로 제 1 및 제 2 스위치드 커패시터 서머(2210, 220)에 전달된다. 종단 회로(270)는, 예를 들면, PAM4 시그널링 표준에서는 100Ω 크기의 임피던스로 제공될 수 있다.
이상에서는 본 발명의 실시 예에 따른 PAM 수신기(200)의 구조가 간략히 설명되었다. 본 발명의 PAM 수신기(200)는 제 1 및 제 2 스위치드 커패시터 서머(210, 220)를 사용하여 PAM 수신 신호에 오프셋을 제공하고, 그 결과를 비교하여 2-비트 이상의 논리값을 결정할 수 있다. 따라서, PAM 수신기(200)를 적용하는 경우 PAM 수신 신호의 논리값을 결정하기 위해 고정적으로 전류를 소모하는 전류 모드 수신기에 비하여 소모 전력을 획기적으로 줄일 수 있다.
도 9는 도 8에 도시된 스위치드 커패시터 서머의 구조를 예시적으로 보여주는 회로도들이다. 도 9를 참조하면, 제 1 스위치드 커패시터 서머(210)는 제 1 수신 신호(RXN)를 생성하는 스위치드 커패시터 회로(212)와 제 2 수신 신호(RXP)를 생성하는 스위치드 커패시터 회로(214)를 포함한다.
스위치드 커패시터 회로(212)는 커패시터(C5), NMOS 트랜지스터들(NM12, NM13), 그리고 PMOS 트랜지스터(PM1)를 포함할 수 있다. NMOS 트랜지스터(NM13)는 반전 클록 신호(/CK)에 응답하여 공통 모드 전압(VCM)을 커패시터(C5)의 일단에 전달한다. NMOS 트랜지스터(NM12)는 클록 신호(CK)에 응답하여 PAM 입력 신호(RXINN)를 커패시터(C5)의 일단에 전달한다. 그리고 PMOS 트랜지스터(PM1)는 베이스 전압(VB)을 클록 신호(CK)에 동기하여 커패시터(C5)의 타단에 전달한다.
클록 신호(CK)가 하이 레벨인 경우, 커패시터(C5)의 일단으로는 입력되는 PAM 입력 신호(RXINN)가 전달된다. 이어서, 반전 클록 신호(/CK)가 하이 레벨이 되면, 공통 모드 전압(VCM)이 커패시터(C5)의 일단에 전달된다. 그러면, 이상적인 경우에는 공통 모드 전압(VCM)과 PAM 입력 신호(RXINN)의 가산된 레벨이 커패시터(C5)에 충전되고, PMOS 트랜지스터(PM1)에 의해서 베이스 전압(VB)만큼 승압된 레벨의 제 1 수신 신호(RXN)가 출력될 수 있다. 공통 모드 전압(VCM)이나 베이스 전압(VB)의 레벨은 최적의 신뢰성을 제공할 수 있는 전압 값들로 미리 결정될 수 있다.
스위치드 커패시터 회로(214)는 커패시터(C6), NMOS 트랜지스터들(NM14, NM15), 그리고 PMOS 트랜지스터(PM2)를 포함할 수 있다. NMOS 트랜지스터(NM15)는 반전 클록 신호(/CK)에 응답하여 공통 모드 전압(VCM)을 커패시터(C6)의 일단에 전달한다. NMOS 트랜지스터(NM14)는 클록 신호(CK)에 응답하여 PAM 입력 신호(RXINP)를 커패시터(C6)의 일단에 전달한다. 그리고 PMOS 트랜지스터(PM2)는 베이스 전압(VB)을 클록 신호(CK)에 동기하여 커패시터(C6)의 타단에 전달한다.
클록 신호(CK)가 하이 레벨인 경우, 커패시터(C6)의 일단으로는 입력되는 PAM 입력 신호(RXINP)가 전달된다. 이어서, 반전 클록 신호(/CK)가 하이 레벨이 되면, 공통 모드 전압(VCM)이 커패시터(C6)의 일단에 전달된다. 그러면, 이상적인 경우에는 공통 모드 전압(VCM)과 PAM 입력 신호(RXINP)의 가산된 전압 레벨이 커패시터(C5)에 유지되고, PMOS 트랜지스터(PM2)에 의해서 베이스 전압(VB)만큼 승압된 레벨의 제 2 수신 신호(RXP)가 출력될 수 있다.
도 10은 도 8의 제 2 스위치드 커패시터 서머(220)를 보여주는 회로도이다. 도 10을 참조하면, 제 2 스위치드 커패시터 서머(220)는 제 3 수신 신호(RXN+)를 생성하는 스위치드 커패시터 회로(222)와 제 4 수신 신호(RXP+)를 생성하는 스위치드 커패시터 회로(214)를 포함한다.
스위치드 커패시터 회로(222)는 커패시터(C7), NMOS 트랜지스터들(NM22, NM23), 그리고 PMOS 트랜지스터(PM3)를 포함할 수 있다. NMOS 트랜지스터(NM23)는 반전 클록 신호(/CK)에 응답하여 공통 모드 전압(VCM)을 커패시터(C7)의 일단에 전달한다. NMOS 트랜지스터(NM22)는 클록 신호(CK)에 응답하여 PAM 입력 신호(RXINN)를 커패시터(C7)의 일단에 전달한다. 그리고 PMOS 트랜지스터(PM3)는 오프셋(α)을 적용하기 위한 베이스 전압(VB +α)을 클록 신호(CK)에 동기하여 커패시터(C7)의 타단에 전달한다.
클록 신호(CK)가 하이 레벨인 경우, 커패시터(C7)의 일단으로는 입력되는 PAM 입력 신호(RXINN)가 전달된다. 이어서, 반전 클록 신호(/CK)가 하이 레벨이 되면, 공통 모드 전압(VCM)이 커패시터(C7)의 일단에 전달된다. 그러면, 공통 모드 전압(VCM)과 PAM 입력 신호(RXINN)의 가산된 레벨이 커패시터(C7)에 충전되고, PMOS 트랜지스터(PM3)에 의해서 베이스 전압(VB +α)만큼 승압된 레벨의 제 3 수신 신호(RXN+)가 출력될 수 있다.
스위치드 커패시터 회로(224)는 커패시터(C8), NMOS 트랜지스터들(NM24, NM25), 그리고 PMOS 트랜지스터(PM4)를 포함할 수 있다. NMOS 트랜지스터(NM25)는 반전 클록 신호(/CK)에 응답하여 공통 모드 전압(VCM)을 커패시터(C8)의 일단에 전달한다. NMOS 트랜지스터(NM24)는 클록 신호(CK)에 응답하여 PAM 입력 신호(RXINP)를 커패시터(C8)의 일단에 전달한다. 그리고 PMOS 트랜지스터(PM4)는 베이스 전압(VB +α)을 클록 신호(CK)에 동기하여 커패시터(C8)의 타단에 전달한다.
클록 신호(CK)가 하이 레벨인 경우, 커패시터(C8)의 일단으로는 입력되는 PAM 입력 신호(RXINP)가 전달된다. 이어서, 반전 클록 신호(/CK)가 하이 레벨이 되면, 공통 모드 전압(VCM)이 커패시터(C8)의 일단에 전달된다. 그러면, 공통 모드 전압(VCM)과 PAM 입력 신호(RXINP)를 가산한 전압 레벨이 커패시터(C8)에 유지되고, PMOS 트랜지스터(PM4)에 의해서 베이스 전압(VB +α)만큼 승압된 레벨의 제 4 수신 신호(RXP+)가 출력될 수 있다.
도 11은 본 발명의 실시 예에 따른 수신 신호들을 예시적으로 보여주는 파형도이다. 도 11을 참조하면, 기본적인 레벨의 제 1 및 제 2 수신 신호(RXN, RXP)와 오프셋(α)이 적용된 제 3 내지 제 4 수신 신호(RXN+, RXP+)의 레벨이 도시되어 있다.
제 1 스위치드 커패시터 서머(210)에 의해서 제공되는 제 1 및 제 2 수신 신호(RXN, RXP)는 오프셋이 적용되지 않은 전압 레벨을 갖는다. 순차적으로 2-비트 데이터 '10', '11', '01', '00'에 대응하는 전압 레벨로 제 1 및 제 2 수신 신호(RXN, RXP)가 제공되는 것으로 가정하기로 한다. 제 1 및 제 2 수신 신호(RXN, RXP)는 제 1 비교기(230, 도 8 참조)에 전달되어 MSB를 결정하는 비교 연산에 사용된다. 예를 들면, 제 2 수신 신호(RXP)의 레벨이 MSB 기준 전압(VMSB)보다 높은 경우, MSB는 논리 '1'로 결정될 것이다. 반면, 제 2 수신 신호(RXP)의 레벨이 MSB 기준 전압(VMSB)보다 낮은 경우, MSB는 논리 '0'으로 결정될 수 있다.
MSB의 논리값에 따라 LSB의 논리값을 결정하기 위한 신호들이 결정된다. 만일, MSB의 논리값이 논리 '1'인 경우, LSB를 결정하기 위해서는 제 2 수신 신호(RXP)와 제 3 수신 신호(RXN+)가 사용된다. 하지만, MSB의 논리값이 논리 '0'으로 결정된 경우, LSB를 결정하기 위해서는 제 1 수신 신호(RXN)와 제 4 수신 신호(RXP+)가 사용될 것이다.
LSB의 논리값을 결정하기 위해, 선택된 수신 신호들은 LSB 기준 전압(VLSB)과 비교될 것이다. 만일, MSB가 논리 '0'으로 결정되어, 제 1 수신 신호(RXN)와 제 4 수신 신호(RXP+)가 LSB의 논리값을 결정하기 위해 선택되는 경우를 가정하자. 그러면, 제 4 수신 신호(RXP+)의 레벨이 LSB 기준 전압(VLSB)보다 높으면, LSB의 논리값은 '1'로 결정된다. 따라서, 2-비트 수신 데이터는 논리값 '01'로 결정될 수 있다.
반면, MSB가 논리 '1'로 결정되어, 제 3 수신 신호(RXN+)와 제 2 수신 신호(RXP)가 LSB의 논리값을 결정하기 위해 선택되는 경우를 가정하자. 그러면, 제 2 수신 신호(RXP)의 레벨이 LSB 기준 전압(VLSB)보다 낮으면, LSB의 논리값은 '1'로 결정되고, 제 2 수신 신호(RXP)의 레벨이 LSB 기준 전압(VLSB)보다 높으면, LSB의 논리값은 '0'으로 결정될 수 있다.
도 12는 본 발명의 PAM 수신기에서 수행되는 결정 동작을 보여주는 도면이다. 도 12를 참조하면, PAM 수신기(200)는 수신된 PAM 신호로부터 오프셋을 선택적으로 부가하여 제 1 내지 제 4 수신 신호(RXN, RXP, RXN+, RXP+)를 생성한다. 그리고 제 1 내지 제 4 수신 신호(RXN, RXP, RXN+, RXP+)를 비교하여 2-비트 수신 데이터를 결정한다.
먼저, PAM 수신기(200)는 제 1 내지 제 2 수신 신호(RXN, RXP)를 이용하여 MSB를 결정한다. 이러한 과정은 도시된 ①의 과정에서 자세히 도시되어 있다. 제 2 수신 신호(RXP)의 레벨이 MSB 기준 전압(VMSB)보다 높으면(중심에서 좌측), PAM 수신기(200)는 MSB의 논리값을 '1'로 결정할 것이다. 반면, 제 2 수신 신호(RXP)의 레벨이 MSB 기준 전압(VMSB)보다 낮으면(중심에서 우측), PAM 수신기(200)는 MSB의 논리값을 '0'으로 결정할 것이다.
만일, 제 1 비교기(230)에 의해서 결정된 MSB가 논리 '1'인 경우, LSB의 논리값을 결정하기 위해 제 3 수신 신호(RXN+)와 제 2 수신 신호(RXP)가 사용될 것이다. 즉, 제 2 비교기(240)에서 결정된 LSB가 선택된다. 도시된 ③의 과정에 이러한 LSB의 결정 방법이 도시되어 있다. 즉, 제 2 수신 신호(RXP)의 레벨이 LSB 기준 전압(VLSB)보다 높으면 LSB는 논리 '0'으로, 제 2 수신 신호(RXP)의 레벨이 LSB 기준 전압(VLSB)보다 낮으면, LSB는 논리 '1'로 결정될 것이다.
반면, 제 1 비교기(230)에 의해서 결정된 MSB가 논리 '0'인 경우, LSB의 논리값을 결정하기 위해 제 1 수신 신호(RXN)와 제 4 수신 신호(RXP+)가 사용될 것이다. 즉, 제 3 비교기(250)에서 결정된 LSB의 논리값이 선택된다. 도시된 ②의 절차에서 이러한 LSB의 결정 방법이 도시되어 있다. 제 4 수신 신호(RXP+)의 레벨이 LSB 기준 전압(VLSB)보다 높으면 LSB는 논리 '1'로, 제 4 수신 신호(RXP+)의 레벨이 LSB 기준 전압(VLSB)보다 낮으면, LSB는 논리 '0'으로 결정될 것이다.
이상에서는 본 발명의 실시 예에 따른 PAM 수신기(200)는 수신된 PAM 신호의 전압 레벨을 사용하여 MSB와 LSB를 결정할 수 있다. 따라서, 데이터 전송이 존재하지 않는 구간에서도 고정적으로 전류를 소모하는 일반적인 PAM 수신기에 비해서 소모 전력을 줄일 수 있다.
도 13은 본 발명의 다른 특징에 따른 PAM 수신기의 구조를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, PAM 수신기(300)는 수신되는 데이터의 패턴에 따라 수신 신호(RXP, RXN)에 대해 선택적으로 오프셋을 적용할 수 있다. PAM 수신기(300)는 오프셋 적용부(310, 320), 멀티플렉서(330), 그리고 결정 피드백 이퀄라이저(340)를 포함할 수 있다.
오프셋 적용부(310, 320)는 수신 신호(RXN, RXP)에 일정한 레벨의 오프셋(±α)을 인가하는 구조이다. 수신 신호(RXN, RXP)에 오프셋을 적용하기 위한 회로 구조는 앞서 도 10에서 설명된 제 2 스위치드 커패시터 서머(220)와 유사한 방식으로 구현될 수 있다. 제 1 오프셋 적용부(310)는 수신 신호(RXN, RXP)에 오프셋을 가산하는 방식으로 수신 신호(RXN, RXP)를 처리할 수 있다. 그리고 제 2 오프셋 적용부(320)는 수신 신호(RXN, RXP)에 오프셋을 감산하는 방식으로 수신 신호(RXN, RXP)를 처리할 수 있다.
멀티플렉서(330)는 오프셋 적용부(310, 320)의 출력중 어느 하나를 선택할 수 있다. 특히, 멀티플렉서(330)는 결정 피드백 이퀄라이저(340)에 의해서 검출된 수신 데이터의 패턴에 따라 오프셋 적용부들(310, 320) 중 어느 하나를 선택할 수 있다.
결정 피드백 이퀄라이저(340)는 수신 신호의 데이터를 필터링하여 출력 데이터(Dout)로 제공한다. 특히, 결정 피드백 이퀄라이저(340)는 결정된 출력 데이터(Dout)의 패턴을 검출하여 수신 신호(RXN, RXP)에 적용하는 오프셋의 크기나 종류를 결정할 수 있다.
도 14a 내지 도 14c는 본 발명의 데이터 패턴에 따른 오프셋 선택 방법을 예시적으로 보여주는 타이밍도이다. 도 14a는 특정 데이터 패턴 '0001000'에 대응하는 송신 신호의 파형을 예시적으로 보여준다. 도 14b는 도 14a의 송신 신호에 대응하는 수신 신호의 파형을 예시적으로 보여준다.
도 14b를 참조하면, 논리 '1'에 대응하는 구간에서 수신 신호들(RXN, RXP) 사이의 차동값을 증가할수록 높은 데이터 신뢰성을 갖는다. 따라서, 수신 신호(RXP)에 오프셋(α)을 가산하는 오프셋 처리를 통해서 수신 데이터의 신뢰성을 높일 수 있다. 또는, 수신 신호(RXN)에 오프셋(α)을 감산하는 처리를 통해서 수신 데이터의 신뢰성을 높일 수 있다.
도 14c는 도 14b에 도시된 데이터 패턴과 반대의 경우에 구현될 수 있는 오프셋 처리 방법을 보여준다. 특정 데이터 패턴 '1110111'과 같은 데이터 패턴의 경우, 논리 '0'에 대응하는 구간에서 수신 신호들(RXN, RXP) 사이의 차동값을 증가시키기 위한 오프셋 처리가 가능하다. 따라서, 수신 신호(RXP)에 오프셋(α)을 감산하는 오프셋 처리를 통해서 수신 데이터의 신뢰성을 높일 수 있다. 또는, 수신 신호(RXN)에 오프셋(α)을 가산하는 처리를 통해서 수신 데이터의 신뢰성을 높일 수 있다. 또는, 오프셋(α)의 가산 처리와 감산 처리를 모두 적용할 수도 있을 것이다.
이상에서는 PAM 수신 신호에 대해 데이터 패턴에 따른 오프셋을 적용하는 방법이 간략히 설명되었다. 이러한 데이터 패턴에 따른 오프셋의 적용은 PAM4 수신기에서는 LSB 데이터와 MSB 데이터에 개별적으로 적용될 수 있을 것이다. 더불어, 도시되지는 않았지만, PAM 송신기에서도 데이터 패턴에 따른 이퀄라이저의 설정이 가능함을 잘 이해될 것이다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 직렬 데이터(Serial data)를 제 1 데이터 그룹과 제 2 데이터 그룹 중 어느 하나에 포함되는 멀티-비트 송신 데이터로 인코딩하는 펄스 진폭 변조 인코더;
    상기 제 1 데이터 그룹에 포함되는 제 1 멀티-비트 송신 데이터를 제 1 전압 스윙 폭을 갖는 제 1 차동 신호로 변환하는 제 1 드라이버;
    상기 제 2 데이터 그룹에 포함되는 제 2 멀티-비트 송신 데이터를 상기 제 1 전압 스윙 폭보다 좁은 제 2 전압 스윙 폭을 갖는 제 2 차동 신호로 변환하는 제 2 드라이버;
    상기 제 2 차동 신호를 생성하기 위한 제 1 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 1 전압 레귤레이터;
    상기 제 1 로우 스윙 전압보다 낮은 제 2 로우 스윙 전압을 상기 제 2 드라이버에 제공하는 제 2 전압 레귤레이터; 그리고
    상기 제 2 드라이버의 비활성화에 따라 상기 제 1 전압 레귤레이터와 상기 제 2 전압 레귤레이터 사이에 전류 경로를 제공하는 정전류 부하 스위치를 포함하는 펄스 진폭 변조 송신기.
  2. 제 1 항에 있어서,
    상기 펄스 진폭 변조 인코더는 상기 멀티-비트 송신 데이터의 논리값에 따라 상기 제 1 드라이버와 상기 제 2 드라이버 중에 어느 하나를 활성화하는 펄스 진폭 변조 송신기.
  3. 제 1 항에 있어서,
    상기 펄스 진폭 변조 인코더는 PAM4 신호 방식에 따라 2-비트 단위의 상기 멀티-비트 송신 데이터를 생성하며,
    상기 제 1 드라이버는 '00' 및 '10'의 논리값을 갖는 상기 제 1 멀티-비트 송신 데이터에 응답하여 상기 제 1 차동 신호를 출력하고,
    상기 제 2 드라이버는 '01' 및 '11'의 논리값을 갖는 상기 제 2 멀티-비트 송신 데이터에 응답하여 제 2 차동 신호를 출력하는 펄스 진폭 변조 송신기.
  4. 제 3 항에 있어서,
    상기 제 1 드라이버는:
    상기 제 1 멀티-비트 송신 데이터가 논리 '10'일 때, 상기 제 1 로우 스윙 전압보다 높은 송신 전원 전압을 제 1 차동 출력단으로 전달하는 제 1 트랜지스터;
    상기 제 1 멀티-비트 송신 데이터가 논리 '10'일 때, 접지 전압을 제 2 차동 출력단으로 전달하는 제 2 트랜지스터;
    상기 제 1 멀티-비트 송신 데이터가 논리 '00'일 때, 상기 송신 전원 전압을 상기 제 2 차동 출력단으로 전달하는 제 3 트랜지스터; 그리고
    상기 제 1 멀티-비트 송신 데이터가 논리 '00'일 때, 상기 접지 전압을 상기 제 1 차동 출력단으로 전달하는 제 4 트랜지스터를 포함하는 펄스 진폭 변조 송신기.
  5. 제 4 항에 있어서,
    상기 제 2 드라이버는:
    상기 제 2 멀티-비트 송신 데이터가 논리 '11'일 때, 상기 제 1 로우 스윙 전압을 상기 제 1 차동 출력단으로 전달하는 제 5 트랜지스터;
    상기 제 2 멀티-비트 송신 데이터가 논리 '11'일, 때 상기 제 2 로우 스윙 전압을 상기 제 2 차동 출력단으로 전달하는 제 6 트랜지스터;
    상기 제 2 멀티-비트 송신 데이터가 논리 '01'일 때, 상기 제 2 로우 스윙 전압을 상기 제 1 차동 출력단으로 전달하는 제 7 트랜지스터; 그리고
    상기 제 2 멀티-비트 송신 데이터가 논리 '01'일 때, 상기 제 1 로우 스윙 전압을 상기 제 2 차동 출력단으로 전달하는 제 8 트랜지스터를 포함하는 펄스 진폭 변조 송신기.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 정전류 부하 스위치는, 상기 제 1 드라이버를 활성화하는 하이 스윙 인에이블 신호에 응답하여 턴온되는 직렬 연결된 적어도 2개의 트랜지스터들을 포함하는 펄스 진폭 변조 송신기.
  12. 제 1 항에 있어서,
    상기 정전류 부하 스위치는 상기 제 2 드라이버가 비활성화되면, 상기 제 1 전압 레귤레이터의 출력단과 상기 제 2 전압 레귤레이터의 출력단을 전기적으로 연결하는 펄스 진폭 변조 송신기.
  13. 제 1 항에 있어서,
    상기 펄스 진폭 변조 인코더는 상기 송신 데이터의 논리값에 따라 상기 제 1 드라이버와 상기 제 2 드라이버 중에 어느 하나를 활성화하는 펄스 진폭 변조 송신기.
  14. 제 13 항에 있어서,
    상기 정전류 부하 스위치는 상기 제 2 드라이버가 활성화되면, 상기 전류 경로를 차단하는 펄스 진폭 변조 송신기.
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