JP2020048053A - 送信装置及び通信システム - Google Patents

Abstract

【課題】有線通信を適切に行うことができる送信装置及び通信システムを提供する。【解決手段】送信装置は、波形処理回路と送信ノードとを有する。波形処理回路は、変調信号の信号レベルについて第１の信号レベルＬＶ１及び第２の信号レベルＬＶ４の間の遷移を検出した場合、検出された遷移の前後の信号レベルの振幅を変更する。変調信号は、第１の信号レベル、第２の信号レベル、第３の信号レベルＬＶ２、第４の信号レベルＬＶ３の間で遷移可能である。第２の信号レベルは、第１の信号レベルより高い信号レベルである。第３の信号レベルは、第１の信号レベル及び第２の信号レベルの間の信号レベルである。第４の信号レベルは、第３の信号レベル及び第２の信号レベルの間の信号レベルである。送信ノードは、波形処理回路が電気的に接続されており、有線通信路に電気的に接続可能である。【選択図】図５

Description

本実施形態は、送信装置及び通信システムに関する。

通信システムでは、送信装置と受信装置との間を有線通信路で接続して、有線通信を行うことがある。このとき、有線通信が高品質に行われることが望まれる。

特許第６２２７７３３号公報

一つの実施形態は、有線通信を高品質に行うことができる送信装置及び通信システムを提供することを目的とする。

一つの実施形態によれば、波形処理回路と送信ノードとを有する送信装置が提供される。波形処理回路は、パルス振幅変調信号の信号レベルについて第１の信号レベル及び第２の信号レベルの間の遷移を検出した場合、検出された遷移の前後の信号レベルの振幅を変更する。変調信号は、第１の信号レベル、第２の信号レベル、第３の信号レベル、第４の信号レベルの間で遷移可能である。第２の信号レベルは、第１の信号レベルより高い信号レベルである。第３の信号レベルは、第１の信号レベル及び第２の信号レベルの間の信号レベルである。第４の信号レベルは、第３の信号レベル及び第２の信号レベルの間の信号レベルである。送信ノードは、波形処理回路が電気的に接続されており、有線通信路に電気的に接続可能である。

図１は、第１の実施形態にかかる送信装置が適用された通信システムの構成を示す図である。 図２は、第１の実施形態における波形処理回路の構成を示す図である。 図３は、第１の実施形態における調整情報のデータ構造を示す図である。 図４は、第１の実施形態における変換情報のデータ構造を示す図である。 図５は、第１の実施形態における送信信号を示す波形図である。 図６は、第１の実施形態における送信信号のアイパターンを示す図である。 図７は、第１の実施形態の変形例における波形処理回路の構成を示す図である。 図８は、第１の実施形態の変形例における波形処理回路の動作を示す波形図である。 図９は、第１の実施形態の変形例における変換情報のデータ構造を示す図である。 図１０は、第１の実施形態の変形例における送信信号を示す波形図である。 図１１は、第２の実施形態における波形処理回路の構成を示す図である。 図１２は、第２の実施形態における波形処理回路の動作を示す波形図である。 図１３は、第２の実施形態における調整情報のデータ構造を示す図である。 図１４は、第２の実施形態における変換情報のデータ構造を示す図である。 図１５は、第２の実施形態における送信信号のアイパターンを示す図である。

以下に添付図面を参照して、実施形態にかかる送信装置及び通信システムに適用される波形処理回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる送信装置は、有線通信を行う通信システムに適用され得る。具体的には、送信装置１００は、例えば図１に示すような通信システム４００に適用可能である。図１は、送信装置１００が適用された通信システム４００の構成を示すブロック図である。

通信システム４００は、送信装置１００、有線伝送路２００、及び受信装置３００を有する。送信装置１００及び受信装置３００は、有線伝送路２００を介して通信可能に接続されている。送信装置１００は、送信データでパルス振幅変調をかけた変調信号を生成し、変調信号を有線伝送路２００経由で受信装置３００へ送信する。受信装置３００は、イコライザ３０２、及び内部回路３０３を有する。受信装置３００は、変調信号を送信装置１００から有線伝送路２００経由で受信するために、イコライザ３０２により伝送路による信号減衰を等化し、等化した信号を内部回路３０３へ供給する。内部回路３０３は、変調信号に基づいて送信データを復元し、復元されたデータ用いて所定の動作を行うことができる。

例えば、変調信号が２ビットのビットパターンに対応する４値のパルス振幅変調（ＰＡＭ４：Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ４）の信号である場合、変調信号は、４つの信号レベルＬＶ１〜ＬＶ４を取り得る（図６（ａ）参照）。例えば、信号レベル（第１の信号レベル）ＬＶ１は、ビットパターン“００”を表す。信号レベル（第３の信号レベル）ＬＶ２は、ビットパターン“０１”を表す。信号レベル（第４の信号レベル）ＬＶ３は、ビットパターン“１０”を表す。信号レベル（第２の信号レベル）ＬＶ４は、ビットパターン“１１”を表す。

受信装置３００におけるＰＡＭ４信号の受信波形は、高調波成分の減衰によるスルーレート低下の影響を受け、最大遷移幅に対応した信号レベルＬＶ１及び信号レベルＬＶ４間のアイパターンにおいて、時間マージン最大となる電圧と振幅マージンが最大となる電圧とが異なる傾向にある。時間マージンとは、受信波形における信号レベルから適正にデータを復元可能な時間の余裕範囲を指す。振幅マージンとは、受信波形における信号レベルから適正にデータを復元可能な振幅の余裕範囲を指す。このため、振幅マージン最大値に合わせた場合、時間マージンが狭くなる可能性があり、時間マージン最大値に合わせた場合、振幅マージンが狭くなる可能性がある。

そこで、本実施形態では、送信装置１００において、最大遷移幅に対応した信号レベル間の遷移を検出した場合にその遷移の前後の信号レベルを変更した送信信号を生成することで、その送信信号を受信した受信装置における振幅マージンの確保と時間マージンの確保との両立化を図る。

具体的には、送信装置が変調信号（例えば、ＰＡＭ４信号）における最大遷移幅に対応する遷移パターンを検出した場合、検出された遷移の前後の信号レベルを変更する。例えば、４つの信号レベルＬＶ１〜ＬＶ４のうち最小の信号レベルＬＶ１を小さくしたり、最大の信号レベルＬＶ４を大きくしたりする。これにより、最大遷移幅に対応した信号レベルＬＶ１及び信号レベルＬＶ４間のアイパターンにおいて、振幅マージン最大値に合わせた場合の時間マージンを拡大できる。すなわち、この波形処理が行われた信号が有線伝送路２００経由で受信される受信装置において、最大遷移幅に対応した信号レベルＬＶ１及び信号レベルＬＶ４間のアイパターンにおける開口を広く確保でき、振幅マージンの確保と時間マージンの確保との両立化が可能となる。

より具体的には、図１に示すように、送信装置１００は、変調部１０１、波形処理回路１、及びドライバ１０２を有する。変調部１０１は、送信データを受け、送信データに多値振幅変調をかけた変調信号を生成して波形処理回路１へ供給する。変調部１０１は、回路としてハードウェア的に実装され得る。

波形処理回路１は、変調信号の遷移パターンを検出する。遷移パターンの検出は、遷移タイミング前の送信データと遷移タイミング後の送信データとを参照することで行うことができる。波形処理回路１は、最大遷移幅に対応する遷移パターンを検出した場合、検出された遷移タイミングの前後の信号レベルを変更する。

最大遷移幅に対応する遷移パターンとして、信号レベルＬＶ１→信号レベルＬＶ４が検出された場合、波形処理回路１は、信号レベルＬＶ１を小さくするとともに、信号レベルＬＶ４を大きくする。あるいは、最大遷移幅に対応する遷移として、信号レベルＬＶ４→信号レベルＬＶ１が検出された場合、波形処理回路１は、信号レベルＬＶ４を大きくするとともに、信号レベルＬＶ１を小さくする。信号レベルＬＶ１を小さくすることは、信号レベルの制御値をデジタル的に減算することで実装可能である。信号レベルＬＶ４を大きくすることは、信号レベルの制御値をデジタル的に加算することで実装可能である。

図２は、波形処理回路１の構成の一例を示す図である。

波形処理回路１は、フリップフロップ回路２、フリップフロップ回路３、フリップフロップ回路４、エンコーダ（Ｅｎｃｏｄｅｒ）５、及びＤＡコンバータ（ＤＡＣ）６を有する。

フリップフロップ回路２は、データ入力端子ＤがノードＮ１に電気的に接続され、クロック端子ＣＫがノードＮ２に電気的に接続され、出力端子ＱがノードＮ３を介してフリップフロップ回路３及びエンコーダ５に電気的に接続されている。ノードＮ１は、データノードであり、変調部１０１から送信データが供給される。ノードＮ２は、クロックノードであり、クロック発生回路（図示せず）から、タイミング調整されたクロックＣＬＫが供給される。

フリップフロップ回路３は、データ入力端子ＤがノードＮ３を介してフリップフロップ回路２に電気的に接続され、クロック端子ＣＫがノードＮ２に電気的に接続され、出力端子ＱがノードＮ４を介してフリップフロップ回路４及びエンコーダ５に電気的に接続されている。

フリップフロップ回路４は、データ入力端子ＤがノードＮ４を介してフリップフロップ回路３に電気的に接続され、クロック端子ＣＫがノードＮ２に電気的に接続され、出力端子Ｑがエンコーダ５に電気的に接続されている。

各フリップフロップ回路２〜４は、例えば、２ビットのフリップフロップ回路である。フリップフロップ回路２〜４は、直列に接続されているとともに共通のクロックＣＬＫを受けるように構成されており、ＣＬＫ周期の遅延段が直列接続されたディレイチェーンを構成し得る。各フリップフロップ回路２〜４の出力がエンコーダ５に電気的に接続されており、エンコーダ５は、互いに遅延量の異なるデータを受けることができる。

フリップフロップ回路２は、ノードＮ１を介して２ビットのデータＤＩＮ＜１：０＞を受け得る。フリップフロップ回路２は、クロックＣＬＫがH→Lレベルへ切り替わるタイミングで取得したデータＤＩＮ＜１：０＞をCLKがL→Hのタイミングで出力し、データＰＯＳＴ＜１：０＞としてノードＮ３を介してフリップフロップ回路３及びエンコーダ５へ供給する。すなわち、データＰＯＳＴ＜１：０＞は、データＤＩＮ＜１：０＞に対して１ＣＬＫ周期で遅延されたデータとなり得る。

フリップフロップ回路３は、クロックＣＬＫがH→Lレベルへ切り替わるタイミングで取得したデータＰＯＳＴ＜１：０＞をCLKがL→Hのタイミングで出力し、データＭＡＩＮ＜１：０＞としてノードＮ４を介してフリップフロップ回路４及びエンコーダ５へ供給する。すなわち、データＭＡＩＮ＜１：０＞は、データＰＯＳＴ＜１：０＞に対して１ＣＬＫ周期で遅延されたデータとなり得る。

フリップフロップ回路４は、クロックＣＬＫがH→Lレベルへ切り替わるタイミングで取得したデータＭＡＩＮ＜１：０＞をCLKがL→Hのタイミングで出力し、データＰＲＥ＜１：０＞としてエンコーダ５へ供給する。すなわち、データＰＲＥ＜１：０＞は、データＭＡＩＮ＜１：０＞に対して１ＣＬＫ周期で遅延されたデータとなり得る。

エンコーダ５は、データＰＯＳＴ＜１：０＞をフリップフロップ回路２からノードＮ３経由で受け、データＭＡＩＮ＜１：０＞をフリップフロップ回路３からノードＮ４経由で受け、データＰＲＥ＜１：０＞をフリップフロップ回路４から受ける。

データＰＲＥ＜１：０＞はデータＭＡＩＮ＜１：０＞に対して１ＣＬＫ周期前のデータであり、エンコーダ５は、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞との組み合わせに基づき、この２ＣＬＫ周期における遷移が最大遷移幅であることに応じた振幅の調整を行うことができる。

例えば、エンコーダ５は、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞との組み合わせについて、図３（ａ）に示すような調整情報に従って、振幅の調整を行うことができる。図３（ａ）は、調整情報のデータ構造を示す図である。

エンコーダ５は、データＭＡＩＮ＜１：０＞＝００でありデータＰＲＥ＜１：０＞＝１１である場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移（すなわち、図６（ａ）に示すＬＶ４→ＬＶ１の遷移）であるとして、制御データＢＯＯＳＴ＿ＰＲＥ＝１にしてＤＡＣ６へ供給する。制御データＢＯＯＳＴ＿ＰＲＥ＝１は、データＰＲＥ＜１：０＞との関係でデータＭＡＩＮ＜１：０＞の振幅を変更すべきであることを示す。

あるいは、エンコーダ５は、データＭＡＩＮ＜１：０＞＝１１でありデータＰＲＥ＜１：０＞＝００である場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移（すなわち、図６（ａ）に示すＬＶ１→ＬＶ４の遷移）であるとして、制御データＢＯＯＳＴ＿ＰＲＥ＝１にしてＤＡＣ６へ供給する。

あるいは、エンコーダ５は、データＭＡＩＮ＜１：０＞及びデータＰＲＥ＜１：０＞が上記以外の組み合わせである場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移でないとして、制御データＢＯＯＳＴ＿ＰＲＥ＝０にしてＤＡＣ６へ供給する。制御データＢＯＯＳＴ＿ＰＲＥ＝０は、データＰＲＥ＜１：０＞との関係でデータＭＡＩＮ＜１：０＞の振幅を変更すべきでないことを示す。

また、図２に示すデータＰＯＳＴ＜１：０＞はデータＭＡＩＮ＜１：０＞に対して１ＣＬＫ周期後のデータであり、エンコーダ５は、データＰＯＳＴ＜１：０＞とデータＭＡＩＮ＜１：０＞との組み合わせに基づき、この２ＣＬＫ周期における遷移が最大遷移幅であることに応じた振幅の調整を行うことができる。

例えば、エンコーダ５は、データＰＯＳＴ＜１：０＞とデータＭＡＩＮ＜１：０＞との組み合わせについて、図３（ｂ）に示すような調整情報に従って、振幅の調整を行うことができる。図３（ｂ）は、調整情報のデータ構造を示す図である。

エンコーダ５は、データＰＯＳＴ＜１：０＞＝００でありデータＭＡＩＮ＜１：０＞＝１１である場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移（すなわち、図６（ａ）に示すＬＶ４→ＬＶ１の遷移）であるとして、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１にしてＤＡＣ６へ供給する。制御データＢＯＯＳＴ＿ＰＯＳＴ＝１は、データＰＯＳＴ＜１：０＞との関係でデータＭＡＩＮ＜１：０＞の振幅を変更すべきであることを示す。

あるいは、エンコーダ５は、データＰＯＳＴ＜１：０＞＝１１でありデータＭＡＩＮ＜１：０＞＝００である場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移（すなわち、図６（ａ）に示すＬＶ１→ＬＶ４の遷移）であるとして、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１にしてＤＡＣ６へ供給する。

あるいは、エンコーダ５は、データＰＯＳＴ＜１：０＞及びデータＭＡＩＮ＜１：０＞が上記以外の組み合わせである場合、この２ＣＬＫ周期における遷移が最大遷移幅に対応する遷移でないとして、制御データＢＯＯＳＴ＿ＰＯＳＴ＝０にしてＤＡＣ６へ供給する。制御データＢＯＯＳＴ＿ＰＯＳＴ＝０は、データＰＯＳＴ＜１：０＞との関係でデータＭＡＩＮ＜１：０＞の振幅を変更すべきでないことを示す。

また、エンコーダ５は、データＭＡＩＮ＜１：０＞をデータＤＭ＜１：０＞としてＤＡＣ６へ供給する。

ＤＡＣ６は、エンコーダ５から供給された制御データＢＯＯＳＴ＿ＰＲＥ，ＢＯＯＳＴ＿ＰＯＳＴに基づいて、データＤＭ＜１：０＞をＤＡ変換し出力電圧ＶＯＵＴを生成する。

例えば、ＤＡＣ６は、ＤＡ変換について、図４に示すような変換情報に従って、ＤＡ変換を行うことができる。図４は、変換情報のデータ構造を示す図である。

ＤＡＣ６は、データＤＭ＜１：０＞＝００であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、データ「００」に対してＢＯＯＳＴ＿ＰＯＳＴの調成分とＢＯＯＳＴ＿ＰＲＥの調成分とを減算し、減算結果をＤＡ変換してＶＯＵＴ＝−Ｖｏ−２×Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝００であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１、制御データＢＯＯＳＴ＿ＰＲＥ＝０である場合、又は、制御データＢＯＯＳＴ＿ＰＯＳＴ＝０、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、データ「００」に対してＢＯＯＳＴ＿ＰＯＳＴの調成分を減算し、減算結果をＤＡ変換してＶＯＵＴ＝−Ｖｏ−Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝００であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝０、制御データＢＯＯＳＴ＿ＰＲＥ＝０である場合、データ「００」をＤＡ変換してＶＯＵＴ＝−Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝０１である場合、制御データＢＯＯＳＴ＿ＰＯＳＴ，ＢＯＯＳＴ＿ＰＲＥの値に関わらず、データ「０１」をＤＡ変換してＶＯＵＴ＝−（１／３）×Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１０である場合、制御データＢＯＯＳＴ＿ＰＯＳＴ，ＢＯＯＳＴ＿ＰＲＥの値に関わらず、データ「１０」をＤＡしてＶＯＵＴ＝（１／３）×Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝０、制御データＢＯＯＳＴ＿ＰＲＥ＝０である場合、データ「１１」をＤＡ変換してＶＯＵＴ＝Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝０、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、又は、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１、制御データＢＯＯＳＴ＿ＰＲＥ＝０である場合、データ「１１」に対してＢＯＯＳＴ＿ＰＲＥの調成分を加算し、加算結果をＤＡ変換してＶＯＵＴ＝Ｖｏ＋Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、データ「１１」に対してＢＯＯＳＴ＿ＰＯＳＴの調成分とＢＯＯＳＴ＿ＰＲＥの調成分とを加算し、加算結果をＤＡ変換してＶＯＵＴ＝Ｖｏ＋２×Ｖｂを出力する。

図３、図４に示される波形処理を時系列で示すと図５のようになる。図５は、波形処理回路１で波形処理された送信信号を示す波形図である。ＰＡＭ４の信号の１シンボルに対応する期間がＵＩ（Ｕｎｉｔ Ｉｎｖｅｒｖａｌ）と呼ばれる。図２〜図４の例では、ＣＬＫの１周期が波形処理の１ＵＩに対応しており、図５では、１ＵＩの期間ごとに波形が処理され伝送されている。

例えば、期間ＵＩ−１と期間ＵＩ−２とを見ると、信号レベルＬＶ１→ＬＶ４の遷移であり最大遷移幅に対応した遷移が行われているので、その遷移の前後の信号レベルＬＶ１，ＬＶ４がそれぞれＬＶ１ａ，ＬＶ４ａに調整されている。すなわち、白抜きの矢印で示すように、信号レベルＬＶ１が信号レベルＬＶ１ａに下げられ、信号レベルＬＶ４が信号レベルＬＶ４ａに上げられる。

期間ＵＩ−２と期間ＵＩ−３とを見ると、信号レベルＬＶ４→ＬＶ２の遷移であり最大遷移幅に対応していないので、調整は行われない。

期間ＵＩ−１１と期間ＵＩ−１２とを見ると、信号レベルＬＶ１→ＬＶ４の遷移であり最大遷移幅に対応した遷移が行われているので、その遷移の前の信号レベルＬＶ１がＬＶ１ａに調整されている。すなわち、白抜きの矢印で示すように、信号レベルＬＶ１が信号レベルＬＶ１ａに下げられる。

期間ＵＩ−１１と期間ＵＩ−１２と期間ＵＩ−１３とを見ると、信号レベルＬＶ１→ＬＶ４，ＬＶ４→ＬＶ１の遷移であり最大遷移幅に対応した遷移が２つ連続して行われているので、その遷移の前後の信号レベルＬＶ４がＬＶ４ａ’に調整されている。すなわち、白抜きの矢印で示すように、信号レベルＬＶ４が信号レベルＬＶ４ａに上げられ、信号レベルＬＶ４ａが信号レベルＬＶ４ａ’にさらに上げられる。

期間ＵＩ−１２と期間ＵＩ−１３とを見ると、信号レベルＬＶ４→ＬＶ１の遷移であり最大遷移幅に対応した遷移が行われているので、その遷移の後の信号レベルＬＶ１がＬＶ１ａに調整されている。すなわち、白抜きの矢印で示すように、信号レベルＬＶ１が信号レベルＬＶ１ａに下げられる。

これを振幅マージン及び時間マージンについてみると、図６のようになる。図６（ａ）は、波形の調整前における送信信号のアイパターンを示し、図６（ｂ）は、波形の調整後における送信信号のアイパターンを示す。

調整前の図６（ａ）では、信号レベルＬＶ３と信号レベルＬＶ４との間の信号レベル判定の閾値を設定する際に、時間マージン及び振幅マージンを確保しようとした場合にいずれかが犠牲になる。すなわち、振幅マージンΔＶｍ２を確保するために、信号レベルＬＶ３と信号レベルＬＶ４との中間レベルに信号レベル判定の閾値を設定すると、時間マージンが犠牲になってΔＴｍ２へと狭くなる。時間マージンΔＴｍ１を確保するために、信号レベルＬＶ３と信号レベルＬＶ４との中間レベルより信号レベルＬＶ３側に信号レベル判定の閾値を設定すると、振幅マージンが犠牲になってΔＶｍ１へと狭くなる。

それに対して、調整後の図６（ｂ）では、時間マージンの確保と振幅マージンの確保とを両立できる。すなわち、振幅マージンΔＶｍ２に相当する振幅マージンΔＶｍ２’を確保しながら、時間マージンΔＴｍ１に相当する時間マージンΔＴｍ１’を確保できる。

なお、図示しないが、このように調整された送信信号を、有線伝送路２００を介して受信した受信装置における受信信号のアイパターンも同様の傾向を示すことは当業者であれば容易に理解される。

以上のように、第１の実施形態では、送信装置１００において、最大遷移幅に対応した信号レベル間の遷移を検出した場合にその遷移の前後の信号レベルの振幅を変更して送信信号を生成する。これにより、その送信信号を受信した受信装置における振幅マージンの確保と時間マージンの確保との両立化を図ることができる。

なお、図５の波形図を見ると、期間ＵＩ−１２の振幅の調整幅は、期間ＵＩ−１１，ＵＩ−１２間の振幅調整と期間ＵＩ−１２，ＵＩ−１３間の振幅調整とが重なるため、他の振幅調整された期間ＵＩ−１，ＵＩ−２，ＵＩ−１１，ＵＩ−１３における調整幅の約２倍になっている。例えば、振幅調整を行う期間を０．５ＵＩ（ＰＡＭ信号の１シンボルに対応する期間の半分）にすれば、このような振幅調整の重なりを抑制できることが期待される。

そのような考えに基づき、第１の実施形態の変形例では、図７に示すように波形処理回路１ｉを構成することができる。図７は、第１の実施形態の変形例における波形処理回路１ｉの構成を示す図である。

送信装置１００ｉにおける波形処理回路１ｉは、フリップフロップ回路２，４（図２参照）に代えてフリップフロップ回路２ｉ，４ｉを有する。フリップフロップ回路２ｉ，４ｉは、それぞれ、クロック端子ＣＫがノードＮ５ｉに電気的に接続されている。ノードＮ５ｉには、クロック発生回路（図示せず）からクロックＣＬＫＤが供給される。

図８に示すように、ここでクロックＣＬＫ及びクロックＣＬＫＤはデューティー７５％程度の信号を使用する。クロックＣＬＫＤは、クロックＣＬＫを半周期遅延させたクロックである。図８は、波形処理回路１ｉの動作を示す波形図である。フリップフロップ回路２ｉ，３，４ｉは、直列に接続されているとともにクロックＣＬＫ及びクロックＣＬＫＤを交互に受けるように構成されており、ＣＬＫ半周期の遅延段が直列接続されたディレイチェーンを構成し得る。各フリップフロップ回路２ｉ，３，４ｉの出力がエンコーダ５に電気的に接続されており、エンコーダ５は、半ＣＬＫ周期ごとに遅延量の異なるデータを受けることができる。

例えば、ノードＮ１で受ける時点ではデータＰＯＳＴ＜１：０＞はデータＭＡＩＮ＜１：０＞に対して１ＣＬＫ周期後のデータであるが、図８に示すように、エンコーダ５は、データＰＯＳＴ＜１：０＞とデータＭＡＩＮ＜１：０＞とを約半ＣＬＫ周期の時間差ΔＴｐｍで受けることができる。エンコーダ５は、データＰＯＳＴ＜１：０＞とデータＭＡＩＮ＜１：０＞との組み合わせに基づき、１ＣＬＫ周期における遷移が最大遷移幅であることに応じた振幅の調整を約半ＣＬＫ周期の単位で行うことができる。例えば、エンコーダ５は、データＰＯＳＴ＜１：０＞とデータＭＡＩＮ＜１：０＞との組み合わせに基づき、１ＣＬＫ周期ＴＰ１における遷移が最大遷移幅であることに応じて、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１を約半ＣＬＫ周期幅ΔＴｐｏｓｔのパルスで生成してＤＡＣ６へ供給できる。

あるいは、ノードＮ１で受ける時点ではデータＰＲＥ＜１：０＞はデータＭＡＩＮ＜１：０＞に対して１ＣＬＫ周期前のデータであるが、図８に示すように、エンコーダ５は、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞とを約半ＣＬＫ周期の時間差ΔＴｐで受けることができる。エンコーダ５は、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞との組み合わせに基づき、１ＣＬＫ周期における遷移が最大遷移幅であることに応じた振幅の調整を約半ＣＬＫ周期の単位で行うことができる。例えば、エンコーダ５は、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞との組み合わせに基づき、１ＣＬＫ周期ＴＰ２における遷移が最大遷移幅であることに応じて、制御データＢＯＯＳＴ＿ＰＲＥ＝１を約半ＣＬＫ周期幅ΔＴｐｒｅのパルスで生成してＤＡＣ６へ供給できる。

これにより、ＤＡＣ６は、ＤＡ変換について、図９に示すような変換情報に従って、ＤＡ変換を行うことができる。図９は、変換情報のデータ構造を示す図である。なお、図４と同じ部分については、説明を省略する。

ＤＡＣ６は、データＤＭ＜１：０＞＝００であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１である場合、制御データＢＯＯＳＴ＿ＰＲＥの値に関わらず、データ「００」に対してＢＯＯＳＴ＿ＰＯＳＴの調成分を減算し、減算結果をＤＡ変換してＶＯＵＴ＝−Ｖｏ−Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝００であり、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、制御データＢＯＯＳＴ＿ＰＯＳＴの値に関わらず、データ「００」に対してＢＯＯＳＴ＿ＰＲＥの調成分を減算し、減算結果をＤＡ変換してＶＯＵＴ＝−Ｖｏ−Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１であり、制御データＢＯＯＳＴ＿ＰＯＳＴ＝１である場合、制御データＢＯＯＳＴ＿ＰＲＥの値に関わらず、データ「１１」に対してＢＯＯＳＴ＿ＰＯＳＴの調成分を加算し、加算結果をＤＡ変換してＶＯＵＴ＝Ｖｏ＋Ｖｂを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１であり、制御データＢＯＯＳＴ＿ＰＲＥ＝１である場合、制御データＢＯＯＳＴ＿ＰＯＳＴの値に関わらず、データ「１１」に対してＢＯＯＳＴ＿ＰＲＥの調成分を加算し、加算結果をＤＡ変換してＶＯＵＴ＝Ｖｏ＋Ｖｂを出力する。

この波形処理を時系列で示すと図１０のようになる。図１０は、波形処理回路１ｉで波形処理された送信信号を示す波形図である。

例えば、期間ＵＩ−１と期間ＵＩ−２とを見ると、信号レベルＬＶ１→ＬＶ４の遷移であり最大遷移幅に対応した遷移が行われているので、期間ＵＩ−１における後半の信号レベルＬＶ１と期間ＵＩ−２における前半の信号レベルＬＶ４とがそれぞれＬＶ１ａ，ＬＶ４ａに調整されている。すなわち、白抜きの矢印で示すように、期間ＵＩ−１における後半の信号レベルＬＶ１が信号レベルＬＶ１ａに下げられ、期間ＵＩ−２における前半の信号レベルＬＶ４が信号レベルＬＶ４ａに上げられる。

期間ＵＩ−２と期間ＵＩ−３とを見ると、信号レベルＬＶ４→ＬＶ２の遷移であり最大遷移幅に対応していないので、調整は行われない。

期間ＵＩ−１１と期間ＵＩ−１２とを見ると、信号レベルＬＶ１→ＬＶ４の遷移であり最大遷移幅に対応した遷移が行われているので、期間ＵＩ−１１における後半の信号レベルＬＶ１と期間ＵＩ−１２における前半の信号レベルＬＶ４がそれぞれＬＶ１ａ，ＬＶ４ａに調整されている。すなわち、白抜きの矢印で示すように、期間ＵＩ−１１における後半の信号レベルＬＶ１が信号レベルＬＶ１ａに下げられ、期間ＵＩ−１２における前半の信号レベルＬＶ４が信号レベルＬＶ４ａに上げられる。

期間ＵＩ−１２と期間ＵＩ−１３とを見ると、信号レベルＬＶ４→ＬＶ１の遷移であり最大遷移幅に対応した遷移が行われているので、期間ＵＩ−１２における後半の信号レベルＬＶ４と期間ＵＩ−１３における前半の信号レベルＬＶ１がそれぞれＬＶ４ａ’，ＬＶ１ａに調整されている。すなわち、白抜きの矢印で示すように、期間ＵＩ−１２における後半の信号レベルＬＶ４ａが信号レベルＬＶ４ａに上げられ、期間ＵＩ−１３における前半の信号レベルＬＶ１が信号レベルＬＶ１ａに下げられる。これにより、図５の期間ＵＩ−１２のように重なって調整されることを避けることができる。

このように、振幅調整を行う期間を０．５ＵＩ（ＰＡＭ４信号の１シンボルに対応する期間の半分）にするので、振幅調整の重なりを抑制でき、各振幅調整における調整幅を互いに均等にすることができる。

（第２の実施形態）
次に、第２の実施形態にかかる送信装置１００ｊについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、送信装置１００又は送信装置１００ｉによる波形処理で振幅の調整を行ったが、第２の実施形態では、送信装置１００ｊによる波形処理で位相の調整を行う。

具体的には、送信装置１００ｊは、波形処理回路１（図２参照）又は波形処理回路１ｉ（図７参照）に代えて波形処理回路１ｊを有する。波形処理回路１ｊは、信号レベルＬＶ１又は信号レベルＬＶ４と信号レベルＬＶ２又は信号レベルＬＶ３との間の遷移を検出した場合、検出された遷移の前後の信号レベルの位相を変更する。

例えば、波形処理回路１ｊは、信号レベルＬＶ２から信号レベルＬＶ１又は信号レベルＬＶ４への遷移を開始するタイミングを変更する（例えば、遅相させる）。また、波形処理回路１ｊは、信号レベルＬＶ１又は信号レベルＬＶ４から信号レベルＬＶ２への遷移を完了するタイミングを変更する（例えば、進相させる）。波形処理回路１ｊは、信号レベルＬＶ３から信号レベルＬＶ１又は信号レベルＬＶ４への遷移を開始するタイミングを変更する（例えば、遅相させる）。波形処理回路１ｊは、信号レベルＬＶ１又は信号レベルＬＶ４から信号レベルＬＶ３への遷移を完了するタイミングを変更する（例えば、進相させる）。

なお、波形処理回路１ｊは、ＬＶ１→ＬＶ４，ＬＶ４→ＬＶ１，ＬＶ２→ＬＶ３，ＬＶ３→ＬＶ２の位相は変えずに基準とする。

より具体的には、波形処理回路１ｊは、フリップフロップ回路４及びエンコーダ５（図２参照）が省略され、コントローラ５ｊ、複数の遅延素子ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５、及びセレクタ７ｊをさらに有する。複数の遅延素子ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５は、ノードＮ４とセレクタ７ｊとの間に互いに並列に電気的に接続されている。複数の遅延素子ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５は、互いに異なる遅延量を有する。遅延素子ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５の遅延量をそれぞれＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５とすると、次の数式１が成り立つ。
Ｄ１＜Ｄ２＜Ｄ３＜Ｄ４＜Ｄ５・・・数式１

各遅延量Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５は、例えば、位相調整量−７０ｄｅｇ，−１９ｄｅｇ，０ｄｅｇ，１９ｄｅｇ，７０ｄｅｇに対応した遅延量とすることができる。

各フリップフロップ回路２，３は、例えば、２ビットのフリップフロップ回路である。フリップフロップ回路２，３は、シリアルに接続されているとともに共通のクロックＣＬＫを受けるように構成されており、ＣＬＫ周期の遅延段が直列接続されたディレイチェーンを構成し得る。各フリップフロップ回路２，３の出力がコントローラ５ｊに電気的に接続されており、コントローラ５ｊは、互いに遅延量の異なるデータを受けることができる。

コントローラ５ｊは、データＭＡＩＮ＜１：０＞をフリップフロップ回路２からノードＮ３経由で受け、データＰＲＥ＜１：０＞をフリップフロップ回路３からノードＮ４経由で受ける。

データＭＡＩＮ＜１：０＞はデータＰＲＥ＜１：０＞に対して１ＣＬＫ周期後のデータであり、コントローラ５ｊは、データＭＡＩＮ＜１：０＞とデータＰＲＥ＜１：０＞との組み合わせに基づき、図１２に示すように、制御データＳＥＬ＜１：０＞を生成してセレクタ７ｊへ供給し、位相の調整を行うことができる。図１２は、波形処理回路１ｊの動作を示す波形図である。図１２では、ＤＭ３の位相を基準に、位相調整量を示している。

例えば、コントローラ５ｊは、データＰＲＥ＜１：０＞とデータＭＡＩＮ＜１：０＞との組み合わせについて、図１３に示すような調整情報に従って、位相の調整を行うことができる。図１３は、調整情報のデータ構造を示す図である。

例えば、コントローラ５ｊは、データＰＲＥ＜１：０＞＝００でありデータＭＡＩＮ＜１：０＞＝００である場合、この２ＣＬＫ周期における遷移が基準の遷移であるとして、位相調整量０ｄｅｇに対応する制御データＳＥＬ＜１：０＞＝３をセレクタ７ｊへ供給する。これにより、セレクタ７ｊは、ノードＮ４から遅延素子ＤＬ３を通過したデータＤＭ３＜１：０＞をＤＡＣ６へ供給する。

なお、（データＰＲＥ＜１：０＞，データＭＡＩＮ＜１：０＞）＝（００，１１）、（０１，０１）、（０１，１０）、（１０，０１）、（１０，１０）、（１１，００）、（１１，１１）の組み合わせについても同様である。

あるいは、コントローラ５ｊは、データＰＲＥ＜１：０＞＝００でありデータＭＡＩＮ＜１：０＞＝０１である場合、この２ＣＬＫ周期における遷移が進相させるべき遷移であるとして、位相調整量−７０ｄｅｇに対応する制御データＳＥＬ＜１：０＞＝１をセレクタ７ｊへ供給する。これにより、セレクタ７ｊは、ノードＮ４から遅延素子ＤＬ１を通過したデータＤＭ１＜１：０＞をＤＡＣ６へ供給する。

なお、（データＰＲＥ＜１：０＞，データＭＡＩＮ＜１：０＞）＝（１１，１０）の組み合わせについても同様である。

あるいは、コントローラ５ｊは、データＰＲＥ＜１：０＞＝００でありデータＭＡＩＮ＜１：０＞＝１０である場合、この２ＣＬＫ周期における遷移が進相させるべき遷移であるとして、位相調整量−１９ｄｅｇに対応する制御データＳＥＬ＜１：０＞＝２をセレクタ７ｊへ供給する。これにより、セレクタ７ｊは、ノードＮ４から遅延素子ＤＬ２を通過したデータＤＭ２＜１：０＞をＤＡＣ６へ供給する。

なお、（データＰＲＥ＜１：０＞，データＭＡＩＮ＜１：０＞）＝（１１，０１）の組み合わせについても同様である。

あるいは、コントローラ５ｊは、データＰＲＥ＜１：０＞＝０１でありデータＭＡＩＮ＜１：０＞＝１１である場合、この２ＣＬＫ周期における遷移が遅相させるべき遷移であるとして、位相調整量１９ｄｅｇに対応する制御データＳＥＬ＜１：０＞＝４をセレクタ７ｊへ供給する。これにより、セレクタ７ｊは、ノードＮ４から遅延素子ＤＬ４を通過したデータＤＭ４＜１：０＞をＤＡＣ６へ供給する。

なお、（データＰＲＥ＜１：０＞，データＭＡＩＮ＜１：０＞）＝（１０，００）の組み合わせについても同様である。

あるいは、コントローラ５ｊは、データＰＲＥ＜１：０＞＝１０でありデータＭＡＩＮ＜１：０＞＝１１である場合、この２ＣＬＫ周期における遷移が遅相させるべき遷移であるとして、位相調整量７０ｄｅｇに対応する制御データＳＥＬ＜１：０＞＝５をセレクタ７ｊへ供給する。これにより、セレクタ７ｊは、ノードＮ４から遅延素子ＤＬ５を通過したデータＤＭ５＜１：０＞をＤＡＣ６へ供給する。

なお、（データＰＲＥ＜１：０＞，データＭＡＩＮ＜１：０＞）＝（０１，００）の組み合わせについても同様である。

ＤＡＣ６は、セレクタ７ｊから供給されたデータをデータＤＭ＜１：０＞としてＤＡ変換し出力電圧ＶＯＵＴを生成する。

例えば、ＤＡＣ６は、ＤＡ変換について、図１４に示すような変換情報に従って、ＤＡ変換を行うことができる。図１４は、変換情報のデータ構造を示す図である。

ＤＡＣ６は、データＤＭ＜１：０＞＝００である場合、データ「００」をＤＡ変換してＶＯＵＴ＝−Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝０１である場合、データ「０１」をＤＡ変換してＶＯＵＴ＝−（１／３）×Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１０である場合、データ「０１」をＤＡ変換してＶＯＵＴ＝（１／３）×Ｖｏを出力する。

ＤＡＣ６は、データＤＭ＜１：０＞＝１１である場合、データ「００」をＤＡ変換してＶＯＵＴ＝Ｖｏを出力する。すなわち、振幅は位相調整しない場合と同じである（変わらない）。

これを時間マージンについてみると、図１５のようになる。図１５（ａ）は、調整前における送信信号のアイパターンを示し、図１５（ｂ）は、調整後における送信信号のアイパターンを示す。

図１５（ａ）に示す調整前のアイパターンにおける時間マージンΔＴｍ１１に比較して、図１５（ｂ）に示す調整後のアイパターンにおける時間マージンΔＴｍ１２はより広く確保できることが分かる。

以上のように、第２の実施形態では、送信装置１００ｊにおいて、最大又は最小の信号レベルＬＶ１，ＬＶ４と中間的な信号レベルＬＶ２，ＬＶ３との間の遷移を検出した場合にその遷移後の信号レベルの位相を変更して送信信号を生成する。これにより、その送信信号を受信した受信装置における時間マージンを容易に確保できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ，１ｊ 波形処理回路、１００，１００ｉ，１００ｊ 送信装置、４００ 通信システム。

Claims (7)

1. 第１の信号レベル、前記第１の信号レベルより高い第２の信号レベル、前記第１の信号レベル及び前記第２の信号レベルの間の第３の信号レベル、及び前記第３の信号レベル及び前記第２の信号レベルの間の第４の信号レベルの間で遷移可能な変調信号の信号レベルについて前記第１の信号レベル及び前記第２の信号レベルの間の遷移を検出した場合、検出された遷移の前後の信号レベルを変更する波形処理回路と、
   前記波形処理回路が電気的に接続されており、有線通信路に電気的に接続可能である送信ノードと、
   を備えた送信装置。
2. 前記波形処理回路は、前記第１の信号レベルを小さくし前記第２の信号レベルを大きくする
   請求項１に記載の送信装置。
3. 前記波形処理回路は、第１の期間に前記第１の信号レベルになり前記第１の期間に続く第２の期間に前記第２の信号レベルになることを検出した場合、前記第１の期間の後半における前記第１の信号レベルを小さくし前記第２の期間の前半における前記第２の信号レベルを大きくする
   請求項１に記載の送信装置。
4. 前記波形処理回路は、第１の期間に前記第２の信号レベルになり前記第１の期間に続く第２の期間に前記第１の信号レベルになることを検出した場合、前記第１の期間の後半における前記第２の信号レベルを大きくし前記第２の期間の前半における前記第１の信号レベルを小さくする
   請求項１に記載の送信装置。
5. 第１の信号レベル、前記第１の信号レベルより高い第２の信号レベル、前記第１の信号レベル及び前記第２の信号レベルの間の第３の信号レベル、及び前記第３の信号レベル及び前記第２の信号レベルの間の第４の信号レベルの間で遷移可能な変調信号の信号レベルについて前記第１の信号レベル又は前記第２の信号レベルと前記第３の信号レベル又は前記第４の信号レベルとの間の遷移を検出した場合、検出された遷移の前後の信号の位相を変更する波形処理回路と、
   前記波形処理回路が電気的に接続されており、有線通信路に電気的に接続可能である送信ノードと、
   を備えた送信装置。
6. 前記波形処理回路は、前記第３の信号レベルから前記第１の信号レベル又は前記第２の信号レベルへの遷移を開始するタイミングを変更することと、前記第１の信号レベル又は前記第２の信号レベルから前記第３の信号レベルへの遷移を完了するタイミングを変更することと、前記第４の信号レベルから前記第１の信号レベル又は前記第２の信号レベルへの遷移を開始するタイミングを変更することと、前記第１の信号レベル又は前記第２の信号レベルから前記第４の信号レベルへの遷移を完了するタイミングを変更することとの少なくとも１つを行うことで位相を変更する、
   請求項５に記載の送信装置。
7. 請求項１から６のいずれか１項に記載された送信装置と、
   前記有線通信路を介して前記送信装置に接続された受信装置と、
   を備えた通信システム。

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