JP6937194B2

JP6937194B2 - システム

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Publication number: JP6937194B2
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Inventors: 敬都井
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Filing date: 2017-08-28
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Description

本実施形態は、システムに関する。

クロック再生回路を含む半導体集積回路では、変調信号からクロックを再生し、再生されたクロックを用いてデータを再生することがある。このとき、クロックを適正に再生させることが望まれる。

特開昭６０−２５８７７６号公報特開昭６０−１２７４７０号公報特開２００９−２３９４４１号公報

一つの実施形態は、クロックを適正に再生できるシステムを提供することを目的とする。

一つの実施形態によれば、送信機と受信機とを有するシステムが提供される。送信機は、それぞれが互いに異なるデジタル値の複数ビットのパターンに対応するｎ値のデータに基づいてｎ値の振幅変調信号を生成する。送信機は、ｎ値の振幅変調信号を送信する。受信機は、ｎ値の振幅変調信号を受信する。受信機は、半導体集積回路を備える。半導体集積回路は、クロック再生回路を含む。クロック再生回路は、ｎを４以上の整数とするとき、ｎ値の振幅変調信号を受けてクロックを再生する。クロック再生回路は、生成回路と発振回路とを有する。生成回路は、（ｎ−１）個の比較パルスジェネレータと合成回路とを有する。（ｎ−１）個の比較パルスジェネレータは、ｎ値の振幅変調信号と（ｎ−１）個の閾値とを比較して（ｎ−１）個の比較結果を生成する。（ｎ−１）個の比較パルスジェネレータは、（ｎ−１）個の比較結果に応じて、（ｎ−１）個のパルスを生成する。合成回路は、生成された（ｎ−１）個のパルスの合成パルスを生成する。発振回路は、合成パルスに同期して発振しクロックを生成する。発振回路は、注入同期型の発振回路である。

図１は、実施形態に係る半導体集積回路の構成を示すブロック図である。図２は、実施形態に係る半導体集積回路の構成を示すブロック図である。図３は、実施形態に係る半導体集積回路の構成を示す回路図である。図４は、実施形態に係る半導体集積回路の動作を示す波形図である。図５は、実施形態に係る半導体集積回路の動作を示す波形図である。図６は、実施形態に係る半導体集積回路の動作を示す波形図である。図７は、実施形態に係る半導体集積回路の動作を示す波形図である。図８は、実施形態に係る半導体集積回路の動作を示す波形図である。図９は、実施形態に係る半導体集積回路の動作を示す波形図である。図１０は、実施形態におけるジッタ周波数とジッタ耐性との関係を示す図である。図１１は、実施形態に係る半導体集積回路が適用されたデータ受信機の構成を示すブロック図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路及び受信機を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路１は、例えば、ＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）回路である。半導体集積回路１は、多値振幅変調信号φＤＩを受けて、多値振幅変調信号φＤＩからクロックφＣＫを再生し、再生されたクロックφＣＫを用いてデータφＤＯを再生する。半導体集積回路１は、クロックφＣＫ及びデータφＤＯをそれぞれ出力する。このとき、クロックφＣＫを適正に再生させることが望まれる。

具体的には、図１に示すように、半導体集積回路１は、クロック再生回路２及びデータ再生回路３を含む。図１は、半導体集積回路１の構成を示すブロック図である。クロック再生回路２は、多値振幅変調信号φＤＩを受けてクロックφＣＫを再生する。クロック再生回路２は、クロックφＣＫをデータ再生回路３へ供給するとともに半導体集積回路１の内部回路（図１１参照）へ出力する。データ再生回路３は、クロック再生回路２で再生されたクロックφＣＫに同期して、多値振幅変調信号φＤＩに応じた信号からデータφＤＯを再生する。データ再生回路３は、データφＤＯを半導体集積回路１の内部回路へ出力する。

発振回路２０は、注入同期型の発振回路であり、エッジタイミングを示すパルスを受けると、注入同期現象によりパルスの波形全体に同期した発振動作を行うようになる。等価的に、発振回路２０は、パルスのピークに同期した発振動作を行うものとみなすことができる。

ここで、クロック再生回路２において、発振回路２０の前段にエッジ検出回路を設け、多値振幅変調信号φＤＩの波形のエッジをエッジ検出回路で検出し、検出されたエッジタイミングを示すパルスをエッジ検出回路で生成して発振回路２０へ供給する構成を考える。この場合、エッジタイミングが適正に検出されない可能性があるため、発振回路２０が適正に発振できない可能性がある。

例えば、多値振幅変調信号φＤＩが４値のパルス振幅変調（ＰＡＭ４：ＰｕｌｓｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ４）の信号である場合、多値振幅変調信号φＤＩは、４つの信号レベルＬＶ１〜ＬＶ４を取り得る（図４（ａ）参照）。信号レベル（第１の信号レベル）ＬＶ１は、ビットパターン“００”を表す。信号レベル（第３の信号レベル）ＬＶ２は、ビットパターン“０１”を表す。信号レベル（第４の信号レベル）ＬＶ３は、ビットパターン“１０”を表す。信号レベル（第２の信号レベル）ＬＶ４は、ビットパターン“１１”を表す。

エッジ検出回路が多値振幅変調信号φＤＩと１つの閾値とを比較して波形のエッジを検出する場合、エッジタイミングを検出できなかったり（例えば、１２種類のデータ遷移のうちの４種類のデータ遷移が検出できない）、検出されるエッジタイミングが適正なタイミングからずれてばらついたりしやすい。

例えば、エッジ検出回路が用いる１つの閾値がＶｔｈ２である場合、信号レベルＬＶ１から信号レベルＬＶ２への遷移におけるエッジタイミングが検出されにくい（図４（ａ）参照）。信号レベルＬＶ１から信号レベルＬＶ３への遷移におけるエッジタイミングが適正なタイミングｔ１０から遅い側にずれたタイミングｔ１２として検出されやすい（図５（ａ）参照）。信号レベルＬＶ２から信号レベルＬＶ１への遷移におけるエッジタイミングが検出されにくい（図７（ａ）参照）。信号レベルＬＶ２から信号レベルＬＶ４への遷移におけるエッジタイミングが適正なタイミングｔ５０から早い側にずれたタイミングｔ５２として検出されやすい（図９（ａ）参照）。

エッジタイミングが適正に検出されず発振回路２０へ供給されるパルス波形が適正でないと、発振回路２０が適正に発振できない可能性がある。例えば、検出できないデータ遷移により半導体集積回路（ＣＤＲ）１の帯域が低下しやすく、検出されるエッジタイミングのばらつきにより半導体集積回路（ＣＤＲ）１のジッタ耐性（ＪｉｔｔｅｒＴｏｌｅｒａｎｃｅ）が劣化しやすい。

そこで、本実施形態では、クロック再生回路２において、多値振幅変調信号と複数の閾値との比較を行った複数の比較結果に応じた複数のパルスを生成し、それらを合成したパルスを発振回路２０へ供給するように構成することで、発振回路２０の発振動作の適正化を図る。

具体的には、図１に示すように、クロック再生回路２は、発振回路２０に加えて、合成パルス生成回路１０を有する。ｎを任意の２以上の整数とすると、合成パルス生成回路１０は、多値振幅変調信号φＤＩと複数の閾値とを比較して複数の比較結果φＤＲ［１］〜φＤＲ［ｎ］を生成する。合成パルス生成回路１０は、複数の比較結果φＤＲ［１］〜φＤＲ［ｎ］をデータ再生回路３へ供給するとともに、複数の比較結果φＤＲ［１］〜φＤＲ［ｎ］に応じた複数のパルスを生成し、生成された複数のパルスの合成パルスφＳＰを生成する。合成パルス生成回路１０は、合成パルスφＳＰを発振回路２０へ供給する。発振回路２０は、注入同期型の発振回路であり、合成パルスφＳＰに同期して発振しクロックφＣＫを生成する。発振回路２０は、クロックφＣＫをデータ再生回路３へ供給するとともに内部回路（図１１参照）へ供給する。

データ再生回路３は、クロック再生回路２で再生されたクロックφＣＫに同期して、複数の比較結果φＤＲ［１］〜φＤＲ［ｎ］からデータφＤＯ［１：ｎ］を再生する。データ再生回路３は、データφＤＯ［１：ｎ］を内部回路へ出力する。

多値振幅変調信号φＤＩが（ｎ＋１）値のパルス振幅変調（ＰＡＭｎ＋１）の信号である場合、合成パルス生成回路１０は、ｎ個の比較パルスジェネレータ及び合成回路を有する。ｎ個の比較パルスジェネレータは、多値振幅変調信号φＤＩとｎ個の閾値とを比較してｎ個の比較結果φＤＲ［１：ｎ］（＝φＤＲ［１］〜φＤＲ［ｎ］）を生成しデータ再生回路３へ供給する。ｎ個の比較パルスジェネレータは、ｎ個の比較結果φＤＲ［１］〜φＤＲ［ｎ］に応じたｎ個のパルスφＰ［１］〜φＰ［ｎ］を生成し合成回路へ供給する。合成回路は、ｎ個のパルスφＰ［１］〜φＰ［ｎ］の合成パルスφＳＰを生成して発振回路２０へ供給する。

例えば、多値振幅変調信号φＤＩがＰＡＭ４（ｎ＝３）の信号である場合、半導体集積回路１は、図２及び図３に示すように構成される。図２は、半導体集積回路１の構成を示すブロック図である。図３は、半導体集積回路１の構成を示す回路図である。

合成パルス生成回路１０は、比較パルスジェネレータ（第１の比較パルスジェネレータ）１１、比較パルスジェネレータ（第２の比較パルスジェネレータ）１２、比較パルスジェネレータ（第３の比較パルスジェネレータ）１３、及び合成回路１４を有する。

比較パルスジェネレータ１１は、多値振幅変調信号φＤＩのレベルと閾値レベル（第１の閾値レベル）Ｖｔｈ１とを比較してパルス（第１のパルス）φＰ［１］を生成する。閾値レベルＶｔｈ１は、信号レベル（第１の信号レベル）ＬＶ１と閾値レベル（第２の閾値レベル）Ｖｔｈ２の間のレベルを有し、信号レベル（第１の信号レベル）ＬＶ１及び信号レベル（第３の信号レベル）ＬＶ２の間のレベルを有する（図４（ａ）参照）。

例えば、比較パルスジェネレータ１１は、コンパレータ（第１のコンパレータ）１１ａ及びパルスジェネレータ（第１のパルスジェネレータ）１１ｂを有する。コンパレータ１１ａは、反転入力端子で多値振幅変調信号φＤＩを受け、非反転入力端子で参照電圧Ｖｒｅｆ１（例えば、Ｖｒｅｆ１＝Ｒ／（Ｒ＋２Ｒ＋２Ｒ＋Ｒ）×ＶＤＤ）を受ける。コンパレータ１１ａは、多値振幅変調信号φＤＩ及び参照電圧Ｖｒｅｆ１を比較し、比較結果φＤＲ［１］をパルスジェネレータ１１ｂ及びデータ再生回路３へ供給する。パルスジェネレータ１１ｂは、遅延回路１１ｂ１及びＯＲ回路１１ｂ２を有し、比較結果φＤＲ［１］の信号と比較結果φＤＲ［１］を遅延回路１１ｂ１で遅延させた信号とのＯＲ演算を行い、演算結果をパルスφＰ［１］として合成回路１４へ供給する。

比較パルスジェネレータ１２は、多値振幅変調信号φＤＩのレベルと閾値レベル（第２の閾値レベル）Ｖｔｈ２とを比較してパルス（第２のパルス）φＰ［２］を生成する。閾値レベルＶｔｈ２は、信号レベル（第１の信号レベル）ＬＶ１と信号レベル（第２の信号レベル）ＬＶ４の間のレベルを有し、信号レベル（第３の信号レベル）ＬＶ２と信号レベル（第４の信号レベル）ＬＶ３の間のレベルを有する。

例えば、比較パルスジェネレータ１２は、コンパレータ（第２のコンパレータ）１２ａ及びパルスジェネレータ（第２のパルスジェネレータ）１２ｂを有する。コンパレータ１２ａは、反転入力端子で多値振幅変調信号φＤＩを受け、非反転入力端子で参照電圧Ｖｒｅｆ２（例えば、Ｖｒｅｆ２＝（Ｒ＋２Ｒ）／（Ｒ＋２Ｒ＋２Ｒ＋Ｒ）×ＶＤＤ）を受ける。コンパレータ１２ａは、多値振幅変調信号φＤＩ及び参照電圧Ｖｒｅｆ２を比較し、比較結果φＤＲ［２］をパルスジェネレータ１２ｂ及びデータ再生回路３へ供給する。パルスジェネレータ１２ｂは、遅延回路１２ｂ１及びＯＲ回路１２ｂ２を有し、比較結果φＤＲ［２］の信号と比較結果φＤＲ［２］を遅延回路１２ｂ１で遅延させた信号とのＯＲ演算を行い、演算結果をパルスφＰ［２］として合成回路１４へ供給する。

比較パルスジェネレータ１３は、多値振幅変調信号φＤＩのレベルと閾値レベル（第３の閾値レベル）Ｖｔｈ３とを比較してパルス（第３のパルス）φＰ［３］を生成する。閾値レベルＶｔｈ３は、閾値レベル（第２の閾値レベル）Ｖｔｈ２と信号レベル（第２の信号レベル）ＬＶ４の間のレベルを有し、信号レベル（第４の信号レベル）ＬＶ３と信号レベル（第２の信号レベル）ＬＶ４の間のレベルを有する。

例えば、比較パルスジェネレータ１３は、コンパレータ（第３のコンパレータ）１３ａ及びパルスジェネレータ（第３のパルスジェネレータ）１３ｂを有する。コンパレータ１３ａは、反転入力端子で多値振幅変調信号φＤＩを受け、非反転入力端子で参照電圧Ｖｒｅｆ３（例えば、Ｖｒｅｆ３＝（Ｒ＋２Ｒ＋２Ｒ）／（Ｒ＋２Ｒ＋２Ｒ＋Ｒ）×ＶＤＤ）を受ける。コンパレータ１３ａは、多値振幅変調信号φＤＩ及び参照電圧Ｖｒｅｆ３を比較し、比較結果φＤＲ［３］をパルスジェネレータ１３ｂ及びデータ再生回路３へ供給する。パルスジェネレータ１３ｂは、遅延回路１３ｂ１及びＯＲ回路１３ｂ２を有し、比較結果φＤＲ［３］の信号と比較結果φＤＲ［３］を遅延回路１３ｂ１で遅延させた信号とのＯＲ演算を行い、演算結果をパルスφＰ［３］として合成回路１４へ供給する。

合成回路１４は、３個のパルスφＰ［１］〜φＰ［３］の合成パルスφＳＰを生成する。例えば、合成回路１４は、３個のパルスφＰ［１］〜φＰ［３］を足し合わせて合成パルスφＳＰを生成する。合成回路１４は、合成パルスφＳＰを発振回路２０へ供給する。

例えば、合成回路１４は、トランジスタ１４１〜１４３、抵抗素子１４４、電流源１４５〜１４７を有する。抵抗素子１４４は、接地電位とノードＮとの間に電気的に挿入されている。トランジスタ１４１及び電流源１４５の直列接続とトランジスタ１４２及び電流源１４６の直列接続とトランジスタ１４３及び電流源１４７の直列接続とは、ノードＮに対して互いに並列に接続されているとともに、それぞれノードＮと電源電位ＶＤＤとの間に電気的に挿入されている。これにより、ノードＮには、３個のパルスφＰ［１］〜φＰ［３］の電圧を足し合わせた電圧が現れ得るので、３個のパルスφＰ［１］〜φＰ［３］を足し合わせて合成パルスφＳＰがノードＮから発振回路２０へ出力され得る。

発振回路２０は、位相比較器２１、フィルタ２２、電圧制御発振器（ＶＣＯ）２３、及び分周器２４を有する。

位相比較器２１は、基準パルスを受けるとともに分周器２４から内部クロックを受け、基準パルス及び内部クロックの位相を比較し、比較結果に応じた位相誤差信号をフィルタ２２へ供給する。フィルタ２２は、ＶＣＯ２３の発振周波数を制御するための制御信号を位相誤差信号に応じた値で生成してＶＣＯ２３へ供給する。ＶＣＯ２３は、制御信号をフィルタ２２から受けるとともに、合成パルスφＳＰを合成パルス生成回路１０から受ける。ＶＣＯ２３は、注入同期現象により合成パルスφＳＰのピークタイミングに同期するように、制御信号に応じた発振周波数で発振動作を行う。

例えば、ＶＣＯ２３は、加算器２３１、インバータ２３２〜２３４、可変容量素子２３５〜２３７を有する。インバータ２３２〜２３４のうち最終段のインバータ２３４の出力が加算器２３１に接続され、加算器２３１及びインバータ２３２〜２３４がリングオシレータを構成している。可変容量素子２３５〜２３７の容量値がフィルタ２２からの制御電圧により変わることでインバータ２３２〜２３４のドライブ能力が制御され、リングオシレータの発振周波数が制御され得る。また、加算器２３１へ合成パルス生成回路１０から合成パルスφＳＰが供給されるので、リングオシレータは、注入同期現象により合成パルスφＳＰのピークタイミングに同期した発振動作を行うようになる。

ＶＣＯ２３は、発振動作で生成したパルスをクロックφＣＫとしてデータ生成回路３及び内部回路（図１１参照）へ出力するとともに分周器２４へ供給する。分周器２４は、クロックφＣＫを分周して内部クロックを生成し位相比較器２１へ戻す。

次に、半導体集積回路１における合成パルスφＳＰの生成動作について図４〜図９を用いて説明する。図４〜図９は、半導体集積回路１の動作を示す波形図である。図４〜図９では、多値振幅変調信号φＤＩがＰＡＭ４（ｎ＝３）の信号である場合における半導体集積回路１の動作を例示している。

図４は、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ２へ上昇する方向に遷移する場合を示している。図４（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ２へ近づいて上昇していきタイミングｔ０で閾値レベルＶｔｈ１を超える。これに応じて、図４（ｄ）に示すように、パルスφＰ［１］がタイミングｔ０近傍にピークを有する波形になる。このとき、図４（ｃ）、図４（ｂ）に示すように、パルスφＰ［２］，φＰ［３］は平坦な波形である。これにより、図４（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ０近傍にピークを有する波形になる。

タイミングｔ０は、信号レベルＬＶ１から信号レベルＬＶ２へ上昇方向に遷移する開始タイミングｔ１と完了タイミングｔ２とに対して略中央のタイミングになっている。

図５は、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ３へ上昇する方向に遷移する場合を示している。図５（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ２へ近づいて上昇していきタイミングｔ１１で閾値レベルＶｔｈ１を超える。これに応じて、図５（ｄ）に示すように、パルスφＰ［１］がタイミングｔ１１近傍にピークを有する波形になる。多値振幅変調信号φＤＩがさらに信号レベルＬＶ３へ近づいて上昇していきタイミングｔ１２で閾値レベルＶｔｈ２を超える。これに応じて、図５（ｃ）に示すように、パルスφＰ［２］がタイミングｔ１２近傍にピークを有する波形になる。このとき、図５（ｂ）に示すように、パルスφＰ［３］は平坦な波形である。これにより、図５（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ１０近傍にピークを有する波形になる。

タイミングｔ１０は、信号レベルＬＶ１から信号レベルＬＶ３へ上昇方向に遷移する開始タイミングｔ１３と完了タイミングｔ１４とに対して略中央のタイミングになっている。

図６は、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ４へ上昇する方向に遷移する場合を示している。図６（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ１から信号レベルＬＶ２へ近づいて上昇していきタイミングｔ２１で閾値レベルＶｔｈ１を超える。これに応じて、図６（ｄ）に示すように、パルスφＰ［１］がタイミングｔ２１近傍にピークを有する波形になる。多値振幅変調信号φＤＩがさらに信号レベルＬＶ３へ近づいて上昇していきタイミングｔ２０で閾値レベルＶｔｈ２を超える。これに応じて、図６（ｃ）に示すように、パルスφＰ［２］がタイミングｔ２０近傍にピークを有する波形になる。多値振幅変調信号φＤＩがさらに信号レベルＬＶ４へ近づいて上昇していきタイミングｔ２３で閾値レベルＶｔｈ３を超える。これに応じて、図６（ｂ）に示すように、パルスφＰ［３］がタイミングｔ２３近傍にピークを有する波形になる。これにより、図６（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ２０近傍にピークを有する波形になる。

タイミングｔ２０は、信号レベルＬＶ１から信号レベルＬＶ４へ上昇方向に遷移する開始タイミングｔ２４と完了タイミングｔ２５とに対して略中央のタイミングになっている。

図７は、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ１へ下降する方向に遷移する場合を示している。図７（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ１へ近づいて下降していきタイミングｔ３０で閾値レベルＶｔｈ１を下回る。これに応じて、図７（ｄ）に示すように、パルスφＰ［１］がタイミングｔ３０近傍にピークを有する波形になる。このとき、図７（ｃ）、図７（ｂ）に示すように、パルスφＰ［２］，φＰ［３］は平坦な波形である。これにより、図７（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ３０近傍にピークを有する波形になる。

タイミングｔ３０は、信号レベルＬＶ２から信号レベルＬＶ１へ下降方向に遷移する開始タイミングｔ３１と完了タイミングｔ３２とに対して略中央のタイミングになっている。

図８は、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ３へ上昇する方向に遷移する場合を示している。図８（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ３へ近づいて上昇していきタイミングｔ４０で閾値レベルＶｔｈ２を超える。これに応じて、図８（ｃ）に示すように、パルスφＰ［２］がタイミングｔ４０近傍にピークを有する波形になる。このとき、図８（ｄ）、図８（ｂ）に示すように、パルスφＰ［１］，φＰ［３］は平坦な波形である。これにより、図８（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ４０近傍にピークを有する波形になる。

タイミングｔ４０は、信号レベルＬＶ２から信号レベルＬＶ３へ上昇方向に遷移する開始タイミングｔ４１と完了タイミングｔ４２とに対して略中央のタイミングになっている。

図９は、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ４へ上昇する方向に遷移する場合を示している。図９（ａ）に示すように、多値振幅変調信号φＤＩが信号レベルＬＶ２から信号レベルＬＶ３へ近づいて上昇していきタイミングｔ５２で閾値レベルＶｔｈ２を超える。これに応じて、図９（ｃ）に示すように、パルスφＰ［２］がタイミングｔ５２近傍にピークを有する波形になる。多値振幅変調信号φＤＩがさらに信号レベルＬＶ４へ近づいて上昇していきタイミングｔ５３で閾値レベルＶｔｈ３を超える。これに応じて、図９（ｂ）に示すように、パルスφＰ［３］がタイミングｔ５３近傍にピークを有する波形になる。このとき、図５（ｄ）に示すように、パルスφＰ［１］は平坦な波形である。これにより、図９（ｅ）に示すように、例えば３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、タイミングｔ５０近傍にピークを有する波形になる。

タイミングｔ５０は、信号レベルＬＶ２から信号レベルＬＶ４へ上昇方向に遷移する開始タイミングｔ５４と完了タイミングｔ５５とに対して略中央のタイミングになっている。

図４〜図９に示されるように、３個のパルスφＰ［１］〜φＰ［３］を足し合わせて得られる合成パルスφＳＰは、データ遷移に関わらずほぼ理想タイミングに頂上を持つ波形になり得る。また、検出できるデータ遷移は１２個中１２個とすることができる。すなわち、検出できないデータ遷移を低減できるので、図１０に示すように帯域を拡張できる。また、検出されるエッジタイミングのばらつきを抑制できるので、図１０に示すようにジッタ耐性（ＪｉｔｔｅｒＴｏｌｅｒａｎｃｅ）を改善できる。

なお、図１０は、ジッタ周波数とジッタ耐性との関係（特性）を示す図であり、多値振幅変調信号φＤＩと１つの閾値とを比較して波形のエッジを検出して得られるパルスに同期して発振回路２０が発信する場合の特性を破線で示し、本実施形態の特性を実線で示している。例えば、帯域に関して、実線で示される本実施形態の特性は、破線で示される特性の１．５倍拡張できる。ジッタ耐性に関して、実線で示される本実施形態の特性は、破線で示される特性に比べて、ジッタを７０〜９０％削減できジッタ耐性を向上できる。

以上のように、本実施形態では、クロック再生回路２において、多値振幅変調信号と複数の閾値との比較を行った複数の比較結果に応じた複数のパルスを生成し、それらを合成したパルスを発振回路２０へ供給するように構成する。これにより、発振回路２０の発振動作を適正化できる。

なお、本実施形態における半導体集積回路１は、例えば図１１に示すようなデータ受信機２００に適用可能である。図１１は、半導体集積回路１が適用されたデータ受信機２００の構成を示すブロック図である。データ送信機１００及びデータ受信機２００は、有線伝送路３００を介して通信可能に接続されている。データ送信機１００は、データに多値振幅変調をかけた多値振幅変調信号を有線伝送路３００経由でデータ受信機２００へ送信する。データ受信機２００は、レシーバ２０１、イコライザ２０２、半導体集積回路１、及び内部回路２０３を有する。レシーバ２０１は、多値振幅変調信号をデータ送信機１００から有線伝送路３００経由で受信してイコライザ２０２へ供給する。イコライザ２０２は、多値振幅変調信号を等化して半導体集積回路１で処理可能な多値振幅変調信号φＤＩを生成する。半導体集積回路１は、多値振幅変調信号φＤＩを受けて、多値振幅変調信号φＤＩからクロックφＣＫを再生し、再生されたクロックφＣＫを用いてデータφＤＯを再生する。半導体集積回路１は、クロックφＣＫ及びデータφＤＯをそれぞれ内部回路２０３へ出力する。内部回路２０３は、クロックφＣＫ及びデータφＤＯを用いて所定の動作を行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体集積回路、２クロック再生回路、３データ再生回路、１０合成パルス生成回路、２０発振回路。

Claims

それぞれが互いに異なるデジタル値の複数ビットのパターンに対応するｎ値のデータに基づいてｎ値の振幅変調信号を生成し、前記ｎ値の振幅変調信号を送信する送信機と、
前記ｎ値の振幅変調信号を受信する受信機と、
を備え、
前記受信機は、
前記ｎを４以上の整数とするとき、前記ｎ値の振幅変調信号を受けてクロックを再生するクロック再生回路を含む半導体集積回路を備え、
前記クロック再生回路は、
前記ｎ値の振幅変調信号と（ｎ−１）個の閾値とを比較して（ｎ−１）個の比較結果を生成し前記（ｎ−１）個の比較結果に応じて（ｎ−１）個のパルスを生成する（ｎ−１）個の比較パルスジェネレータと、前記生成された（ｎ−１）個のパルスの合成パルスを生成する合成回路とを有する生成回路と、
前記合成パルスに同期して発振しクロックを生成する注入同期型の発振回路と、
を有する
システム。
前記（ｎ−１）個の比較パルスジェネレータは、
前記ｎ値の振幅変調信号のレベルと第１の閾値レベルとを比較して第１のパルスを生成する第１の比較パルスジェネレータと、
前記ｎ値の振幅変調信号のレベルと第２の閾値レベルとを比較して第２のパルスを生成する第２の比較パルスジェネレータと、
前記ｎ値の振幅変調信号のレベルと第３の閾値レベルとを比較して第３のパルスを生成する第３の比較パルスジェネレータと、
を有し、
前記合成回路は、前記第１のパルス、前記第２のパルス、及び前記第３のパルスを足し合わせて合成パルスを生成する
請求項１に記載のシステム。
前記ｎ値の振幅変調信号は、第１の信号レベル及び第２の信号レベルを有し、
前記第１の比較パルスジェネレータは、
前記ｎ値の振幅変調信号のレベルと前記第１の信号レベル及び前記第２の閾値レベルの間の前記第１の閾値レベルとを比較し、第１の比較結果を生成する第１のコンパレータと、
前記第１の比較結果に応じて前記第１のパルスを生成する第１のパルスジェネレータと、
を有し、
前記第２の比較パルスジェネレータは、
前記ｎ値の振幅変調信号のレベルと前記第１の信号レベル及び前記第２の信号レベルの間の前記第２の閾値レベルとを比較し、第２の比較結果を生成する第２のコンパレータと、
前記第２の比較結果に応じて前記第２のパルスを生成する第２のパルスジェネレータと、
を有し、
前記第３の比較パルスジェネレータは、
前記ｎ値の振幅変調信号のレベルと前記第２の閾値レベル及び前記第２の信号レベルの間の前記第３の閾値レベルとを比較し、第３の比較結果を生成する第３のコンパレータと、
前記第３の比較結果に応じて前記第３のパルスを生成する第３のパルスジェネレータと、
を有する
請求項２に記載のシステム。
前記ｎ値の振幅変調信号は、
前記第１の信号レベル及び前記第２の信号レベルの間の第３の信号レベルと、
前記第２の信号レベル及び前記第３の信号レベルの間の第４の信号レベルと、
をさらに有し、
前記第１の閾値レベルは、前記第１の信号レベル及び前記第３の信号レベルの間にあり、
前記第２の閾値レベルは、前記第３の信号レベル及び前記第４の信号レベルの間にあり、
前記第３の閾値レベルは、前記第４の信号レベル及び前記第２の信号レベルの間にある
請求項３に記載のシステム。
前記半導体集積回路は、前記クロック再生回路で再生されたクロックに同期して、データを再生するデータ再生回路をさらに備えた
請求項１から４のいずれか１項に記載のシステム。