JP2008228083A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストする。
【解決手段】半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。
【選択図】 図１

Description

本発明は、外部からの入力データから再生データを抽出するデータ抽出回路を備えた半導体集積回路に係り、特に、当該データ抽出回路のテストを行うテスト回路を備えた半導体集積回路に関する。

１Ｇビット／秒を超えるような高速データを転送する場合、送受信回路の特性や送受信端子に接続される接続器具を含む伝送線路の特性に起因するパルスの遅延や反射、或いは信号パルスと反射パルスとの相互干渉が発生する。よって、送信側が送信データと送信クロックとを同時に送信しても、受信側において受信データと受信クロックとが到達する時刻に差（スキュー）が生じてしまう。これにより、受信側において受信データの内容を判別することが困難となる。

そのため、例えば、シリアルデータを高速に転送する高速シリアル転送では、シリアルデータを受信する受信側装置において、ＣＤＲ（Clock and Data Recovery）回路が用いられる。ＣＤＲ回路は、入力されるシリアルデータの位相を検出して、このシリアルデータに位相同期された再生クロックを発生し、この再生クロックに同期してシリアルデータをサンプリングして得られるリタイミングデータを出力する。

従来、ＬＳＩ（ＬＳＩ：Large-Scale Integrated Circuit）内部に組み込まれたＣＤＲ回路のジッタ耐性を測定するには、外部のＰＲＢＳ（pseudo-random bit sequence）発生器から生成された高周波のＰＲＢＳ信号を変調回路により変調した変調信号を受信回路に入力し、この変調信号からＣＤＲ回路により再生データを抽出する。そして、抽出された再生データをＰＲＢＳ検出回路によりデータの一致を確認し、不一致の場合にはエラーフラグを出力するようにしている。外部のＰＲＢＳ発生器と、ＬＳＩ内部のＰＲＢＳ検出回路との符号系列は予め同じになるように設定されている。

ところが、ＧＨｚ帯以上のデータをＬＳＩ外部で発生させてジッタ耐性を測定するには、高価な機器が必要であり、量産時においては新たな設備投資が必要となってしまう。

また、この種の関連技術として、受信機のジッタ耐性をテストすることができる通信装置が開示されている（特許文献１参照）。
特開２００６−２５１１４号公報

本発明は、データ抽出回路を備えた半導体集積回路において、半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストすることが可能な半導体集積回路を提供する。

本発明の第１の視点に係る半導体集積回路は、第１のクロックを生成するクロック生成回路と、前記第１のクロックを位相変調し、かつ前記変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路と、前記テストデータをサンプリングして再生データを抽出するデータ抽出回路と、前記再生データのエラーを検出する検出回路とを具備する。

本発明によれば、データ抽出回路を備えた半導体集積回路において、半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストすることが可能な半導体集積回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図１は、本発明の一実施形態に係る半導体集積回路（ＬＳＩ）１０の構成を示すブロック図である。ＬＳＩ１０は、レシーバ１１、選択回路（ＳＥＬ）１２、位相同期ループ（ＰＬＬ：Phase Locked Loop）回路１３、データ抽出回路（ＣＤＲ回路）１４、テストデータ生成回路１５、及びＰＲＢＳデータ検出回路（ＰＲＢＳ_ＤＥＴ）１６を備えている。ＬＳＩ１０は、これらの回路が同一基板内に組み込まれた１チップとして構成される。

ＰＬＬ回路（クロック生成回路）１３には、基準クロックＲ_ＣＬＫが入力されている。このとき、基準クロックＲ_ＣＬＫの周波数は、受信データ速度の整数分の１に設定される。この基準クロックＲ_ＣＬＫは、外部回路からＰＬＬ回路１３に入力されるように構成してもよいし、ＬＳＩ１０が発振回路を備えており、この発振回路からＰＬＬ回路１３に入力されるように構成してもよい。

ＰＬＬ回路１３は、基準クロックＲ_ＣＬＫから内部クロック（後述する内部クロックＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢからなる）を生成する。この内部クロックは、基準クロックＲ_ＣＬＫの周波数の整数倍の周波数に設定され、受信データ速度と同じ周波数となる。例えば、受信データ速度が１Ｇビット／ｓの場合、ＰＬＬ回路１３からの出力周波数は１ＧＨｚとなるようにする。このＰＬＬ回路１３を備えることで、安定した位相で内部クロックを生成することができる。

テストデータ生成回路１５は、ＰＬＬ回路１３により生成された内部クロックを用いて、ジッタ（位相雑音）が付加されたテストデータを生成する。具体的には、テストデータ生成回路１５は、擬似乱数ビット列（ＰＲＢＳ：pseudo-random bit sequence）データを生成し、このＰＲＢＳデータにジッタを付加したテストデータを生成する。さらに、テストデータ生成回路１５は、ＰＲＢＳデータに付加するジッタの振幅及び周波数を任意に変化させることができる機能を有している。テストデータ生成回路１５の具体的な構成については後述する。テストデータ生成回路１５により生成されたテストデータは、選択回路１２の第１の入力端子に入力される。

選択回路１２の第２の入力端子には、外部回路からレシーバ１１を介してＬＳＩ１０に入力された、差動信号からなる入力データが入力される。選択回路１２は、第１の入力端子に入力されるテストデータと、第２の入力端子に入力される入力データとの選択動作を行う。この選択動作は、外部回路から入力されるテスト選択信号ＴＳにより制御される。具体的には、このテスト選択信号ＴＳに基づいて、選択回路１２は、ＣＤＲ回路１４のジッタ耐性テストを行う場合にはテストデータを選択し、テスト以外の通常動作時には入力データを選択する。

ＣＤＲ回路１４は、選択回路１２から入力される入力データ（或いはテストデータ）の位相を検出して、この入力データに位相同期された再生クロックを生成する。さらに、ＣＤＲ回路１４は、この再生クロックに位相同期して入力データをサンプリングすることで得られるリタイミングデータを再生データとして出力する。

ＣＤＲ回路１４から出力された再生データは、外部回路に出力されるほか、ＰＲＢＳデータ検出回路（ＰＲＢＳ_ＤＥＴ）１６に入力される。テスト時において、ＰＲＢＳデータ検出回路１６は、再生データと、テストデータ生成回路１５により生成されたＰＲＢＳデータとが一致しているか否かを検出する。テストデータ生成回路１５に含まれるＰＲＢＳデータ生成回路５５と、ＰＲＢＳデータ検出回路１６とは、符号系列は予め同じになるように設定されている。そして、データ比較の結果、不一致の場合には、ＰＲＢＳデータ検出回路１６はエラーフラグを外部回路に出力する。

図２は、ＣＤＲ回路１４の一例を示すブロック図である。ＣＤＲ回路１４は、サンプリング回路２１、位相比較回路２２、ループフィルタ（ＬＰＦ：Low Pass Filter）２３、電流出力ＤＡコンバータ（ＩＤＡＣ）２４、及び位相補間回路（Phase Interpolator）２５を備えている。

位相比較回路２２は、入力データと、位相補間回路２５から供給される再生クロックとの位相比較を行う。そして、位相比較回路２２は、再生クロックの位相が入力データの位相よりも遅れているときにはＵＰ信号を出力し、一方再生クロックの位相が入力データの位相よりも進んでいるときにはＤＯＷＮ信号を出力する。

位相比較回路２２から出力されたパルス状の位相差信号は、ＬＰＦ２３により高周波成分が除去された（積分された）後に、ＩＤＡＣ２４に入力される。ＩＤＡＣ２４は、ＬＰＦ２３から入力された位相差信号を電流値に変換する。

位相補間回路２５には、ＩＤＡＣ２４からの電流値のほかに、ＰＬＬ回路１３から内部クロックＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢが入力されている。位相補間回路２５は、内部クロックの位相を調整することで、入力データに位相同期した再生クロックを生成する。この再生クロックは、位相比較回路２２にフィードバックされるとともに、サンプリング回路２１に入力される。

サンプリング回路２１には、入力データが入力されている。サンプリング回路２１は、再生クロックの立上りエッジで入力データをサンプリングし、ホールドする。最終的には、入力データに位相同期した再生クロックの立上りでサンプリングされたリタイミングデータが再生データとしてサンプリング回路２１から出力される。

図３は、サンプリング回路２１による入力データのサンプリングタイミングを説明する図である。図３に示したＵＩは、データの最小幅（Unit Interval）を示している。サンプリング回路２１は、入力データの遷移領域間の真ん中でサンプリングを行う。実際には、位相補間回路２５から出力される再生クロックの立上りが入力データの遷移領域内にある場合には、位相比較回路２２は、再生クロックの位相量を調整するための位相差信号を出力する。

この位相差信号は、高周波成分を除去するＬＰＦ２３と、電流値を調整するＩＤＡＣ２４とを介して位相補間回路２５に入力される。位相補間回路２５は、ＩＤＡＣ２４からの制御電流値に応じて、ＰＬＬ回路１３からの内部クロックの位相を調整する。最終的には、この帰還制御により、サンプリング回路２１での入力データと再生クロックとの位相関係が、データ遷移領域間の真ん中でサンプリングされるようになる。

図４は、図２に示した位相補間回路２５の一例を示す回路図である。図５は、ＰＬＬ回路１３から位相補間回路２５に供給される内部クロックＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢを説明するタイミングチャートである。内部クロックＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢの関係は、これらの順に、それらの位相が９０度毎にずれている。

位相補間回路２５は、４つの差動増幅器から構成される。位相補間回路２５は、２つの抵抗３１、３２、８つのＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）３３〜４０、４つの可変電流源４１〜４４を備えている。

具体的には、抵抗３１の一端は、電源電圧ＶＤＤが供給される電源端子に接続されている。抵抗３１の他端は、ＮＭＯＳトランジスタ３３、３５、３７及び３９のドレインに接続されている。抵抗３１の一端は、電源電圧ＶＤＤが供給される電源端子に接続されている。抵抗３２の他端は、ＮＭＯＳトランジスタ３４、３６、３８及び４０のドレインに接続されている。

ＮＭＯＳトランジスタ３３及び４０のゲートには、内部クロックＩＣＫが供給されている。ＮＭＯＳトランジスタ３４及び３５のゲートには、内部クロックＱＣＫが供給されている。ＮＭＯＳトランジスタ３６及び３７のゲートには、内部クロックＩＣＫＢが供給されている。ＮＭＯＳトランジスタ３８及び３９のゲートには、内部クロックＱＣＫＢが供給されている。

ＮＭＯＳトランジスタ３３及び３４のソースは、可変電流源４１を介して接地（接地電圧ＶＳＳ）されている。ＮＭＯＳトランジスタ３５及び３６のソースは、可変電流源４２を介して接地されている。ＮＭＯＳトランジスタ３７及び３８のソースは、可変電流源４３を介して接地されている。ＮＭＯＳトランジスタ３９及び４０のソースは、可変電流源４４を介して接地されている。

可変電流源４１の制御端子には、ＩＤＡＣ２４から電流Ｉ１が供給されている。可変電流源４２の制御端子には、ＩＤＡＣ２４から電流Ｉ２が供給されている。可変電流源４３の制御端子には、ＩＤＡＣ２４から電流Ｉ３が供給されている。可変電流源４４の制御端子には、ＩＤＡＣ２４から電流Ｉ４が供給されている。

このように構成された位相補間回路２５は、ＰＬＬ回路１３から供給される４相クロック（ＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢ）を４つの差動増幅器に入力し、可変電流源４１〜４４の重み付けを調整することで、０から３６０度の位相調整を行うことができる。

図６は、位相補間回路２５による再生クロックの位相変調を説明する図である。例えば、図６における第１象限でのクロック生成は、Ｉ２＝Ｉ３＝Ｉ４＝０とし、Ｉ１のみを調整し、第２象限でのクロック生成は、Ｉ１＝Ｉ３＝Ｉ４＝０とし、Ｉ２のみを調整し、第３象限でのクロック生成は、Ｉ１＝Ｉ２＝Ｉ４＝０とし、Ｉ３のみを調整し、第４象限でのクロック生成は、Ｉ１＝Ｉ２＝Ｉ３＝０とし、Ｉ４のみを調整する。このようにして、９０度毎に位相がずれた４相クロック（ＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢ）に対して、ＩＤＡＣ２４から供給される電流Ｉ１〜Ｉ４の値に応じて出力ＯＵＴの位相が変化する。最終的に、位相調整された再生クロックは、抵抗３１の他端に接続された出力端子ＯＵＴ、及び抵抗３２の他端に接続された出力端子ＯＵＴＢから出力される。

次に、テストデータ生成回路１５の一例について説明する。図７は、図１に示したテストデータ生成回路１５の構成を示すブロック図である。テストデータ生成回路１５は、カウンタ５１、デコーダ５２、ＩＤＡＣ５３、位相補間回路５４、及びＰＲＢＳデータ生成回路（ＰＲＢＳ_ＧＥＮ）５５を備えている。ＩＤＡＣ５３及び位相補間回路５４は、図２に示したＩＤＡＣ２４及び位相補間回路２５と同じ構成である。

カウンタ５１には、カウンタクロックＣ_ＣＬＫ、及びカウンタモード切替信号ＣＭＳが外部回路から入力されている。カウンタ５１は、カウンタクロックＣ_ＣＬＫのパルスをカウントする。カウンタモード切替信号ＣＭＳは、カウンタ５１の動作モード（カウントアップ及びカウントダウン）を切り替える信号である。すなわち、カウンタ５１は、カウンタモード切替信号ＣＭＳに基づいて、一定量アップカウントもしくはダウンカウントを繰り返すようになっている。

デコーダ５２は、カウンタ５１のカウント値をデコードして、後段のＩＤＡＣ５３の重み付け量に変換する。ＩＤＡＣ５３からの電流値は位相補間回路５４に供給される。位相補間回路５４は、ＰＬＬ回路１３からの４相クロック（ＩＣＫ、ＩＣＫＢ、ＱＣＫ、及びＱＣＫＢ）が位相変調及び周波数変調された変調クロックを生成する。この変調クロックは、ＰＲＢＳデータ生成回路５５に供給される。ＰＲＢＳデータ生成回路５５は、変調クロックを用いて、ＰＲＢＳデータにジッタが付加されたテストデータを生成する。

このように構成されたテストデータ生成回路１５において、カウンタ５１の動作モードを切り替える信号ＣＭＳにより、アップカウントからダウンカウントに移る量を切り替えることで、変調クロックの変調量が調整可能となる。最終的には、テストデータ生成回路１５から出力されるテストデータは、カウンタクロックＣ_ＣＬＫに同期して位相と周波数との変更が可能となる。

以下に、位相補間回路５４による変調クロックの生成例について説明する。ここでは、位相補間回路５４での位相調整量を６４分割、カウンタ５１のカウント値を０から６３とする。

図８は、位相補間回路５４により生成される変調クロックの第１の例であり、位相調整量が１ＵＩとなる場合の変調クロックを説明する図である。図９は、第１の例における変調クロックの位相変化を説明する図である。図８において、縦軸は変調クロックの位相変調量、横軸はカウンタ５１のカウント値を示している。

第１の例では、カウンタクロックＣ_ＣＬＫのサイクル毎にカウント値が増加することで、位相補間回路５４により生成される変調クロックの位相調整量は１ＵＩとなる。よって、位相補間回路５４は、変調クロックの位相を３６０度変化させることができる。なお、カウンタクロックＣ_ＣＬＫの周波数を変えることで、１ＵＩの変化に要する時間（周波数）を変えることが可能となる。

図１０は、変調クロックの第２の例であり、位相調整量が０．５ＵＩとなる場合の変調クロックを説明する図である。図１１は、第２の例における変調クロックの位相変化を説明する図である。

第２の例では、カウンタ値の増減量を０から３１までで増減を繰り返すように設定し、カウンタクロックＣ_ＣＬＫのサイクル毎にカウント値が増加することで、位相補間回路５４により生成される変調クロックの位相調整量は０．５ＵＩとなる。ここで、カウンタクロックＣ_ＣＬＫの周波数を変えることで、０．５ＵＩの変化に要する時間（周波数）を変えることが可能となる。

図１２は、変調クロックの第３の例であり、位相調整量が０．２５ＵＩとなる場合の変調クロックを説明する図である。図１３は、第３の例における変調クロックの位相変化を説明する図である。

第３の例では、カウンタ値の増減量を０から１５までで増減を繰り返すように設定し、カウンタクロックＣ_ＣＬＫのサイクル毎にカウント値が増加することで、位相補間回路５４により生成される変調クロックの位相調整量は０．２５ＵＩとなる。ここで、カウンタクロックＣ_ＣＬＫの周波数を変えることで、０．２５ＵＩの変化に要する時間（周波数）を変えることが可能となる。

図１４は、テストデータ生成回路１５により生成されたテストデータの動きを示したアイパターンである。図７に示したテストデータ生成回路１５を用いることで、テストデータのジッタの強さ（振幅）と周波数とを任意に制御することが可能となる。

図１５は、ＬＳＩ１０のジッタ耐性を評価するための図である。図１５において、縦軸はジッタの振幅、横軸はジッタの周波数を示している。

前述したように、本実施形態のテストデータ生成回路１５を用いることで、テストデータのジッタの強さ（振幅）と周波数とを任意に制御することが可能となる。これにより、測定機器を使用せずに、テストデータに所望のジッタを付加することができるため、ジッタ耐性の評価を正確に行うことができる。

すなわち、図１５に示すように、ジッタ耐性をマトリクスを用いて評価することができる。これにより、ジッタ耐性の仕様を満たすチップの選別を正確かつ容易に行うことが可能となる。例えば、図１５に示すジッタマトリクス内で白丸（Fail）と黒丸（Pass）の境界が明確になり、ジッタに対してデータを再生できるチップの選別を正確に行うことが可能となる。

以上詳述したように本実施形態によれば、ＬＳＩ１０の内部で所望のジッタを有するテストデータを生成することができる。これにより、高価なテスト機器を使用せずに、ＬＳＩ１０（具体的には、ＣＤＲ回路１４）のジッタ耐性テストを行うことが可能となり、ＬＳＩ１０の量産過程における不良を事前に検出することが可能となる。

また、ＰＬＬ回路１３により生成された内部クロックを用いて、ジッタを含みかつこの内部クロックに同期していないテストデータを生成することができる。さらに、本実施形態では、このジッタの強さと周波数とを任意に変化させることができる。これにより、ジッタ耐性のテストを正確に行うことが可能となる。

また、ＣＤＲ回路１４で使用するＩＤＡＣ及び位相補間回路と同じものをテストデータ生成回路１５でも使用することができるため、回路設計が容易である。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係るＬＳＩ１０の構成を示すブロック図。 図１に示したＣＤＲ回路１４の一例を示すブロック図。 サンプリング回路２１による入力データのサンプリングタイミングを説明する図。 図２に示した位相補間回路２５の一例を示す回路図。 ＰＬＬ回路１３から位相補間回路２５に供給される内部クロックを説明するタイミングチャート。 位相補間回路２５による再生クロックの位相変調を説明する図。 図１に示したテストデータ生成回路１５の一例を示すブロック図。 位相補間回路５４により生成される変調クロックの第１の例を説明する図。 第１の例における変調クロックの位相変化を説明する図。 位相補間回路５４により生成される変調クロックの第２の例を説明する図。 第２の例における変調クロックの位相変化を説明する図。 位相補間回路５４により生成される変調クロックの第３の例を説明する図。 第３の例における変調クロックの位相変化を説明する図。 テストデータ生成回路１５により生成されたテストデータの動きを示したアイパターン。 ＬＳＩ１０のジッタ耐性を評価するための図。

符号の説明

１０…ＬＳＩ、１１…レシーバ、１２…選択回路、１３…ＰＬＬ回路、１４…ＣＤＲ回路、１５…テストデータ生成回路、１６…ＰＲＢＳデータ検出回路、２１…サンプリング回路、２２…位相比較回路、２３…ループフィルタ、２４，５３…ＤＡコンバータ（ＩＤＡＣ）、２５，５４…位相補間回路、３１，３２…抵抗、３３〜４０…ＮチャネルＭＯＳトランジスタ、４１〜４４…可変電流源、５１…カウンタ、５２…デコーダ、５５…ＰＲＢＳデータ生成回路。

Claims (5)

1. 第１のクロックを生成するクロック生成回路と、
   前記第１のクロックを位相変調し、かつ前記変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路と、
   前記テストデータをサンプリングして再生データを抽出するデータ抽出回路と、
   前記再生データのエラーを検出する検出回路と、
   を具備することを特徴とする半導体集積回路。
2. 前記テストデータ生成回路は、
   前記第１のクロックを位相変調して第２のクロックを生成する位相補間回路と、
   前記第２のクロックを用いて前記テストデータを生成する生成回路と、
   を含むことを特徴とする請求項１に記載の半導体集積回路。
3. 前記テストデータ生成回路は、
   外部からの第３のクロックをカウントするカウンタと、
   前記カウンタのカウント値をデコードするデコーダと、
   を含み、
   前記位相補間回路は、前記デコーダからの出力に基づいて前記第１のクロックを位相変調することを特徴とする請求項２に記載の半導体集積回路。
4. 前記第１のクロックは、等間隔の位相のずれを有する複数の第１のクロックからなり、
   前記位相補間回路は、前記複数の第１のクロックを用いて前記第２のクロックを生成することを特徴とする請求項２又は３に記載の半導体集積回路。
5. 前記カウンタは、外部からのモード切替信号に基づいてアップカウント或いはダウンカウントを行うことを特徴とする請求項３又は４に記載の半導体集積回路。

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