JP2006050607A - クォターレートクロック復元回路、及びクロック復元方法 - Google Patents

Abstract

【課題】 受信データレートの４分の１の周波数を有するクロックとして動作しかつ、四つの位相補間器を用いるクロックデータ復元回路を提供する。
【解決手段】 受信データレートの４分の１の周波数で０°、９０°、１８０°および２７０°の位相差を有する第１クロック乃至第４クロックを生成するクロック生成部３６０と、制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して受信データレートの４分の１の周波数で受信データの位相を追従する０°、４５°、９０°および１３５°の位相差を有する第５クロック乃至第８クロックを生成する位相補間部３５０と、受信データと前記第５クロック乃至第８クロックとの位相差に対応する信号を出力する位相検出部３１０と、位相検出部の出力信号を受信して位相補間部を制御するための制御信号を生成する位相補間部制御回路３２０とを含む。
【選択図】 図２

Description

本発明は、クロック復元回路に係り、特に４分の１レートクロック復元回路の回路構成とクロック復元回路の動作方法に関する。

多数の送受信端間の連結では、通信線路で必要とされる費用の節減と、並列にデータを伝送する場合のノイズ、特に、クロストークノイズなどの問題点とを解決するために直列に高速データを伝送する方式が採用される傾向にある。

即ち、一つの光線路や同軸又はツイストペアケーブルを用いて伝送することによって、並列データ伝送方式に比べて長所を有する。この場合に、高速のデジタルカメラと同期したクロックを別途に伝送する代わりに、クロック復元回路（ＣＤＲ）を用いて受信端側で受信したデータのストリームから受信データと同期したクロックを再生する。このようなクロック復元回路の場合、位相固定ループ（ＰＬＬ）を用いたり、或いは遅延固定ループ（ＤＤＬ）を用いる二つの方法がある。

しかし、直列入力データを入力とする位相固定ループを用いる場合は、下記のような問題点がある。
高速に伝送される入力データにジッタが発生する場合、高速で、データに同期したクロックの提供が可能な位相固定ループが必要である。このようなクロックデータ復元回路の性能は、用いられる位相固定ループの性能によって左右され、このような高性能の位相固定ループの設計は難しく、ノイズ、電力消耗、チップ面積などにおいて脆弱点がある。

このような問題点を解決するために、位相補間技術を用いて入力データと同期したクロックを作り出す方法を用いている。位相補間技術は、互いに異なる位相を有する二つの入力クロックの二つの位相の間値に該当する位相を有するクロックを生成する。例えば、０°の位相を有するクロックと９０°の位相を有するクロックを用いて０°〜９０°の位相を有するクロックを作り出す。特に、受信データの周波数に比べ、半分の周波数を有する基準クロックと基準クロックに対して９０°、１８０°、２７０°の位相差を有する三つのクロック、したがって、９０°ずつの位相差を有する合計四つのクロックを用いて位相補間する方式で動作するハーフレートクロック復元回路が用いられている。ハーフレートクロック復元回路は、クロック復元回路の動作周波数を減少させることで、高速に動作する回路設計上の困難を解決する方法として広く用いられている。

このような従来のハーフレートクロック復元回路は、二つ以上の固定ループを用いて構成する方式と、一つの位相固定ループで、四つのハーフレート９０°位相差クロック（Ｉ，Ｑ，Ｉｂ，Ｑｂ）を生成する方式とがある。

前記従来のハーフレートクロック復元回路は、これを一つのチャンネルのみに単独で用いるよりは、データ帯域幅を大きくするために、送受信チャンネルを４／８／１６などの並列に構成したマルチチャンネルに主に用いられている。

前記二つの方式を考慮して見ると、まず前者の方法は、広い面積と電力消費の多い位相固定ループを多数用いなければならないという短所があり、後者の方法は、データ伝送速度とチャンネル数が増加するほど更に高い周波数を発振することができる電圧制御発振器を設計し、前記電圧制御発振器にて９０°位相差の四つのクロックを生成してこれを各チャンネルに伝送しなければならないという問題がある。

図１は、特許文献１の「Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ」に開示されたクロック復元回路を示したブロック図であって、前記後者の一つの位相固定ループで四つのハーフレート９０°位相差クロック（Ｉ，Ｑ，Ｉｂ，Ｑｂ）を生成する方式を採択した従来のクロック復元回路の構成例である。

直列受信データ２０１と直列受信データ周波数の半分の周波数を有する復元クロック２０２が位相検出器２１０に入力されると、位相検出器２１０は二つの位相差を比較した結果として、アップ、ダウン信号２１５を、信号分周器２２０に入力する。その後、信号分周器２２０でＤＡＣ制御ロジック２３０が処理可能な低速のアップ、ダウン信号２２５が出力される。

ＤＡＣ制御ロジック２３０は、信号分周器２２０が出力したアップ、ダウン信号２２５に基づいて復元クロック２０２を位相補間するためのデジタル制御コードを出力する。このデジタル制御コード値はＤＡＣ２４０を経て位相補間部２５０に伝達される。ここで、ＤＡＣ２４０は、ＤＡＣ制御ロジック２３０が出力する制御コードが線形的に変化しない場合には、その特性を補償するために非線形伝達特性を有する非線形ＤＡＣを用いることもできる。

位相補間部２５０は、クロック生成部２６０から出力された互いに９０°の位相差を有する四つのクロック２６５を、ＤＡＣ２４０から出力された加重値制御信号によって位相補間して入力データ２０１の位相に追従する出力クロック２０２を出力し、この出力クロック２０２は、位相検出器２１０に再入力され、帰還回路を形成する。

図１のクロック復元回路がハーフレートクロック復元方式を適用した回路である場合には、直列入力データ２０１レートの半分の周波数を有するクロックを用いて位相補間する方式で動作する。

即ち、直列入力データ２０１のレートが８．５ＧＢｐｓであれば、位相補間部２５０には４．２５ＧＨｚの周波数を有する第１クロックと第１クロックに対してそれぞれ９０°、１８０°、２７０°の位相差を有する第２クロック乃至第４クロック、合計四つのクロックの入力を受けて動作する。

この場合、位相検出器２１０には、０°の４．２５ＧＨｚクロックとこれに対して９０°の位相差を有する４．２５ＧＨｚクロック二つが入力されて、８．５ＧＢｐｓ入力データ２０１との位相差を検出する。

図１では、示していないが、入力データ２０１と同期した入力データレートの半分の周波数を有するクロックのうち、９０°の位相差を有するクロックと２７０°の位相差を有するクロックとを用いて、入力データストリーム２０１のデータレートを１／２に減少させ、入力データレートの半分の周波数を有する二つのデータストリーム２７０に逆多重化する方式を用いてデータを復元することができる。即ち、８．５ＧＢｐｓの入力データ２０１は二つの４．２５ＧＢｐｓのデータストリーム２７０に逆多重化される。
このような方式を採択したクロック復元回路でも、必要なデータの伝送速度が増加するようになると、問題が発生する。

チャンネル当たり８．５ＧＢｐｓの伝送速度を有する場合を例に挙げると、８．５ＧＨｚ ＬＣ電圧制御発振器を設計してこれを２分周し、フリップフロップを用いて９０°の位相差の四つの４．２５ＧＨｚクロックを生成したり、或いは４．２５ＧＨｚ ＬＣ電圧制御発振器とポリフェーズフィルタを用いて９０°の位相差の四つの４．２５ＧＨｚクロックを生成する。３〜４ＧＨｚ以上の発振周波数では、リング発信器を用いることができないので、このような構成を有するようになる。

いずれの場合であっても、４．２５ＧＨｚ周波数の９０°の位相差を有する四つのクロックを各チャンネルに伝送しなければならない。希望するデータ伝送速度だけ高い周波数で動作し、かつ、ジッタの特性がよい位相固定ループを構成することは非常に難しい。

さらに、これを各チャンネルに分配して伝送することも多くの問題を発生させる。電力消費が大きく、各ライン間のミスマッチ／カップリング効果などが周波数に比例して増加するので、クロックバッファがない場合、伝送距離が制限される。したがって、クロックバッファの数が増加するようになるので、チップの面積が増加するようになり、電力消費が増加する要因になって、パッケージ選択の時、不必要に多きなサイズを要するようになる。また、チップの全体的なフロアプランの時にも不可避な電源、接地パッドの位置を考慮しなければならないという問題点を有する。
米国特許第６，００２，２７９号

前記の問題点を解決するための本発明の目的は、従来のハーフレートクロック復元回路の動作速度（又は動作周波数）を半分に低下させることで電力消費を減少させ、線路間のミスマッチ、カップリング効果を減少させることができるクォターレートクロック復元回路を提供することにある。
本発明の他の目的は、前記クォターレートクロック復元回路を含む高速データ受信装置を提供することにある。
本発明のまた他の目的は、前記受信データレートの４分の１周波数クロックで動作するクロック復元方法を提供することにある。

前記目的を達成するために本発明は、従来のハーフレートクロック復元回路の位相固定ループの動作速度を半分に減少させ、高周波数のクロックを処理することによって発生する多様な問題点を解決する。

０°の位相を有する受信データレートの４分の１周波数を有する基準クロックと、前記基準クロックに、９０°、１８０°、２７０°の位相差を有するクロック、合計四つのクロックを用いて四つの位相補間器を通じて受信データレートの４分の１に該当する周波数の４５°の位相差を有する四つのクロックを生成して動作する４分の１速度クロック復元回路を構成する。これに加えて、前記四つの位相補間器の制御を単純化するために一つの位相補間器を制御するための制御信号から、４５°、９０°、１３５°の位相差を有するクロックを作ることができる制御信号を導出する方式にして位相補間器の制御を単純化するようにする。

前記本発明の目的を達成するためのクロック復元回路は、受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、第１クロックに対して２７０°の位相差を有する第４クロックを生成するクロック生成部と、制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して受信データレートの４分の１の周波数を有して受信データの位相に追従する第５クロック、前記第５クロックに対して４５°の位相差を有する第６クロック、前記第５クロックに対して９０°の位相差を有する第７クロック、及び前記第５クロックに対して１３５°の位相差を有する第８クロックを生成する位相補間部と、前記受信データと前記第５クロック乃至第８クロックとの位相差に対応する信号を出力する位相検出部と、前記位相検出部の前記出力信号を受信して前記位相補間部を制御するための制御信号を生成する位相補間部コントローラと、を含む。

前記本発明の他の目的を達成するための高速データ受信装置は、 受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、第１クロックに対して２７０°の位相差を有する第４クロックを生成するクロック生成部と、前記クロック生成部に共通連結され、前記第１クロック乃至第４クロックの入力をそれぞれ受け、直列化した受信データの入力を受け、復元されたクロック信号を用いて前記直列化した受信データのデータレートを４分の１に減少させ、マルチチャンネルに伝送する少なくとも一つのクロック復元回路とを有し、

前記クロック復元回路は、前記第１クロック乃至第４クロックの入力を受け、受信データレートの４分の１の周波数を有し、受信データの位相を追従する第５クロックを生成する第１位相補間器、第５クロックに対して４５°の位相差を有する第６クロックを生成する第２位相補間器、第５クロックに対して９０°の位相差を有する第７クロックを生成する第３位相補間器、及び第５クロックに対して１３５°の位相差を有する第８クロックを生成する第４位相補間器で構成された位相補間部と、前記受信データと前記位相補間部とが出力した前記第５クロック乃至第８クロックの入力を受け、前記受信データと第５クロック乃至第８クロックとの位相差に対応する信号を出力する位相検出部と、前記位相検出部の出力信号に基づいて前記位相補間部を制御する補間部コントローラとを含む。

前記本発明のまた他の目的を達成するためのクロック復元方法は、 受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、及び第１クロックに対して２７０°の位相差を有する第４クロックを生成する段階と、前記受信データと前記受信データレートの４分の１の周波数を有する受信データの位相を追従する第５クロックと第５クロックに対して４５°の位相を有する第６クロック、第５クロックに対して９０°の位相を有する第７クロック、及び第５クロックに対して１３５°の位相を有する第８クロックとの位相差に対応する信号を出力する位相差検出段階と、前記位相差に対応する信号を用いて前記第５クロック乃至第８クロックを生成するための制御信号を生成する段階と、前記制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して前記第５クロック、第６クロック、第７クロック、及び第８クロックを生成する段階と、を含む。

以下、本発明による望ましい実施例を添付した図面を参照して詳細に説明する。
図２は、従来のハーフレートクロック復元回路に対して受信データレートの４分の１の周波数クロックで動作する本発明のクォターレートクロック復元回路のブロック図である。

クロック生成部３６０では、受信データレートの半分又は４分の１の周波数のクロックを発生させ、これを用いて受信データレートの４分の１の周波数を有する四つのクロックを生成する。

この四つのクロックは、０°の位相を有する第１クロック３６５ａと、第１クロック３６５ａに対して、それぞれ、９０°、１８０°、２７０°の位相を有する第２クロック３６５ｂ、第３クロック３６５ｃ、及び第４クロック３６５ｄで構成される。この四つのクロックの位相は受信データの位相とは関係なく固定された絶対的な位相を有する。

クロック生成部３６０が扱う受信データレートが低い場合には、リング電圧制御発振器を用いる遅延固定ループ（ＤＬＬ）の形態を有することもでき、従来技術として言及したように受信データレートが高い場合にはＬＣ電圧制御発振器とポリフェーズフィルタ又はフリップフロップとを用いて構成することもできる。

生成された四つの４分の１周波数クロック３６５ａ、３６５ｂ、３６５ｃ、３６５ｄは、位相補間部３５０に入力され、入力データ３０１に追従して同期した入力データレートの４分の１の周波数を有する第５クロック３０２ａと第５クロック３０２ａにそれぞれ４５°、９０°、１３５°の位相差を有する第６クロック３０２ｂ、第７クロック３０２ｃ、第８クロック３０２ｄとに位相補間される。

本発明は、四つの位相補間器３５１、３５２、３５３、３５４を用いて受信データに追従する４５°の位相差を有する受信データレートの４分の１の周波数を有する四つのクロックを生成するのにその特徴がある。

さらに詳細には、四つのクロック３０２ａ、３０２ｂ、３０２ｃ、３０２ｄが全て４５°ずつの位相差を有する点を用いて第５クロック３０２ａの位相を制御するための制御信号が決定されると、第６クロック乃至第８クロックは、これに対して４５°ずつの位相差を順次有する点を用いて第６クロック乃至第８クロックの位相を生成するための制御信号を導出する方式で四つの位相補間器３５１、３５２、３５３、３５４の制御を単純化することが可能な点にその特徴があると言える。

このような位相補間部３５０内の位相補間器３５１、３５２、３５３、３５４の具体的な制御方法は位相補間部制御回路３２０の構成によって異なるようになる。位相補間部制御回路３２０の構成例の四つの位相補間器３５１、３５２、３５３、３５４に対する制御方法は下記にて説明する。

位相補間部３５０から出力された第５クロック乃至第８クロック３０２ａ、３０２ｂ、３０２ｃ、３０２ｄは、位相検出部３１０に入力され、受信データ３０１との位相差比較と共に受信データストリーム３０１のデータレートを１／ｎ（例えば、ｎは１／４）に減少させ、逆多重化された復元データストリーム３７０を出力する。図２では、受信データレートの４分の１の周波数を有する四つのデータストリームに逆多重化される場合を示したもの（１ｔｏ４）であるが、位相検出器３１０内の逆多重化部（図示せず）の構成によっては更に多数のデータストリーム（例えば、１ｔｏ２０又は１ｔｏ４０など）に逆多重化される場合も可能である。

位相検出部３１０は、受信データ３０１と位相補間部３５０から出力された第５クロック乃至第８クロック３０２ａ、３０２ｂ、３０２ｃ、３０２ｄとを用いて現在位相補間部３５０が出力した第５クロック乃至第８クロックの位相を更に進めるか遅延させるかを決定する。

即ち、位相検出部３１０は、位相補間部３５０が出力した第５クロック乃至第８クロックと受信データ３０１との位相差を比較して位相補間部の出力クロックの位相が受信データ３０１の位相より進む場合には、ダウン信号を出力し、位相補間部の出力クロックの位相が受信データ３０１の位相より遅延される場合には、アップ信号を出力する。このようなアップ信号とダイン信号との定義は、構成例によって変えることができる。

一方、位相検出部３１０は、一つの回路ブロックで位相検出とデー逆多重化とを共に行うこともでき、位相検出機能とデータ逆多重化機能とを別の回路ブロックで構成することもできる。本実施例では、二つの機能が同一の回路ブロックで実現される場合を示す。

位相補間部制御回路３２０の構成は、多様な構成を採用することができる。位相補間部を制御する回路は、位相検出部３１０及び位相補間部３５０と共に帰還回路を形成する。

図３は、従来技術として既に言及した特許文献１の「ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ」に開示されたＤＡＣを用いた制御方法を応用した制御回路の構成例を示すブロック図である。

図３のようなデジタル的な制御方法に比べて動作速度の側面から長所を有するために、このような位相補間部制御回路３２０は、チャージポンプなどを用いたアナログ的な制御方法を用いて構成することもできる。このようなアナログ的な制御方法の構成例は、特許文献２である「Ｆｏｕｒ ｑｕａｄｒａｎｔ ａｎａｌｏｇ ｍｉｘｅｒ−ｂａｓｅｄ ｄｅｌａｙ−ｌｏｃｋｅｄ ｌｏｏｐ ｆｏｒ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ」に開示されている。
米国特許第６，５８６，９７７号

図３の位相補間部制御回路３２０は、信号分周器４１０、ＤＡＣ制御ロジック４２０及びＤＡＣ４３０で構成される。
位相検出部３１０から出力されたアップ信号とダウン信号とは、信号分周器４１０に入力される。信号分周器４１０は、位相検出部３１０から入力されたアップ信号とダウン信号とを所定の低い周波数の信号に変換する役割を果たす。例えば、２．１２５ＧＨｚの周波数として出力される位相検出部３１０のアップ信号とダウン信号とが４２５ＭＨｚの低い周波数を有する信号分周期４１０の出力アップ信号とダウン信号とに変換される。このように、信号の周波数を減少させるのは、位相検出部３１０の出力信号をＣＭＯＳロジックで構成されるＤＡＣ制御ロジック４２０が処理可能な速度の信号に変換するためである。

ＤＡＣ制御ロジック４２０とＤＡＣ４３０とは、信号分周器４１０から入力を受けるアップ信号とダウン信号とを用いて位相補間部３５０を制御する役割を果たす。ＤＡＣ制御ロジック４２０は信号分周器４１０から入力を受けるアップ信号とダウン信号とを用いて位相補間部３５０を制御するための制御コードをＤＡＣ４３０に出力する。

前記制御コードはＤＡＣを経てアナログ制御信号に変換され、位相補間部３５０内の四つの位相補間器３５１、３５２、３５３、３５４を制御するようになる。本発明のためのＤＡＣは多様な構成を有することができるが、本実施例では、八つのＤＡＣ（ＤＡＣ１、ＤＡＣ２、ＤＡＣ３、ＤＡＣ４、ＤＡＣ５、ＤＡＣ６、ＤＡＣ７、ＤＡＣ８）を用いて構成することにする。したがって、ＤＡＣ１乃至ＤＡＣ４の四つのＤＡＣは、第５クロック３０２ａと第７クロック３０２ｃを生成するための位相補間器３５１、３５３を制御するための制御信号を出力するために用いられ、ＤＡＣ５乃至ＤＡＣ８の四つのＤＡＣは第６クロック３０２ｂと第８クロック３０２ｄを生成するための位相補間器３５２、３５４を制御するための制御信号を出力するために用いられる。

本発明では、必要な位相補間器の数を減少させるために、０°、９０°、１８０°、２７０°の位相を有する第１クロック乃至第４クロック３６５ａ、３６５ｂ、３６５ｃ、３６５ｄを位相補間して受信データに追従する位相０°、４５°、９０°、１３５°の第５クロック乃至第８クロック３０２ａ、３０２ｂ、３０３ｃ、３０４ｄを生成するために次のような方式を用いる。

ＤＡＣ制御ロジック４２０は、位相補間部３５０の位相補間器３５１、３５２、３５３、３５４を制御するための制御コードを生成する役割を果たすので、第５クロックの位相を決定する制御コーにて所定のオフセット概念を適用して第６クロック乃至第８クロックを生成するための制御コードを導出する。

まず、ＤＡＣ制御ロジック４２０の動作を説明する。ＤＡＣ制御ロジック４２０は、所定のビット数で構成される両方向シフトレジスタを含む。このシフトレジスタのビット数は、必要な分解能の程度によって異なるように構成することができる。即ち、３２ビットで構成されたシフトレジスタを用いると、一つの四分面、即ち、９０°の位相を３２個のステップに分解してクロックの位相が調節可能である。したがって、全体的には、３６０°の位相を１２８個のステップに分解して生成クロックの位相を調節することが望ましい。

このシフトレジスタは、位相検出部３１０から出力され、信号分周器４１０を経て入力されたアップ信号とダウン信号とによってシフトされる。
例えば、３２ビットシフトレジスタを用いたＤＡＣ制御ロジック４２０を構成する場合に、初期状態で３２ビットシフトレジスタは「００００００００ｈ」値に初期化される。信号分周器４１０からアップ信号の入力を受ける場合には、３２ビットシフトレジスタは一ビットずつ右側にシフトされ、最上位ビット（ＭＳＢ）が「１」に設定される。アップ信号が持続され、３２ビットシフトレジスタの全てのビットが「１」に設定されると、シフトされる方向が転換される。シフトされる方向が転換されると、信号分周器４１０からアップ信号の入力を受ける場合には、３２ビットシフトレジスタは一ビットずつ左側にシフトされ、最下位ビット（ＬＳＢ）が「０」に設定される方式で動作する。

その後、信号分周器４１０からダウン信号の入力を受ける場合には、３２ビットシフトレジスタは一ビットずつ左側にシフトされ、最下位ビット（ＬＳＢ）が「０」に設定される。ダウン信号が持続され、３２ビットシフトレジスタの全てのビットが「０」に設定されると、シフトされる方向が転換される。シフトされる方向が転換されると、信号分周器４１０からダウン信号の入力を受ける場合には、３２ビットシフトレジスタは一ビットずつ右側にシフトされ、最上位ビット（ＭＳＢ）が「１」に設定される方式で動作する。

このように、両方向にアップ信号とダウン信号とによってピンポン方式でシフトされる３２ビットシフトレジスタを用いて、第１クロック乃至第４クロックから第５クロックを生成するための３２ビットで構成あれば制御コードを導出することができる。

図４は、アップ信号とダウン信号とによる３２ビットシフトレジスタのシフト動作を例示したシフトレジスタ値と第５クロックを生成する位相補間器３５１を制御するための四つのＤＡＣ（ＤＡＣ１〜ＤＡＣ４）に対する制御コード値を示した図表である。

図４で示した一番目の列と二番目の列はアップ信号とダウン信号とを意味する。三番目の列（ＤＳＥＬ）は、第５クロックを生成するための位相補間器３５１で第１クロック乃至第４クロックのうち、９０°の位相差を有する二つのクロックを選択するためのレジスタであって、二つのビットで構成され、ＤＡＣ制御ロジック４２０に含まれて構成される。ＤＡＣ制御ロジック４２０は、前記ＤＳＥＬレジスタと３２ビットシフトレジスタとを用いてＤＡＣ１乃至ＤＡＣ４の四つのＤＡＣに対する制御コードを決定するようになる。

ＤＳＥＬの上位ビットは、９０°の位相を有する第２クロック３６５ｂと２７０°の位相を有する第４クロック３６５ｄのうち、一つのクロックを選択するためのビットである。即ち、ＤＳＥＬの上位ビットが「０」である場合には、第２クロックが選択され、ＤＳＥＬ上位ビットが「１」である場合には、第４クロックが選択される。ＤＳＥＬの下位ビットは０°の位相を有する第１クロック３６５ａと１８０°の位相を有する第３クロック３６５ｄとのうち、一つのクロックを選択するためのビットである。即ち、ＤＳＥＬの下位ビットが「０」である場合には、第１クロックが選択され、ＤＳＥＬの下位ビットが「１」である場合には、第３クロックが選択される。

このようなＤＳＥＬレジスタの値は、アップ信号とダウン信号によってシフトレジスタのシフト方向が転換されるたびに、第１クロック乃至第４クロックにて第５クロック３０２ａを生成するための二つのクロックを選択するために変更される。即ち、第５クロックの位相が四分面を過ぎるたびに変更された新しい四分面を反映するために変更される。

図４の四番目の列は、前記のシフトレジスタの状態を表示したものであり、ＤＡＣ１乃至ＤＡＣ４列は、第１クロック乃至第４クロック３６５ａ、３６５ｂ、３６５ｃ、３６５ｄに対するそれぞれの加重値制御信号を出力する四つのＤＡＣに対する制御コードを意味する。図４の表からわかるように、四つのＤＡＣに対する制御コードであるＤＡＣ１［３１：０］、ＤＡＣ２[３１：０]、ＤＡＣ３[３１：０]、及びＤＡＣ４[３１：０]は、３２ビットシフトレジスタ値とＤＳＥＬレジスタ値とによって設定される。

第５クロック３０２ａを生成するための制御コードは、これを用いて第５クロックに対して９０°の位相差を有する第７クロック３０２ｃを生成するための制御コードそのまま用いることができる。これは、第５クロックを生成するための位相補間器３５１の構成と第７クロックを生成するための位相補間器３５３の構成そのものを９０°だけの位相差が発生するように構成することで可能である。これに対しては、位相補間器の構成を説明する部分で詳細に説明する。

このような構成の代わりに、四つの位相補間器３５１、３５２、３５３、３５４を同一に構成し、１６個のＤＡＣを用いる実施例も可能であるが、本実施例では、八つのＤＡＣを用いて必要なＤＡＣの数をできるだけ減少させた構成を例として挙げる。

一方、第５クロックに対して４５°の位相差を有する第６クロック３０２ｂと、第７クロックに対して４５°の位相差を有する第８クロック３０２ｄを生成するための制御コードとは、前記第５クロックと第７クロックとを生成するための制御コードから４５°だけのオフセットを適用することで求めることができる。

図５は、第５クロックと第７クロックを生成するための制御コードから第５クロックと第７クロックに対してそれぞれ４５°位相差を有する第６クロックと第８クロックを生成するためにオフセットが適用された制御コードを生成するための関係を整えた図表である。

例えば、第１クロック３６５ａから０°の位相を有する第５クロック３０２ａが生成されると、ここで、第６クロック３０２ｂは、第１クロックから４５°の位相を有するクロックになる。したがって、図５で示した第６クロックと第８クロックとを生成するための制御コードは、図４で示した第５クロックと第７クロックとを生成するための制御コードに対して表上で下側に１６ステップ（９０°の場合は３２ステップであるので、４５°の場合は１６ステップ）だけシフトされた制御コードになる。

即ち、前述の例のように、第５クロックが第１クロックに対して０°の位相を有すると、ＤＡＣ１の制御コードは「ＦＦＦＦＦＦＦＦｈ」になり、ＤＡＣ２の制御コードは「００００００００ｈ」になる。ここで、ＤＡＣ３とＤＡＣ４の制御コードは「００００００００ｈ」になる。しかし、第６クロックは第５クロックに対して４５°の位相差を有するので、第１クロックに対しては４５°の位相を有するために、第６クロックを生成するためのＤＡＣ５の制御コードは「００００ＦＦＦＦｈ」になり、ＤＡＣ６の制御コードは「００００ＦＦＦＦｈ」になる。同様に、ここでＤＡＣ７とＤＡＣ８の制御コードは「００００００００ｈ」になる。

前述の図４と図５の図表で示した関係によって出力されたＤＡＣ制御ロジック４２０の制御コードは、ＤＡＣ４３０を経てアナログ信号に変換され、位相補間部３５０に伝達される。ＤＡＣ４３０は、非線形伝達特性を有する非線形ＤＡＣを用いることができるのは、従来技術において説明したのと同様である。

図６は、ＤＡＣ４３０の構成例と位相補間部３５０の構成例とを更に詳細に示したブロック図である。位相補間部３５０は、四つの位相補間器３５１、３５２、３５３、３５４で構成されており、ＤＡＣ４３０は、総八つのＤＡＣで構成され、ＤＡＣ制御ロジック４２０から伝達された制御コード５２０ａ、５３０ａ、５４０ａ、５５０ａ、５２０ｂ、５３０ｂ、５４０ｂ、５５０ｂの入力を受けて八つのアナログ制御信号７２０ａ、７３０ａ、７４０ａ、７５０ａ、７２０ｂ、７３０ｂ、７４０ｂ、７５０ｂを出力する。

位相補間部３５０の四つの位相補間器３５１、３５２、３５３、３５４には、それぞれクロック生成部３６０から生成された四つのクロック３６５ａ、３６５ｂ、３６５ｃ、３６５ｄと四つずつ制御コードからＤＡＣを経て伝達された制御信号とが入力される。

図７は、本発明の位相補間部３５０の構成例を示す回路図である。
本発明の位相補間部３５０は、四つの位相補間器３５１、３５２、３５３、３５４で構成される。ＤＡＣ制御ロジック４２０が出力された制御コードがＤＡＣ４３０を経て変換され、位相補間部３５０に入力される。

第１位相補間器３５１は、受信データに追従する第５クロック３０２ａを生成する。第２位相補間器３５２は、第５クロックに対して４５°の位相を有する第６クロック３０２ｂを生成し、第３位相補間器３５３は、第５クロックに対して９０°の位相を有する第７クロック３０２ｃを生成する。最後に、第４位相補間器３５４は、第５クロックに対して１３５°の位相を有する第８クロック３０２ｄを生成する。

前述のように、本実施例では、第５クロックと第７クロックとを生成するために、ＤＡＣ制御ロジック４２０から出力される制御コードは同一であるので、第５クロックを生成するための制御信号を出力するＤＡＣ１乃至ＤＡＣ４の四つのＤＡＣは、第７クロックを生成するために共有することができる。

但し、第５クロックを生成するための位相補間器３５１と、第７クロックを生成するための位相補間器３５３とは、図６に示したように同一の制御信号に対して９０°の位相差を有するクロックを生成するため、第１クロック乃至は第４クロックの入力において異なる構成を有している。

同様に、第６クロックと第８クロックを生成するための制御コードは同一であるので、第６クロックを生成するための制御信号を出力するＤＡＣ５乃至ＤＡＣ８の四つのＤＡＣを第８クロックを生成するために共有することができる。この場合にも、第６クロックを生成するための位相補間器３５２と第８クロックを生成するための位相補間器３５４とは、図６に示したように、同一の制御信号に対して９０°の位相差を有するクロックを生成するために第１クロック乃至第４クロックの入力において異なる構成を有している。
最後に、位相補間部３５０で生成された四つのクロック、第５クロック乃至第８クロック３０２ａ、３０２ｂ、３０２ｃ、３０３ｃ、３０３ｄは位相検出部３１０に入力され、帰還回路を形成する。

図８は、本発明のクロック復元回路を用いてマルチチャンネルの高速データ受信装置を構成した例を示すブロック図である。本発明のクロック復元回路を用いた高速データ受信装置８００は、複数のクロック復元回路（８１０−１〜８１０−ｎ）を含んで構成され、クロック復元回路の数だけの高速直列データストリーム８０１の入力を受ける。

クロック生成部８２０は、四つの９０°の位相差を有する受信データレートの４分の１の周波数を有するクロック８３０を出力し、クロック復元回路（８１０−１〜８１０−ｎ）は、クロック生成部８２０に共通に連結され、四つのクロックの入力を受けて動作する。

クロック復元回路（８１０−１〜８１０−ｎ）は、高速直列データストリーム８１０を四つのクロックを用いて復元した４５°位相差クロックを用いて四つのデータストリームに逆多重化する。

クロック復元回路（８１０−１〜８１０−ｎ）は、逆多重化されたストリーム（８４０−１〜８４０−ｎ）を所定の内部回路８５０に出力する。内部回路８５０では、逆多重化されたデータストリーム（８４０−１〜８４０−ｎ）を更に低い周波数のデータストリームで逆多重化させる動作を行うこともできる。

前述したような本発明によると、四つの位相補間器を用いて受信データレートの４分の１に該当する９０°の位相差の四つのクロックから受信データを追従する受信データレートの４分の１の周波数に該当する４５°の位相差を有する四つのクロックを生成して動作するクォターレートクロック復元回路が提供される。

したがって、下記のような効果を得ることができる。
一番目：最小限の個数の位相補間器を用いて受信データレートの４分の１の周波数の四つのクロックを生成することによって、ＰＬＬのようなクロック生成源の設計負担が減少する。例えば、電圧制御発振器（ＶＣＯ）のようなクロック発生器の動作周波数を従来のハーフレートクロック復元回路の場合に比べて半分に更に減少させることができるので、ジッタ特性が優秀なクロック生成源を設計しやすい。

二番目：クロック発生器の動作周波数を減少することで、電力消費を大きく減少させることができ、各チャンネルに供給するクロック周波数が減少することによって線路間のミスマッチ、カップリングの効果を半分に減少することができる。したがって、優秀な品質のクロックソースを生成することができる。

三番目：マルチチャンネル構造の場合、各チャンネルの間に挿入されるクロックを今供給するためのクロックバッファの実現が容易であり、クロックバッファの数もまた減少させることができるので、クロックバッファの電力消費を１／３乃至１／５に低下させることができる。
最後に、前記全ての効果によって全体的にチップの面積を画期的に減少させることができるようになる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

ハーフレートクロック復元回路の構成例を示すブロック図である。 本発明の４分の１のレートクロック復元回路の構成例を示すブロック図である。 本発明の位相補間制御回路の構成例を示すブロック図である。 本発明の位相補間器を制御するための制御コードの関係を示す図表である。 本発明の位相補間器を制御するための制御コードの関係を示す図表である。 本発明の位相補間部とＤＡＣとの連結関係を示すブロック図である。 本発明の位相補間部の構成例を示す回路図である。 本発明のクロック復元回路を用いた高速データ受信装置の構成例を示すブロック図である。

符号の説明

２０１ 受信データ
３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ 出力クロック
３１０ 位相検出部
３１５ 位相差信号
３２０ 位相補間部制御回路
３４５ 位相補間部制御信号
３５０ 位相補間部
３５１、３５２、３５３、３５４ 位相補間器
３６０ クロック生成部
３６５ａ、３６５ｂ、３６５ｃ、３６５ｄ クロック生成部出力クロック

Claims (20)

1. 受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、第１クロックに対して２７０°の位相差を有する第４クロックを生成するクロック生成部と、
   制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して受信データレートの４分の１の周波数を有して受信データの位相を追従する第５クロック、前記第５クロックに対して４５°の位相差を有する第６クロック、前記第５クロックに対して９０°の位相差を有する第７クロック、及び前記第５クロックに対して１３５°の位相差を有する第８クロックを生成する位相補間部と、
   前記受信データと前記第５クロック乃至第８クロックとの位相差に対応する信号を出力する位相検出部と、
   前記位相検出部の出力信号を受信して前記位相補間部を制御するための制御信号を生成する位相補間部コントローラとを含むクロック復元回路。
2. 前記クロック生成部は、
   リング電圧制御発振器を用いて構成されることを特徴とする請求項１記載のクロック復元回路。
3. 前記クロック生成部は、
   ＬＣ電圧制御発振器と、少なくとも一つのポリフェーズフィルタとを含んで構成されることを特徴とする請求項１記載のクロック復元回路。
4. 前記位相検出部は、
   前記受信データと前記位相補間部とが出力した前記第５クロック乃至第８クロックの入力を受け、前記受信データと前記第５クロック乃至第８クロックとの位相差に対応してアップ信号とダウン信号とを出力することを特徴とする請求項１記載のクロック復元回路。
5. 前記位相検出部は、
   前記受信データの位相が前記第５クロック乃至第８クロックの位相より遅延するときには、活性化したダウン信号と非活性化したアップ信号とを出力し、
   前記受信データの位相が前記第５クロック乃至第８クロックの位相より進むときには、活性化したアップ信号と非活性化したダウン信号とを出力することを特徴とする請求項４記載のクロック復元回路。
6. 前記位相検出部は、
   前記受信データと前記第５クロック乃至第８クロックとを用いて前記受信データのデータレートを減少させ、前記受信データレートの４分の１の周波数を有する四つのデータストリームに変換することを特徴とする請求項１記載のクロック復元回路。
7. 前記位相補間部は、
   前記制御信号及び前記第１クロック、第２クロック、第３クロック、及び第４クロックに基づいて、前記第５クロックを生成する第１位相補間器と、
   前記第６クロックを生成する第２位相補間器と、
   前記第７クロックを生成する第３位相補間器と、
   前記第８クロックを生成する第４位相補間器と、を含むことを特徴とする請求項１記載のクロック復元回路。
8. 前記位相補間部コントローラは、
   アップ信号及びダウン信号に応答して複数の制御コードを生成するＤＡＣ制御ロジックと、
   前記ＤＡＣ制御ロジックが出力した制御コードによって前記制御信号を発生する少なくとも一つのＤＡＣを含んで構成されることを特徴とする請求項７記載のクロック復元回路。
9. 前記位相補間部コントローラは、
   前記位相検出部が出力した第１周波数を有するアップ信号とダウン信号とを第１周波数に比べて低い第２周波数の信号に分周する分周器を更に含み、前記分周器の出力を前記ＤＡＣ制御ロジックの入力とすることを特徴とする請求項８記載のクロック復元回路。
10. 前記ＤＡＣ制御ロジックは、前記第２周波数に応答して動作することを特徴とする請求項９記載のクロック復元回路。
11. 前記位相補間部を制御するための前記制御信号は、前記第１位相補間器を制御するための第１制御信号群、前記第２位相補間器を制御するための第２制御信号群、前記第３位相補間器を制御するための第３制御信号群、前記第４位相補間器を制御するための第４制御信号群で構成されることを特徴とする請求項８記載のクロック復元回路。
12. 前記第２制御信号群は、前記第６クロックを発生させるために前記第１制御信号群から生成され、
    前記第３制御信号群は、前記第７クロックを発生させるために前記第１制御信号群から生成され、
    前記第４制御信号群は、前記第８クロックを発生させるために前記第１制御信号群から生成されることを特徴とする請求項１１記載のクロック復元回路。
13. 前記位相補間部を制御するための前記複数の制御コードは、前記第１位相補間器と前記第３位相補間器とを制御するための第１制御信号群、前記第２位相補間器と前記第４位相補間器とを制御するための第２制御信号群で構成されることを特徴とする請求項８記載のクロック復元回路。
14. 前記第２制御信号群は、前記第６クロック及び第８クロックを発生させるために、前記第１制御信号群から生成されることを特徴とする請求項１３記載のクロック復元回路。
15. 受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、第１クロックに対して２７０°の位相差を有する第４クロックを生成するクロック生成部と、
    前記クロック生成部に共通連結され、前記第１クロック乃至第４クロックの入力をそれぞれ受け、直列化した受信データの入力を受け、復元されたクロック信号を用いて前記直列化した受信データのデータレートを４分の１に減少させ、マルチチャンネルに伝送する少なくとも一つのクロック復元回路とを有し、
    前記クロック復元回路は、
    前記第１クロック乃至第４クロックの入力を受け、受信データレートの４分の１の周波数を有し、受信データの位相を追従する第５クロックを生成する第１位相補間器、第５クロックに対して４５°の位相差を有する第６クロックを生成する第２位相補間器、第５クロックに対して９０°の位相差を有する第７クロックを生成する第３位相補間器、及び第５クロックに対して１３５°の位相差を有する第８クロックを生成する第４位相補間器で構成された位相補間部と、
    前記受信データと前記位相補間部とが出力した前記第５クロック乃至第８クロックの入力を受け、前記受信データと第５クロック乃至第８クロックとの位相差に相応する信号を出力する位相検出部と、
    前記位相検出部の出力信号に基づいて前記位相補間部を制御する位相補間部コントローラと、を含むことを特徴とする高速データ受信装置。
16. 受信データレートの４分の１の周波数を有する第１クロック、第１クロックに対して９０°の位相差を有する第２クロック、第１クロックに対して１８０°の位相差を有する第３クロック、及び第１クロックに対して２７０°の位相差を有する第４クロックを生成する段階と、
    前記受信データと前記受信データレートの４分の１の周波数を有する受信データの位相を追従する第５クロックと第５クロックに対して４５°の位相を有する第６クロック、第５クロックに対して９０°の位相を有する第７クロック、及び第５クロックに対して１３５°の位相を有する第８クロックとの位相差に対応する信号を出力する位相差検出段階と、
    前記位相差に対応する信号を用いて前記第５クロック乃至第８クロックを生成するための制御信号を生成する段階と、
    前記制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して前記第５クロック、第６クロック、第７クロック、及び第８クロックを生成する段階と、を含むことを特徴とするクロック復元方法。
17. 前記位相差に対応する信号は、アップ信号とダウン信号とで構成されることを特徴とする請求項１６記載のクロック復元方法。
18. 前記位相差に対応する信号は、
    前記受信データの位相が第５クロック乃至第８クロックの位相より遅延するときは、活性化したダウン信号と非活性化したアップ信号とで構成され、
    前記受信データの位相が第５クロック乃至第８クロックの位相より進むときには、活性化したアップ信号と非活性化したダウン信号とで構成されることを特徴とする請求項１７記載のクロック復元方法。
19. 前記制御信号は、
    第５クロックを生成する位相補間段階を制御するための第１制御信号と、
    第６クロックを生成する位相補間段階を制御するための第２制御信号と、
    第７クロックを生成する位相補間段階を制御するための第３制御信号と、
    第８クロックを生成する位相補間段階を制御するための第４制御信号と、で構成されることを特徴とする請求項１６記載のクロック復元方法。
20. 前記第２制御信号は、前記第１制御信号によって位相補間された第５クロックの位相に対して４５°の位相遅延を有する第６クロックを生成するために第１制御信号から生成された制御信号であり、
    前記第３制御信号は、前記第１制御信号によって位相補間された第５クロックの位相に対して９０°の位相遅延を有する第７クロックを生成するために、第１制御信号から生成された制御信号であり、
    前記第４制御信号は、前記第１制御信号によって位相補間された第５クロックの位相に対して１３５°の位相遅延を有する第８クロックを生成するために前記第１制御信号から生成された制御信号であることを特徴とする請求項１９記載のクロック復元方法。

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