JP2010098715A - 位相補間制御装置 - Google Patents

Abstract

【課題】位相補間制御装置中のノイズフィルタ帯域幅を動的に調整し、位相補間制御装置を広く応用することができる上、ＣＤＲのロック時間を短縮させることができる位相補間制御装置を提供する。
【解決手段】位相補間制御装置４００は、第１の信号と第２の信号との位相関係を表す指示を受信し、複数の双方向シフトレジスタを含む。複数の双方向シフトレジスタは、互いに直列接続され、位相補間制御装置が受信した指示が、第１の信号の位相が第２の信号の位相より進んでいることを表すとき、直列接続された複数の双方向シフトレジスタをそのうちの１方向でシフトさせる。位相補間制御装置４００が受信した指示が、第１の信号の位相が第２の信号の位相より遅れていることを表すとき、直列接続された複数の双方向シフトレジスタを他の方向でシフトさせる。
【選択図】図４

Description

本発明はＩＣ設計に関し、特にＣＤＲ回路の位相補間制御装置に関する。

ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップの処理速度および処理能力は、半導体製造技術の進歩に伴い向上している。チップ間のデータ通信において、ＩＣチップの特性は非常に重要である。さらに、高速シリアル通信（ｈｉｇｈ ｓｐｅｅｄ ｓｅｒｉａｌ ｌｉｎｋ ｃｏｍｍｕｎｉｃａｔｉｏｎ）は、インタフェース技術のなかでも重要な技術であり、コンピュータ、高速ルータ／スイッチおよび消費者用電子製品に広く利用されている。高速シリアル通信では、伝送チップからデータ信号が伝送されるが、このデータ信号では伝送過程において伝送線路のノイズが入る虞があるため、受信チップ中のＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路を利用し、ノイズが入ったデータ信号を修復していた。ＣＤＲ回路は、一般に位相補間法を利用し、位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）よりもチップの占有面積が小さい上、消費電力が少ない。

図１を参照する。図１は、従来の受信チップに配置された位相補間を設計の基礎とするＣＤＲ回路を示すブロック図である。ＣＤＲ回路１００は、プリアンプ１０２、位相検出器１１０、位相補間制御装置（ｐｈａｓｅ ｉｎｔｅｒｐｏｌａｔｉｏｎ ｃｏｎｔｒｏｌｌｅｒ）１２０、位相補間コア（ｐｈａｓｅ ｉｎｔｅｒｐｏｌａｔｉｏｎ ｃｏｒｅ）１３０および出力バッファ１４０を含む。受信データ（ＩＮＣＯＭＩＮＧ ＤＡＴＡ）は、まず、プリアンプ１０２により信号が増幅されてから、位相検出器１１０中へ伝送されてクロック信号と比較され、アーリ（ＥＡＲＬＹ）信号またはレイト（ＬＡＴＥ）信号が生成されて位相補間制御装置１２０へ伝送される。続いて、出力バッファ１４０によりリタイミングクロック（ＲＥ−ＴＩＭＥＤ ＣＬＯＣＫ）信号および回復データ（ＲＥＣＯＶＥＲＥＤ ＤＡＴＡ）信号がそれぞれ出力される。このクロック信号は、ＣＤＲ回路１００内部で生成された信号（例えば、補間クロック（ＩＮＴＥＲＰＯＬＡＴＥＤ ＣＬＯＣＫ）信号など）である。位相補間制御装置１２０は、受信したアーリ信号またはレイト信号に対して応答し、位相調整ビットを生成して位相補間コア１３０へ伝送して位相補間法を行うことができる。位相調整ビットは、一般に温度計コードである。位相補間コア１３０は、温度計コードを使用して補間クロック信号の位相を修正し、補間クロック信号の位相と受信データの位相とを整合させる。例えば、受信データの位相が補間クロック信号よりも進んでいる場合、位相補間制御装置１２０によりアーリ信号が生成され、補間クロック信号の位相を前へシフトさせることにより、受信データの位相へ近づける。さらに、受信データの位相が補間クロック信号よりも遅れている場合、位相補間制御装置１２０によりレイト信号を生成し、補間クロック信号の位相を後ろへシフトさせることにより、受信データの位相へ近づける。

図２を参照する。図２は、従来技術による補間クロック信号の位相と受信データ信号の位相とを整合させるときの状態を示すタイミング図である。補間クロックおよび受信データは、クロック周期の違いにより、異なる位相差ｔ１，ｔ２，ｔ３，ｔ４を有する。位相補間法は、図１の位相補間制御装置１２０により行うため、１つのクロック周期が経過する毎に、位相差が小さくなる。即ち、ｔ１＞ｔ２＞ｔ３＞ｔ４である。

図３を参照する。図３は、図１の従来の位相補間コアの実行回路を示す回路図である。入力信号ＶＣＬＫ−Ｉ，ＶＣＬＫ−Ｑのそれぞれは受信チップ自体の内部で生成されたクロック信号であり、ＶＣＬＫ−ＩとＶＣＬＫ−Ｑとは所定の位相関係にある。出力信号（ＶＯＵＴ）は、入力信号ＶＣＬＫ−Ｉ，ＶＣＬＫ−Ｑの位相が補間された位相を有する。出力信号の位相は、電流源Ｉ１，Ｉ２，Ｉ３，Ｉ４の大きさの値の比により決定される。電流源Ｉ１，Ｉ２，Ｉ３，Ｉ４は、位相調整ビットまたは温度計コードにより順番にそれぞれ制御・調整される。即ち、位相補間制御装置１２０の機能により、アーリ信号またはレイト信号を互いに対応した１組の位相調整ビットに変換し、位相補間コア１３０へ伝送して補間クロック信号の位相をシフトさせることにより、受信データの位相へ近づけることができる。一般に、位相補間制御装置１２０は、アナログフィルタ回路および温度計コード生成装置から構成される。アナログフィルタ回路は、受信データ信号が既に有するジッタおよびノイズを除去するために用いる。このアナログフィルタ回路は、一般に電気容量と、処理方式の違いに応じて異なる他のパラメータと、を含んでもよい。アナログフィルタ回路の帯域幅は、一般にそれ自体の回路設計により制限されるが、様々なノイズ特性を有する環境へ適用させることができる。

そのため、安定性が高く、動的に調整することが可能な上、応用範囲が広いという特性を有する位相補間制御装置が求められていた。

本発明の目的は、位相補間制御装置中のノイズフィルタ帯域幅を動的に調整し、位相補間制御装置を広く応用することができ、ＣＤＲのロック時間を短縮させることにより、正確な制御を行うことができる上、位相補間法の違いによる影響を全く受けない位相補間制御装置を提供することにある。

上記課題を解決するために、本発明の第１の形態によれば、第１の信号と第２の信号との位相関係を表す指示を受信し、複数の双方向シフトレジスタを含むＣＤＲ回路の位相補間制御装置であって、前記複数の双方向シフトレジスタは、互いに直列接続され、前記位相補間制御装置が受信した前記指示が、前記第１の信号の位相が前記第２の信号の位相より進んでいることを表すとき、前記直列接続された複数の双方向シフトレジスタをそのうちの１方向でシフトさせ、前記位相補間制御装置が受信する前記指示が、前記第１の信号の位相が前記第２の信号の位相より遅れていることを表すとき、前記直列接続された複数の双方向シフトレジスタを他の方向でシフトさせる位相補間制御装置が提供される。

また、前記指示は、第３の信号および第４の信号を含み、前記第１の信号の位相が前記第２の信号の位相より進んでいるとき、前記第３の信号を起動させ、前記第１の信号の位相が前記第２の信号の位相より遅れているとき、前記第４の信号を起動させることが好ましい。

また、ロジック状態「１」が前記直列接続された複数の双方向シフトレジストの任意の出力端子からシフトするとき、リセット動作を行い、前記リセット動作期間中に、前記直列接続された複数の双方向シフトレジストのうち中央位置にある前記双方向シフトレジストのロジック状態が「１」にリセットされ、残りの前記双方向シフトレジストのロジック状態が「０」にリセットされることが好ましい。

また、前記第１の信号と前記第２の信号との位相関係を表す前記指示を受信し、前記第１の信号と前記第２の信号との位相関係の平均化指示を出力する平均化回路をさらに備えることが好ましい。

また、入力端子が２つの同じ位相関係を表す指示を連続して受信すると、前記平均化回路が第１の平均化指示を出力し、前記入力端子が２つの異なる位相関係を表す指示を連続して受信すると、前記平均化回路が第２の平均化指示を出力することが好ましい。

また、カウントアップ信号およびカウントダウン信号をそれぞれ受信する前記直列接続された複数の双方向シフトレジストの２つの出力端子に接続された温度計コード生成装置をさらに備えることが好ましい。

本発明の第２の形態によれば、第１の信号と第２の信号との位相関係である指示を受信し、奇数の双方向シフトレジスタを含む、ＣＤＲ回路の位相補間制御装置であって、前記奇数の双方向シフトレジスタは、互いに直列接続され、前記位相補間制御装置が受信した前記指示が、前記第１の信号の位相が前記第２の信号の位相より進んでいることを表すとき、前記直列接続された奇数の双方向シフトレジスタをそのうちの１方向でシフトさせ、前記位相補間制御装置が受信した前記指示が、前記第１の信号の位相が前記第２の信号の位相よりも遅れていることを表すとき、前記直列接続された奇数の双方向シフトレジスタを他の方向でシフトさせる位相補間制御装置が提供される。

また、前記指示は、第３の信号および第４の信号を含み、前記第１の信号の位相が前記第２の信号の位相より進んでいるとき、前記第３の信号を起動させ、前記第１の信号の位相が前記第２の信号の位相より遅れているとき、前記第４の信号を起動させることが好ましい。

また、ロジック状態「１」が前記直列接続された奇数の双方向シフトレジストの任意の出力端子からシフトするとき、リセット動作を行い、前記リセット動作期間中に、前記直列接続された奇数の双方向シフトレジストのうち中央位置にある前記双方向シフトレジストのロジック状態が「１」にリセットされ、残りの前記双方向シフトレジストのロジック状態が「０」にリセットされることが好ましい。

また、前記第１の信号と前記第２の信号との位相関係を表す前記指示を受信し、前記第１の信号と前記第２の信号との位相関係の平均化指示を出力する平均化回路をさらに備えることが好ましい。

また、入力端子が２つの同じ位相関係を表す指示を連続して受信すると、前記平均化回路が第１の平均化指示を出力し、前記入力端子が２つの異なる位相関係を表す指示を連続して受信すると、前記平均化回路が第２の平均化指示を出力することが好ましい。

また、カウントアップ信号およびカウントダウン信号をそれぞれ受信する前記直列接続された奇数の双方向シフトレジストの２つの出力端子に接続された温度計コード生成装置をさらに備えることが好ましい。

本発明の第３の形態によれば、第１の入力端子、第２の入力端子および複数の双方向シフトレジスタを備えるＣＤＲ回路の位相補間制御装置であって、前記第１の入力端子は、第１の信号の位相が第２の信号の位相より進んでいるとき、パルス信号を受信し、前記第２の入力端子は、前記第１の信号の位相が前記第２の信号の位相より遅れているとき、パルス信号を受信し、前記複数の双方向シフトレジスタは、互いに直列接続され、前記第１の入力端子が前記パルス信号を受信すると、前記直列接続された複数の双方向シフトレジスタをそのうちの１方向でシフトさせ、前記第２の入力端子が前記パルス信号を受信すると、前記直列接続された複数の双方向シフトレジストを他の方向でシフトさせる位相補間制御装置が提供される。

また、ロジック状態「１」が前記直列接続された複数の双方向シフトレジストの任意の出力端子からシフトするとき、リセット動作を行い、前記リセット動作期間中に、前記直列接続された複数の双方向シフトレジストのうち中央位置にある前記双方向シフトレジストのロジック状態が「１」にリセットされ、残りの前記双方向シフトレジストのロジック状態が「０」にリセットされることが好ましい。

また、入力端子が２つの同じ位相関係を表す指示を連続して受信すると、前記平均化回路が第１の平均化指示を出力し、前記入力端子が２つの異なる位相関係を表す指示を連続して受信すると、前記平均化回路が第２の平均化指示を出力することが好ましい。

以上の説明から明らかなように、本発明の位相補間制御装置（ｐｈａｓｅ ｉｎｔｅｒｐｏｌａｔｉｏｎ）によれば、正確な制御を行うことができる上、位相を補間する方式の違いによる影響を受けない。さらに、位相補間制御装置中のノイズフィルタ帯域幅（ｎｏｉｓｅ ｆｉｌｔｅｒｉｎｇ ｂａｎｄｗｉｄｔｈ）を動的に調整し、位相補間制御装置を広く応用することができる上、ＣＤＲのロック時間を短縮させることができる。

従来のＣＤＲ回路を使用する位相補間法を示すブロック図である。 従来技術による補間クロック信号の位相と受信データ信号の位相とを整合させるときの状態を示すタイミング図である。 図１の位相補間コアの実行回路を示す回路図である。 本発明の一実施形態による位相補間制御装置を示すブロック図である。 図４のパルス平均化モジュールの実行回路を示す回路図である。 図４のデジタルフィルタを使用した実行モデルを示すブロック図である。 図６の有限状態機械を使用した実行回路を示す回路図である。 中間の双方向シフトレジスタの数を動的に変更可能な回路を示す回路図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図４を参照する。図４は、本発明の一実施形態による位相補間制御装置（ｐｈａｓｅ ｉｎｔｅｒｐｏｌａｔｉｏｎ）４００を示すブロック図である。位相補間制御装置４００は、パルス平均化モジュール４１０、デジタルフィルタ４２０および温度計コード生成装置４３０を含む。パルス平均化モジュール４１０は、パルス信号（例えば、アーリ信号およびレイト信号）を受信し、受信した信号を平均化させるために用いる。例えば、レイト信号がアーリ信号の後に生成された場合、パルス平均化モジュール４１０中でアーリ信号とレイト信号とが打ち消されるため、平均化された後、パルス信号は生成されない。一般に偶発的なアーリ信号およびレイト信号は、ジッタノイズにより生成されるが、パルス平均化モジュールをフィルタとして用いると、これらのジッタノイズを除去することができる。パルス平均化モジュール４１０は、２つのアーリ信号を連続して受信した場合、その信号を実信号であると見なし、平均化アーリ（ＡＶＥＲＡＧＥＤ ＥＡＲＬＹ）パルス信号をデジタルフィルタ４２０へ伝送する。同様に、パルス平均化モジュール４１０は、２つのレイト信号を連続して受信すると、その信号を実信号であると見なし、デジタルフィルタ４２０へ平均化レイト（ＡＶＥＲＡＧＥＤ ＬＡＴＥ）パルス信号を伝送する。当然、パルス平均化モジュール４１０の機能は、２つの連続したパルス信号を平均化させる機能だけに限定されるわけではない。パルス平均化モジュール４１０は、任意の偶数の連続したパルス信号（例えば、４つの連続したパルス信号）を平均化させてもよい。連続したパルス信号の受信数が多いほど、パルス平均化モジュールのジッタノイズに対する感度が低くなる。

図５を参照する。図５は、パルス平均化モジュール４１０に使用される実行回路を示す回路図である。パルス平均化モジュール４１０は、１つの簡単な論理回路である。入力端子ＩＮ１，ＩＮ２は、それぞれアーリ信号およびレイト信号に接続される。出力端子ＯＵＴ１，ＯＵＴ２のそれぞれは、平均化アーリパルス信号および平均化レイトパルス信号を出力する。上述の接続とは、直接接続または間接接続を表すが、間接接続の場合、間接接続に少なくとも１つの素子を加えて回路機能を維持するために用いる。

図５を続けて参照する。図５に示すように、信号が入力端子ＩＮ１から入力される場合、２ステージのラッチ５０２，５２２を通過する必要があるが、信号が入力端子ＩＮ２から入力される場合、１ステージのラッチ５０４を通過するだけでよい。従って、ノードＤと異なり、ノードＣの信号は、１つのクロック周期の位相差を有する。ノードＣ，Ｄは、ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲート５３２の入力端子へそれぞれ接続される。ＸＯＲゲート５３２の出力端子は、ＡＮＤゲート５４２，５４４をそれぞれ制御するために用いられる。第１のクロック周期内においてアーリ信号が入力端子ＩＮ１から入力され、第２のクロック周期内においてレイト信号が入力端子ＩＮ２から入力されると、ノードＣとノードＤとの論理状態は同じになる。従って、ＸＯＲゲート５３２が出力する論理状態は０であり、ＡＮＤゲート５４２，５４４がオフ状態となる。この場合、ラッチ５５２，５５４は、如何なるパルス信号もラッチせず、出力端子ＯＵＴ１，ＯＵＴ２は如何なる平均化アーリパルス信号または平均化レイトパルス信号も生成させない。さらに、第１のパルス周期内において入力端子ＩＮ１からアーリ信号が入力され、第２のクロック周期内においてもアーリ信号が入力端子ＩＮ１から入力された場合、ノードＣとノードＤとの論理状態は異なる。従って、ＸＯＲゲート５３２が出力する論理状態は１であり、ＡＮＤゲート５４２，５４４がオン状態となる。この場合、ラッチ５５２は、アーリパルス信号をラッチし、平均化アーリパルス信号を出力端子ＯＵＴ１から出力させる。

さらに図５に示すように、パルス平均化モジュール４１０は、本実施形態では簡単なレジスタ回路によって実行されているが、当業者に知られているように、その他の回路を利用して実行してもよい。

図４を再び参照する。図４に示すように、デジタルフィルタ４２０に平均化アーリパルス信号または平均化レイトパルス信号が伝送されると、デジタルフィルタ４２０により重複して受信した平均化アーリパルス信号をアップ（ＵＰ）パルス信号に変換するか、重複して受信した平均化レイトパルス信号をダウン（ＤＯＷＮ）パルス信号へ変換させる。アップパルス信号またはダウンパルス信号は、温度計コード生成装置４３０へ伝送され、位相調整ビットが生成される。温度計コード生成装置４３０は、当業者に知られているため、その構造および操作方法に関する説明は省略する。しかし、デジタルフィルタ４２０は、本発明にとって重要であるため以下で説明する。

図６を参照する。図６は、デジタルフィルタ４２０を使用した実行モデルを示すブロック図である。有限状態機械（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）６００は、受信したアーリパルス信号またはレイトパルス信号に対する応答を遅延させ、偶発的なアーリ信号とレイト信号とを打ち消すことにより、アーリパルス信号およびレイトパルス信号により発生したノイズを除去させることができる。上述の遅延機能および打ち消し機能は、入力端子からアーリ信号を受信したときに有限状態機械の状態を左へシフトさせ、入力端子からレイト信号を受信したときに有限状態機械の状態を右へシフトさせることにより行う。

図６を続けて参照する。図６に示すように、有限状態機械６００には、４つの状態（即ち、リセット状態６０２、左シフト状態６１３、右シフト状態６１５およびホールド状態６２４）が含まれる。入力端子がアーリパルス信号を受信すると、リセット状態６０２から左シフト状態６１３へ変化する。アーリパルス信号またはレイトパルス信号の何れも受信しない場合、ホールド状態６２４が維持される。レイトパルス信号を受信すると、リセット状態６０２またはホールド状態６２４から右シフト状態６１５に変化する。そして、１つのアーリパルス信号を受信する度に、左シフト状態６１３へ変化する。他のアーリパルス信号を受信するときも左シフト状態６１３へ変化する。状態が上限に達したとき、任意の１つのアーリパルス信号を受信すると、リセット状態６０２へ変化するとともに、アップパルス信号が生成されて温度計コード生成装置４３０（図６では図示せず）へ出力される。状態が下限に達したときに、任意の１つのレイトパルス信号を受信すると、リセット状態６０２に変化するとともに、ダウンパルス信号が生成されて温度計コード生成装置４３０へ出力される。

図７を参照する。図７は、有限状態機械６００に応用する実行回路を示す回路図である。この実行回路７００には、互いに直列接続された７つの双方向シフトレジスタ７０２，７０４，７０６，７１２［０］，７１２［１］，７１２［２］，７１２［３］が含まれる。これらのレジスタは、一般の双方向シフトレジスタである。レジスタは、有限状態機械６００のホールド機能を実行するデータ保存機能と、有限状態機械６００の左シフトまたは右シフトを実行する双方向シフト機能と、を有する。

図７を続けて参照する。図７に示すように、双方向シフトレジスタ７０２，７０４，７０６は、位相上の中心ビット、最左端ビットおよび最右端ビットへそれぞれ配置される。双方向シフトレジスタ７１２は、位相上の中心ビットと最左端ビットとの間に配置される。双方向シフトレジスタ７０４の出力端子は、ＡＮＤゲート７２２のうちの１つの出力端子と接続される。ＡＮＤゲート７２２は、ダウンパルス信号を生成して温度計コード生成装置４３０へ出力する。双方向シフトレジスタ７１２［２］，７１２［３］は、位相上の中心ビットと最右端ビットとの間に配置される。双方向シフトレジスタ７０４の出力端子は、ＡＮＤゲート７２４のうちの１つの入力端子に接続される。ＡＮＤゲート７２４により生成されたアップパルス信号は、温度計コード生成装置４３０へ出力される。平均化アーリパルス信号および平均化レイトパルス信号は、双方向シフトレジスタ７０２，７０４，７０６，７１２［０］，７１２［１］，７１２［２］，７１２［３］へ伝送されるとともに、ＡＮＤゲート７２２，７２４へ伝送される。１つの平均化アーリパルス信号を受信する毎に、双方向シフトレジスタ７０２，７０４，７０６，７１２［０］，７１２［１］，７１２［２］，７１２［３］は、右へ１ビットシフトする。そして、１つの平均化レイトパルス信号を受信する毎に、双方向シフトレジスタ７０２，７０４，７０６，７１２［０］，７１２［１］，７１２［２］，７１２［３］は、左へ１ビットシフトする。アップパルス信号またはダウンパルス信号が論理状態１を生成すると、リセット信号が励起され、中心の双方向シフトレジスタ７０２が論理状態１にリセットされるとともに、他の双方向シフトレジスタ７０４，７０６，７１２［０］，７１２［１］，７１２［２］，７１２［３］が論理状態０にリセットされる。当然、双方向シフトレジスタ７０２の論理状態１をアップパルス信号にシフトさせる場合、４つの連続した平均化アーリパルス信号が必要である。同様に、双方向シフトレジスタ７０２の論理状態１をダウンパルス信号にシフトさせる場合も、４つの連続した平均化レイトパルス信号が必要である。平均化アーリパルス信号および平均化レイトパルス信号が偶発的に生成されると、状態の右シフトと状態の左シフトとが互いに打ち消される。しかし、一致性のアーリ信号またはレイト信号のみが実信号であると見なされ、偶発的なアーリ信号およびレイト信号のそれぞれがノイズであると見なされることから分かるように、実行回路７００は、ノイズ信号を除去する機能を備える。さらに、実行回路７００の帯域幅は、中間の双方向シフトレジスタが多いほどフィルタの帯域幅が広くなる。中間の双方向シフトレジスタとは、中心の双方向シフトレジスタ７０２と最左端の双方向シフトレジスタ７０４との間か、中心の双方向シフトレジスタ７０２と最右端の双方向シフトレジスタ７０６との間に配置されたものを表す。

図８を参照する。図８は、中間の双方向シフトレジスタの数を動的に変更可能な回路を示す回路図である。双方向シフトレジスタ７０２，７１２［１］，７１２［０］は、伝送ゲート対（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ ｐａｉｒ）８０２，８０４，８１２を介し、互いに間接接続される。伝送ゲート対は、制御信号（ＣＮＴＬ）により制御される。制御信号の論理状態が１のとき、伝送ゲート対８０２，８０４はオン状態となるとともに、伝送ゲート対８１２がオフ状態となる。この場合、双方向シフトレジスタ７０２が双方向シフトレジスタ７１２［１］に接続され、双方向シフトレジスタ７１２［１］が双方向シフトレジスタ７１２［０］に接続される。制御信号の論理状態が０のとき、伝送ゲート対８０２，８０４がオフ状態になるとともに、伝送ゲート対８１２がオン状態となる。この場合、双方向シフトレジスタ７０２が双方向シフトレジスタ７１２［０］に接続され、双方向シフトレジスタ７１２［１］がバイパス回路となる。

図８に示すように、本実施形態では、１つだけの双方向シフトレジスタ７１２を接合またはバイパスへ動的に変更させるが、当業者に知られているように、上述の伝送ゲート回路の設計を任意の数の双方向シフトレジスタ中へ配置させることは困難である。さらに、中間の双方向シフトレジスタの数は動的に変更することができ、上述の伝送ゲート回路の設計だけに制限されるわけではなく、同様の効果を得ることができる限り、他の近似した回路（例えば、マルチプレクサ）設計を利用してもよい。

中間の双方向シフトレジスタの数を動的に変更させることにより、デジタルフィルタ４２０は、フィルタの帯域幅を動的に調整することができる。さらに、フィルタの帯域幅を動的に調整することにより、データ信号とクロック信号との間のロック時間を短縮させることができる。例えば、まず、デジタルフィルタを調整してフィルタの帯域幅を広くし、受信データ信号とクロック信号との位相が一致するにともない、フィルタの帯域幅を調整して減らし、ロック時間を短縮させてもよい。

図４を再び参照する。当業者に知られているように、パルス平均化モジュール４１０を実行回路７００により実行した場合、複雑になる虞がある。さらに、パルス平均化モジュール４１０およびデジタルフィルタ４２０のそれぞれはフィルタ機能を備える。これにより、第１のステージであるパルス平均化モジュール４１０によりアーリ信号およびレイト信号中に偶発したノイズを除去し、デジタルフィルタ４２０によりフィルタの帯域幅を動的に制御することにより、応用範囲が広い上、ロック時間を短縮させることができる。さらに、パルス平均化モジュール４１０およびデジタルフィルタ４２０のそれぞれがデジタル回路から構成されているため、位相補間制御装置４００は、正確な制御を行うことができ、実施過程の変化による影響を受けない。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができることは当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１００ ＣＤＲ回路、１０２ プリアンプ、１１０ 位相検出器、１２０ 位相補間制御装置、１３０ 位相補間コア、１４０ 出力バッファ、４００ 位相補間制御装置、４１０ パルス平均化モジュール、４２０ デジタルフィルタ、４３０ 温度計コード生成装置、５０２ ラッチ、５０４ ラッチ、５１２ ＡＮＤゲート、５１４ ＡＮＤゲート、５２２ ラッチ、５３２ ＸＯＲゲート、５４２ ＡＮＤゲート、５４４ ＡＮＤゲート、５５２ ラッチ、５５４ ラッチ、６００ 有限状態機械、６０２ リセット状態、６１３ 左シフト状態、６１５ 右シフト状態、６２４ ホールド状態、７００ 実行回路、７０２ 双方向シフトレジスタ、７０４ 双方向シフトレジスタ、７０６ 双方向シフトレジスタ、７１２［０］ 双方向シフトレジスタ、７１２［１］ 双方向シフトレジスタ、７１２［２］ 双方向シフトレジスタ、７１２［３］ 双方向シフトレジスタ、７２２ ＡＮＤゲート、７２４ ＡＮＤゲート、８０２ 伝送ゲート対、８０４ 伝送ゲート対、８１２ 伝送ゲート対

Claims (10)

1. 第１の信号と第２の信号との位相関係を表す指示を受信し、複数の双方向シフトレジスタを含むＣＤＲ回路の位相補間制御装置であって、
   前記複数の双方向シフトレジスタは、互いに直列接続され、前記指示が、前記第１の信号の位相が前記第２の信号の位相より進んでいることを表すとき、前記直列接続された前記複数の双方向シフトレジスタの各々は論理状態を一方の方向にシフトさせ、前記指示が、前記第１の信号の位相が前記第２の信号の位相より遅れていることを表すとき、前記直列接続された前記複数の双方向シフトレジスタの各々は論理状態を他方の方向にシフトさせる位相補間制御装置。
2. 前記指示は、第３の信号および第４の信号を含み、
   前記第１の信号の位相が前記第２の信号の位相より進んでいるとき、前記第３の信号を受信し、
   前記第１の信号の位相が前記第２の信号の位相より遅れているとき、前記第４の信号を受信する請求項１に記載の位相補間制御装置。
3. ロジック状態「１」が前記直列接続された前記複数の双方向シフトレジストの何れかの出力端子からシフトするとき、リセット動作を行い、前記リセット動作の期間中に、前記直列接続された前記複数の双方向シフトレジスタのうち中央位置にある前記双方向シフトレジスタの論理状態が「１」にリセットされ、残りの前記双方向シフトレジスタの論理状態が「０」にリセットされる請求項１または２に記載の位相補間制御装置。
4. 前記指示を受信し、前記第１の信号と前記第２の信号との位相関係の平均化指示を出力する平均化回路をさらに備える請求項１から３の何れか１項に記載の位相補間制御装置。
5. 前記平均化回路は、前記指示を受信する入力端子が同じ前記位相関係を表す前記指示を連続して受信すると、第１の平均化指示を出力し、
   前記入力端子が異なる前記位相関係を表す前記指示を連続して受信すると、第２の平均化指示を出力する請求項４に記載の位相補間制御装置。
6. アップパルス信号およびダウンパルス信号をそれぞれ受信する前記直列接続された複数の双方向シフトレジストの２つの出力端子に接続された温度計コード生成装置をさらに備える請求項１から５の何れか１項に記載の位相補間制御装置。
7. 前記複数は奇数である請求項１から６の何れか１項に記載の位相補間制御装置。
8. 第１の入力端子、第２の入力端子および複数の双方向シフトレジスタを備えるＣＤＲ回路の位相補間制御装置であって、
   前記第１の入力端子は、第１の信号の位相が第２の信号の位相より進んでいるとき、パルス信号を受信し、
   前記第２の入力端子は、前記第１の信号の位相が前記第２の信号の位相より遅れているとき、パルス信号を受信し、
   前記複数の双方向シフトレジスタは、互いに直列接続され、前記第１の入力端子が前記パルス信号を受信すると、前記直列接続された前記複数の双方向シフトレジスタの各々は論理状態を一方の方向にシフトさせ、前記第２の入力端子が前記パルス信号を受信すると、前記直列接続された前記複数の双方向シフトレジスタの各々は論理状態を他方の方向にシフトさせる位相補間制御装置。
9. ロジック状態「１」が前記直列接続された前記複数の双方向シフトレジストの何れかの出力端子からシフトするとき、リセット動作を行い、前記リセット動作の期間中に、前記直列接続された前記複数の双方向シフトレジスタのうち中央位置にある前記双方向シフトレジスタの論理状態が「１」にリセットされ、残りの前記双方向シフトレジスタの論理状態が「０」にリセットされる請求項８に記載の位相補間制御装置。
10. 前記第１の入力端子および前記第２の入力端子の何れかが前記パルス信号を連続して受信すると、平均化回路が第１の平均化指示を出力し、
    前記第１の入力端子と前記第２の入力端子とが連続して前記パルス信号を受信すると、前記平均化回路が第２の平均化指示を出力する請求項８または９に記載の位相補間制御装置。

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