CN101729234B - 相位内插控制器 - Google Patents
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- 238000011084 recovery Methods 0.000 claims abstract description 19
- 230000002457 bidirectional effect Effects 0.000 claims description 80
- 230000008878 coupling Effects 0.000 claims description 45
- 238000010168 coupling process Methods 0.000 claims description 45
- 238000005859 coupling reaction Methods 0.000 claims description 45
- 230000009471 action Effects 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 4
- 206010027336 Menstruation delayed Diseases 0.000 description 34
- 238000000034 method Methods 0.000 description 17
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 238000013461 design Methods 0.000 description 9
- 238000013507 mapping Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000001914 filtration Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 206010044565 Tremor Diseases 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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Abstract
本发明是有关于一种相位内插控制器，适用于时钟与数据恢复电路中，以接收第一信号与第二信号的相位关系的指示。上述相位内插控制器包含多个双向移位寄存器，彼此串列耦合，其中当相位内插控制器所接收到指示显示第一信号在相位上领先第二信号，则多个串列耦合的双向移位寄存器将往其中一方向移动；当相位内插控制器所接收的指示显示第一信号在相位上落后第二信号，则多个串列耦合的双向移位寄存器将往另一方向移动。
Description
技术领域
本发明涉及一种集成电路设计，特别是涉及一种适用于时钟与数据恢复电路中的相位内插控制器的设计。
背景技术
随着半导体制造工艺技术的进步，使得集成电路晶片可操作于更快的速度及提供更佳的处理能力。对于晶片间的数据通信而言，上述集成电路晶片的特性更是关键且重要。此外，高速串列链接通信(high speed seriallink communication)亦为介面科技中的一项重要技术，使更能广泛应用于电脑、高速路由器/开关以及消费性电子产品。在高速串列传输过程中，数据信号经由传输晶片来传递。然而，数据信号将可能于传输过程中受到传输线的杂讯干扰，因此为了能够修复受干扰的数据信号，使用时钟与数据恢复(Clock and Data Recovery，CDR)电路于接收晶片中。而时钟与数据恢复电路设计通常采用相位内插法，相较于相位锁定回路(Phase LockedLoop，PLL)，晶片所占用的面积较小而且晶片所消耗的功率较少。
图1是一种以相位内插法为设计基础的时钟与数据恢复电路于接收晶片中的方框图。时钟与数据恢复电路100包含前级放大器102、相位检测器110、相位内插控制器120、相位内插中心130和输出缓冲器140。首先，输入数据(INCOMING DATA)经由前级放大器102增强其信号，接着将输入数据传送至相位检测器110中，与时钟信号相比较，并且产生早期(EARLY)信号或晚期(LATE)信号至相位内插控制器120，进而使输出缓冲器140得以分别输出重新测定时钟(RE-TIMED CLOCK)信号与恢复数据(RECOVERED DATA)信号，其中时钟信号为时钟与数据恢复电路100内部所产生的信号，如：内插时钟信号(INTERPOLATED CLOCK)。然而，相位内插控制器120将对于所接受的早期信号或晚期信号作出回应，并且产生相位调谐位元至相位内插中心130以执行相位内插法。相位调谐位元通常为温度码。相位内插中心130是使用温度码来修正内插时钟信号的相位，使内插时钟信号与输入数据达到相位匹配，例如：若输入数据在相位上领先于内插时钟信号，则相位内插控制器120将产生一早期信号，使内插时钟信号的相位前移，从而与输入数据的相位更为接近；若输入数据在相位上落后于内插时钟信号，则相位内插控制器120将产生一晚期信号，使内插时钟信号的相位后移，从而与输入数据的相位更为接近。
图2是内插时钟信号与与输入数据信号的相位匹配过程的时序图。内插时钟与输入数据在不同的时钟周期，则有不同的相位差t1、t2、t3及t4。由于相位内插法是藉由图1中的相位内插控制器120来执行，因此每经过一个时钟周期，相位差则将随之缩小，也就是说t1＞t2＞t3＞t4。
图3是图1中一般常见的相位内插中心的实行电路图。输入信号VCLK-I和VCLK-Q皆为接收晶片本身内部所产生的时钟信号，而VCLK-I和VCLK-Q彼此间则存有预设的相位关系。输出信号(VOUT)的相位，是由输入信号VCLK-I和VCLK-Q的相位通过相位内插法所产生。其中，输出信号的相位是由电流源I1、I2、I3及I4的大小比值来决定，而电流源I1、I2、I3及I4则分别轮流由相位调谐位元或温度码所控制调整。由此可知，相位内插控制器120的功能是将早期信号或晚期信号转换成一组相对应的相位调谐位元，并且传送至相位内插中心130，来位移插值时钟信号的相位，从而与输入数据的相位更为接近。一般而言，相位内插控制器120是由模拟滤波器电路和温度码产生器所组成，其中模拟滤波器电路是用来过滤输入数据信号既有的颤动和杂讯。模拟滤波器电路通常包含电容及其他参数，而这些参数则会随着处理方式的差异而有所不同。虽然模拟滤波器电路的频宽通常被本身的电路设计所限制住，但是将可以适用于存有各种不同杂讯特性的环境中。
由此可见，上述现有的相位内插控制器在产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的相位内插控制器，使其具有稳定性而且可以动态调整于各种应用之中，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的相位内插控制器存在的缺陷，而提供一种新型结构的相位内插控制器，所要解决的技术问题是使其可以准确控制且不受实施过程的差异而有所影响，且全数字相位内插控制器中的杂讯滤波频带可以动态调整，还能缩短时钟与数据恢复之间的锁定时间，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种相位内插控制器，适用于一时钟与数据恢复电路，并且接收一指示，其中该指示为一第一信号与一第二信号间的一相位关系，该相位内插控制器包含：多个双向移位寄存器，彼此串列耦合，其中当该相位内插控制器所接收的该指示显示该第一信号在相位上领先该第二信号，则该些串列耦合的双向移位寄存器将往其中一方向移动；以及当该相位内插控制器所接收的该指示显示该第一信号在相位上落后该第二信号，则该些串列耦合的双向移位寄存器将往另一方向移动。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的相位内插控制器，其中所述的指示包含一第三信号与一第四信号，其中当该第一信号在相位上领先该第二信号时，启动该第三信号；以及当该第一信号在相位上落后该第二信号时，启动该第四信号。
前述的相位内插控制器，其中该些串列耦合的双向移位寄存器的数量为奇数个，而每当逻辑状态“1”从该些串列耦合的双向移位寄存器的任一端移出时，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
前述的相位内插控制器，其更包含：一平均电路，经配置以接收该第一信号与该第二信号间的相位关系的该指示，并提供该第一信号与该第二信号间的相位关系的一平均指示。
前述的相位内插控制器，其中当输入端连续接收两个相同相位关系的指示，该平均电路将提供一第一平均指示；以及当输入端连续接收两个相异相位关系的指示，该平均电路将提供一第二平均指示。
前述的相位内插控制器，其更包含：一温度码产生器，耦合于该些串列耦合双向移位寄存器的二输出端以分别接收一递增信号与一递减信号。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种相位内插控制器，适用于一时钟与数据恢复电路，并且接收一指示，其中该指示为一第一信号与一第二信号间的一相位关系，该相位内插控制器包含：奇数个双向移位寄存器，彼此串列耦合，其中当该相位内插控制器所接收的该指示显示该第一信号在相位上领先该第二信号，则该些串列耦合的双向移位寄存器将往其中一方向移动；以及当该相位内插控制器所接收的该指示显示该第一信号在相位上落后该第二信号，则该些串列耦合的双向移位寄存器将往另一方向移动。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的相位内插控制器，其中所述的指示包含一第三信号与一第四信号，其中当该第一信号在相位上领先该第二信号，启动该第三信号；以及当第一信号在相位上落后该第二信号，启动该第四信号。
前述的相位内插控制器，其中每当逻辑状态“1”从该些串列耦合的双向移位寄存器的任一输出端移出，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置为“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
前述的相位内插控制器，其更包含：一平均电路，经配置以接收该第一信号与该第二信号间的相位关系的该指示；以及提供该第一信号与该第二信号间的相位关系的一平均指示。
前述的相位内插控制器，其中当输入端连续接收两个相同相位关系的指示，该平均电路将提供一第一平均指示；以及当输入端连续接收两个相异相位关系的指示，则该平均电路将提供一第二平均指示。
前述的相位内插控制器，其更包含：一温度码产生器，耦合于该些串列耦合的双向移位寄存器的二输出端以分别接收一递增信号与递减信号。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种相位内插控制器使用于一时钟与数据恢复电路上，该相位内插控制器包含：一第一输入端，其中当一第一信号在相位上领先一第二信号时，将接收一脉冲信号；一第二输入端，其中当该第一信号在相位上落后该第二信号时，将接收一脉冲信号；以及多个双向移位寄存器，彼此串列耦合，其中当该第一输入端接收一脉冲信号，该些串列耦合的双向移位寄存器将往其中一方向移动；当该第二输入端接收一脉冲信号，则该些串列耦合的双向移位寄存器将往另一方向移动。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的相位内插控制器，其中该些串列耦合的双向移位寄存器的数量为奇数个，而每当逻辑状态“1”从该些串列耦合的双向移位寄存器的任一输出端移出时，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置为“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
前述的相位内插控制器，其中当输入端连续接收两个相同相位关系的指示，该平均电路将提供一第一平均指示；以及当输入端连续接收两个相异相位关系的指示，则该平均电路将提供一第二平均指示。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明提供了一种相位内插控制器，适用于时钟与数据恢复电路，以接收第一信号与第二信号的相位关系的指示。上述相位内插控制器包含多个双向移位寄存器，彼此串列耦合，其中当相位内插控制器所接收到指示表示第一信号在相位上领先第二信号，则串列耦合的双向移位寄存器将往其中一方向移动；当相位内插控制器所接收的指示表示，第一信号在相位上落后第二信号，则串列耦合的双向移位寄存器将往另一方向移动。
根据本发明一实施例，相位内插控制器更包含脉冲平均电路，以平均所接收的指示的相位关系，并且传送至相位内插控制器中。
根据本发明一实施例，其中串列耦合的双向移位寄存器的数量是可以动态变换。
借由上述技术方案，本发明相位内插控制器及其方法至少具有下列优点及有益效果：本发明揭露一种全数字相位内插控制器，其特性是可以准确控制且不受实施过程的差异而有所影响。由于全数字相位内插控制器中的杂讯滤波频带可以动态调整，因此，使得全数字相位内插控制器得以适用于更广泛的应用选择上，并且亦能缩短时钟与数据恢复之间的锁定时间。
综上所述，本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一种以时钟与数据恢复电路为基础的相位内插法的示意图。
图2是内插时钟信号与输入数据信号的匹配过程的时序图。
图3是图1的相位内插中心所常见实行的电路图。
图4是依照本发明一较佳实施例的一种全数字相位内插控制器的方框图。
图5是一种使用图4的脉冲平均模型的实行电路图。
图6是一种使用图4中的数字滤波器来实行的有限状态机的示意图。
图7是一种使用图6的有限状态机的实行电路图。
图8是一种可动态变换中间双向移位寄存器数目的电路图。
100：时钟与数据恢复电路 544：与门
102：前级放大器 532：异或门
110：相位检测器 600：有限状态机
120：相位内插控制器 602：重置状态
130：相位内插中心 613：左移状态
140：输出缓冲器 615：右移状态
400：全数字相位内插控制器 624：保持状态
410：脉冲平均模型 700：实施电路
420：数字滤波器 702：双向移位寄存器
430：温度码产生器 704：双向移位寄存器
502：锁存器 706：双向移位寄存器
504：锁存器 712[0:3]：双向移位寄存器
522：锁存器 722：与门
552：锁存器 724：与门
554：锁存器 802：传输门对
512：与门 804：传输门对
514：与门 812：传输门对
542：与门
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的相位内插控制器其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
请参阅图4所示，其是依照本发明一较佳实施例的全数字相位内插控制器400的方框图。全数字相位内插控制器400包含脉冲平均模型410、数字滤波器420及温度码产生器430。其中，脉冲平均模型410将用以接收脉冲信号(例如：早期信号及晚期信号)，并且平均所接收的信号，例如：若晚期信号产生于早期信号之后，则平均后的输出信号将不会产生脉冲信号，其中早期信号与晚期信号已于脉冲平均模型410中相互抵消。这种偶发性的早期信号与晚期信号通常是由颤动杂讯所引起，然而脉冲平均模型可视作滤波器，用来过滤掉这些颤动杂讯。当脉冲平均模型410连续接收到两个早期信号，才将视之为真实信号，并且传送平均早期(AVERAGED EARLY)信号至数字滤波器420。同样地，当脉冲平均模型410连续接收到两个晚期信号，才将视之为真实信号，并且传送平均晚期(AVERAGED LATE)信号至数字滤波器420。显然地，脉冲平均模型410的功能并不受限于仅能平均两个连续脉冲信号。脉冲平均模型410亦可以平均任何偶数个连续脉冲信号，例如：四个连续脉冲信号。若所接收的连续脉冲信号数目越多，则脉冲平均模型对于颤动杂讯的敏感度就越低。
请参阅图5所示，其是一种使用脉冲平均模型的实行电路图。脉冲平均模型410为一个简单的逻辑电路，其中输入端IN1和IN2分别耦合至早期信号和晚期信号，而输出端OUT1和OUT2则分别提供平均早期信号与平均晚期信号。上述的“耦合”是指直接连接或间接连接，然而间接连接中所加入至少一个元件则是用来维持电路功能。
请继续参阅图5所示，若信号从输入端IN1输入，需通过二级锁存器(即闩柄，以下均称为锁存器)502及522电路，然而，若信号从输入端IN2输入仅需通过一级锁存器504电路。因此，相较于在节点D，信号在节点C具有一个时钟周期的相位差。节点C和D分别耦合至异或(XOR)门532的输入端，其中异或门532的输出端则分别控制与门(AND)542及544。当在第一个时钟周期内，早期信号在输入端IN1输入，并且在第二个时钟周期内，晚期信号在输入端IN2输入，则节点C和D的逻辑状态将相同，因此，异或门532的输出逻辑状态为“0”，而关闭与门542和544。在这情况下，锁存器552和554将不会锁存任何脉冲信号，并且输出端OUT1和OUT2也不会产生任何平均早期脉冲信号或平均晚期脉冲信号。另一方面而言，当在第一个时钟周期内，早期信号在输入端IN1输入，并在第二个时钟周期内，早期信号也在输入端IN1输入，节点C和D的逻辑状态则相异。因此，异或门532的输出逻辑状态为“1”，并开启与门542和544。在这情况下，锁存器552将会锁存早期脉冲信号，并且将产生平均早期脉冲信号于输出端OUT1。
图5中，虽然脉冲平均模型410是以一种简单寄存器电路方式来实行，但熟习此技艺者将能了解到，该脉冲平均模型410可以广泛应用于其他多种电路中。
请继续参阅图4所示，当平均早期或平均晚期信号传送至数字滤波器420，则数字滤波器420将使重复接收的平均早期脉冲信号转换为上(UP)脉冲信号或使重复接收的平均晚期脉冲信号转换为下(DOWN)脉冲信号。而上或下脉冲信号将传送至温度码产生器430以产生相位调谐位元。其中，温度码产生器430为一般常见的元件，并且温度码产生器430的结构与操作方式亦是众所皆知，因此，这里并没有追述说明温度码产生器430的必要。然而，本发明的重要关键之一为数字滤波器420的实行运用。
请参阅图6所示，其是一种使用数字滤波器420的实行模型方框图。有限状态机600的基本概念是延迟对于所接收的早期或晚期脉冲信号进行反应作用，以及使偶发性的早期与晚期脉冲信号相互抵消，从而可以过滤造成早期与晚期脉冲信号的杂讯。上述的延迟功能和相互抵消功能的实行，是藉由当输入端接收到早期信号，使有限状态机的状态进行左移，当输入端接收到晚期信号，使有限状态机的状态进行右移，反之亦然。
请继续参阅图6所示，有限状态机具有4种状态，分别为重置状态602、左移状态613、右移状态615和保持状态624。若输入端接收到早期脉冲信号，则状态即从重置状态602转换至左移状态613。若没有接收到任何早期或晚期脉搏信号，则状态停留在保持状态624。若接收到晚期脉冲信号，则状态即从重置状态602或保持状态624将转换至右移状态615。其中每当接收到一个早期脉冲信号，则造成一次往左移状态613的转换，其他亦然。若状态处于上边界时(若欲产生“上脉冲信号”，是需要n个“连续平均早期脉冲信号”，则“状态处于上边界”是指当已接收n-1个“连续平均早期脉冲信号”的状态)，则当再接收到任一个早期脉冲信号，将使得状态转换至重置状态602，并且同时产生上脉冲信号输出至温度码产生器430(未显示于图6)。若状态处于下边界时(若欲产生“下脉冲信号”，是需要n个“连续平均晚期脉冲信号”，则“状态处于下边界”是指当已接收n-1个“连续平均晚期脉冲信号”的状态)，则当再接收到任一个晚期脉冲信号，将使得状态转换至重置状态602，并且同时产生下脉冲信号输出至温度码产生器430。
请参阅图7所示，其是一种运用有限状态机600的实行电路图。例如，实施电路700包含7个双向移位寄存器单元702、704、706及712[0:3]，彼此串列耦合。上述这些寄存器都是一般常见的双向移位寄存器。藉由寄存器的储存数据动作功能与双向移位功能，以分别实行有限状态机600的保持功能、状态左移或右移的功能。
继续参阅第7图，双向移位寄存器单元702、704、706分别配置于中心、最左侧和最右侧位元上。其中双向移位寄存器单元712[0:1]的配置介于中心及最左侧位元之间。双向移位寄存器单元704的输出端耦合于与门722其中一个输入端，而与门722将产生下脉冲信号，并且输出至温度码产生器430。双向移位寄存器单位712[2:3]的配置介于中心和最右侧位元之间。双向移位寄存器单元704的输出端耦合于与门724其中一个输入端，而与门724将产生上脉冲信号，并且输出至温度码产生器430。平均早期信号及平均晚期信号则同时传送至每个双向移位寄存器702、704、706或712[0:3]，以及传送至与门722与724。每接收到一个平均早期脉冲信号，双向移位寄存器702、704、706或712[0:3]将往右移向一位元；每接收到一个平均晚期脉冲信号，双向移位寄存器702、704、706或712[0:3]将往左移向一位元。若上或下脉冲信号产生逻辑状态“1”则将激发重置信号，使得中心双向移位寄存器702的逻辑状态被重置为“1”，同时其他双向移位寄存器704、706和712的逻辑状态皆被重置为“0”。明显地，欲使双向移位寄存器702的逻辑状态“1”移动至上脉冲信号是需要四个连续平均早期脉冲信号；同样地，欲使双向移位寄存器702的逻辑状态“1”移动至下脉冲信号亦需要四个连续平均晚期脉冲信号。若平均早期脉冲信号和平均晚期脉冲信号偶发性地产生出现，则状态右移及状态左移将相互抵销。然而，惟有一致性的早期信号或晚期信号才视为真实信号，而偶发性的早期信号和晚期信号皆视为杂讯，由此可知，实施电路700具有可过滤杂讯信号的功能。此外，实施电路700的频宽是由中间双向移位寄存器数目所决定，若中间双向移位寄存器数目愈多，则过滤频带愈宽。中间双向移位寄存器的配置，是介于中心双向移位寄存器702与最左侧双向移位寄存器704或中心双向移位寄存器702与最右侧双向移位寄存器706之间。
请参阅图8所示，其是一种可动态变换中间双向移位寄存器数目的电路图。双向移位寄存器702、712[1]及712[0]是藉由传输门对802、804和812以相互间接连接。传输门对为控制信号(CNTL)所控制。若控制信号的逻辑状态为“1”时，则传输门对802、804将开启，而同时传输门对812将关闭。在这情况下，双向移位寄存器702连接到双向移位寄存器712[1]，并且双向移位寄存器712[1]连接到双向移位寄存器712[0]。若控制信号的逻辑状态为“0”时，则传输门对802、804将关闭，而同时传输门对812将开启。在这情况下，双向移位寄存器702连接到双向移位寄存器712[0]，双向移位寄存器712[1]则为旁路电路。
图8中，虽然仅有一个双向移位寄存器712[1]可以动态变换为接合或旁路，然而任何熟知此项技艺者皆能明了到，难以实现上述传输门电路设计于任意数量的双向移位寄存器中。此外，中间双向移位寄存器数量将可以动态变换，不仅不受限于上述传输门电路设计所限制，亦能在其他类型的电路设计(如：多工器)中，达到同样的效果。
通过动态变换中间双向移位寄存器数目，数字滤波器420将可以动态调整过滤频宽。此外，亦可通过动态调整过滤频宽，以缩短数据信号与时钟信号之间的锁定时间，例如：在一开始先调整数字滤波器使具有较大的过滤频宽，而当输入数据信号和时钟信号相位趋于一致时，即调整减少过滤频宽，以缩短锁定时间。
请继续参阅图4所示，熟知此项技艺者应了解到，虽然亦可藉由实施电路700来实行脉冲平均模型410，却将会相对显得复杂许多。此外，脉冲平均模型410及数字滤波器420皆具有滤波的功能，其中第一级脉冲平均模型410将能过滤掉偶发于早期信号和晚期信号中的杂讯，而数字滤波器420则具有动态控制过滤频宽的特性，除了能够更广泛应用之外，亦能缩短锁定时间。另外，由于脉冲平均模型410与数字滤波器420皆完全由数字电路所构成，相位内插控制器400将可以精确控制且不为实施过程的变化所影响。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种相位内插控制器，适用于一时钟与数据恢复电路，并且接收一指示，其中该指示为一第一信号与一第二信号间的一相位关系，其特征在于该相位内插控制器包含：
多个串列耦合的双向移位寄存器，具有一第一输出端与一第二输出端，其中当该相位内插控制器所接收的该指示显示该第一信号在相位上领先该第二信号，一第三信号被启动，控制该些串列耦合的双向移位寄存器往该第一输出端方向移动；以及
当该相位内插控制器所接收的该指示显示该第一信号在相位上落后该第二信号，一第四信号被启动，控制该些串列耦合的双向移位寄存器往该第二输出端方向移动；
其中当从该第一输出端移出的信号与该第三信号通过一与门共同反应出逻辑状态“1”时，或当从该第二输出端移出的信号与该第四信号通过一与门共同反应出逻辑状态“1”时，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置为“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
2.根据权利要求1所述的相位内插控制器，其特征在于其更包含：
一平均电路，经配置以接收该第一信号与该第二信号间的相位关系的该指示，并提供该第一信号与该第二信号间的相位关系的一平均指示。
3.根据权利要求2所述的相位内插控制器，其特征在于，其中当输入端连续接收两个相同相位关系的指示，该平均电路将提供一第一平均指示；以及当输入端连续接收两个相异相位关系的指示，该平均电路将提供一第二平均指示。
4.根据权利要求1所述的相位内插控制器，其特征在于其更包含：一温度码产生器，耦合于该些串列耦合双向移位寄存器的二输出端以分别接收一递增信号与一递减信号。
5.一种相位内插控制器，适用于一时钟与数据恢复电路，并且接收一指示，其中该指示为一第一信号与一第二信号间的一相位关系，其特征在于该相位内插控制器包含：
奇数个串列耦合的双向移位寄存器，具有一第一输出端与一第二输出端，其中当该相位内插控制器所接收的该指示显示该第一信号在相位上领先该第二信号，一第三信号被启动，控制该些串列耦合的双向移位寄存器往该第一输出端方向移动；以及
当该相位内插控制器所接收的该指示显示该第一信号在相位上落后该第二信号，一第四信号被启动，控制该些串列耦合的双向移位寄存器往该第二输出端方向移动；
其中当从该第一输出端移出的信号与该第三信号通过一与门共同反应出逻辑状态“1”时，或当从该第二输出端移出的信号与该第四信号通过一与门共同反应出逻辑状态“1”时，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置为“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
6.根据权利要求5所述的相位内插控制器，其特征在于其更包含：
一平均电路，经配置以接收该第一信号与该第二信号间的相位关系的该指示；以及提供该第一信号与该第二信号间的相位关系的一平均指示。
7.根据权利要求6所述的相位内插控制器，其特征在于，其中当输入端连续接收两个相同相位关系的指示，该平均电路将提供一第一平均指示；以及当输入端连续接收两个相异相位关系的指示，则该平均电路将提供一第二平均指示。
8.根据权利要求5所述的相位内插控制器，其特征在于其更包含：
一温度码产生器，耦合于该些串列耦合的双向移位寄存器的二输出端以分别接收一递增信号与递减信号。
9.一种相位内插控制器使用于一时钟与数据恢复电路上，其特征在于该相位内插控制器包含：
一第一输入端，其中当一第一信号在相位上领先一第二信号时，将接收一第一脉冲信号；
一第二输入端，其中当该第一信号在相位上落后该第二信号时，将接收一第二脉冲信号；以及
多个串列耦合的双向移位寄存器，具有一第一输出端与一第二输出端，其中当该第一输入端接收该第一脉冲信号，该些串列耦合的双向移位寄存器将往该第一输出端方向移动；当该第二输入端接收该第二脉冲信号时，则该些串列耦合的双向移位寄存器将往该第二输出端方向移动；
其中当从该第一输出端移出的信号与该第一脉冲信号通过一与门共同反应出逻辑状态“1”时，或当从该第二输出端移出的信号与该第二脉冲信号通过一与门共同反应出逻辑状态“1”时，执行一重置动作，在该重置动作期间，该些串列耦合的双向移位寄存器在中央位置者的逻辑状态被重置为“1”，且其余该些串列耦合的双向移位寄存器的逻辑状态被重置为“0”。
10.根据权利要求9所述的相位内插控制器，其特征在于，更包括一平均电路，经配置以接收该第一信号与该第二信号间的相位关系的一指示；以及提供该第一信号与该第二信号间的相位关系的一平均指示。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/254,753 | 2008-10-20 | ||
| US12/254,753 US8363773B2 (en) | 2008-10-20 | 2008-10-20 | Digital phase interpolation control for clock and data recovery circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101729234A CN101729234A (zh) | 2010-06-09 |
| CN101729234B true CN101729234B (zh) | 2013-07-24 |
Family
ID=42108667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910129323XA Active CN101729234B (zh) | 2008-10-20 | 2009-03-20 | 相位内插控制器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8363773B2 (zh) |
| JP (1) | JP4987914B2 (zh) |
| CN (1) | CN101729234B (zh) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8995597B2 (en) * | 2010-04-16 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Digital second-order CDR circuits |
| KR101086882B1 (ko) | 2010-04-30 | 2011-11-25 | 주식회사 하이닉스반도체 | 차동 신호 생성 회로 |
| US8687738B1 (en) * | 2011-04-01 | 2014-04-01 | Altera Corporation | Circuits and methods using a majority vote |
| WO2012157182A1 (ja) * | 2011-05-13 | 2012-11-22 | 日本電気株式会社 | 信号同期送信システム、光変調器用同期駆動システム、信号同期送信方法及びそのプログラムが格納された非一時的なコンピュータ可読媒体 |
| CN102931978B (zh) * | 2011-08-09 | 2016-05-11 | 晨星软件研发(深圳)有限公司 | 相位调整装置以及其相关的时钟脉冲产生器以及调整相位的方法 |
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| US8742807B1 (en) * | 2012-05-24 | 2014-06-03 | Ambarella, Inc. | Low supply voltage analog phase interpolator |
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| CN103490775B (zh) * | 2013-09-03 | 2016-02-17 | 电子科技大学 | 基于双环结构的时钟数据恢复控制器 |
| US9929735B2 (en) * | 2013-11-25 | 2018-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phase correction of multiple phase clock transmission and method for performing the same |
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| CN107171779B (zh) * | 2017-05-12 | 2019-12-20 | 无锡中微亿芯有限公司 | 用于cdr的二进制码相位插值电路 |
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-
2008
- 2008-10-20 US US12/254,753 patent/US8363773B2/en active Active
-
2009
- 2009-03-20 CN CN200910129323XA patent/CN101729234B/zh active Active
- 2009-06-19 JP JP2009146582A patent/JP4987914B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101729234A (zh) | 2010-06-09 |
| US20100098203A1 (en) | 2010-04-22 |
| US8363773B2 (en) | 2013-01-29 |
| JP2010098715A (ja) | 2010-04-30 |
| JP4987914B2 (ja) | 2012-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |