KR100574619B1

KR100574619B1 - 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는클록 데이터 복원 회로 및 그 동작 방법

Info

Publication number: KR100574619B1
Application number: KR1020040061262A
Authority: KR
Inventors: 김년태; 우에다키미오; 고화수; 정대승
Original assignee: 삼성전자주식회사
Priority date: 2004-08-04
Filing date: 2004-08-04
Publication date: 2006-04-27
Also published as: KR20060012679A; TWI358893B; JP2006050607A; US7580491B2; JP4809011B2; TW200614655A; US20060029160A1

Abstract

수신 데이터 레이트의 4분의 1 주파수를 가지는 클록으로 동작하면서 4개의 위상 보간기를 이용하는 클록 데이터 복원 회로의 구성이 개시된다. 종래 기술은 위상 고정 루프등을 이용하여 수신 데이터와 동일한 주파수의 클록을 생성하여 동작하거나, 수신 데이터 주파수의 절반의 주파수 클록으로 동작하는 하프 레이트 클록 데이터 복원 회로로 구성된다. 본 발명은 고주파수의 클록을 생성하고 제어해야함으로서 발생되는 종래 기술의 문제점을 해결하기 위해서 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하면서 4개의 위상 보간기를 이용하는 클록 데이터 복원 회로의 구성과 상기 클록 데이터 복원 회로의 동작 방법을 소개한다.

Description

수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는 클록 데이터 복원 회로 및 그 동작 방법{QUARTER-RATE CLOCK DATA RECOVERY CIRCUIT AND CLOCK DATA RECOVERYING METHOD USING THE SAME}

도1은 위상 고정 루프를 이용한 종래 기술의 클록 복원 회로의 구성예를 보여주는 블록도이다.

도2는 하프 레이트 클록 복원 회로의 구성예를 보여주는 블록도이다.

도3은 본 발명의 4분의 1 레이트 클록 복원 회로의 구성예를 보여주는 블록도이다.

도4는 본 발명의 위상 보간 제어 회로의 구성예를 보여주는 블록도이다.

도5a,도5b는 본 발명의 위상 보간기를 제어하기 위한 제어코드의 관계를 보여주는 도표이다.

도6은 본 발명의 위상 보간부와 DAC 연결관계를 보여주는 블록도이다.

도7은 본 발명의 위상 보간부의 구성예를 보여주는 회로도이다.

도8은 본 발명의 클록 복원 회로를 이용한 고속 데이터 수신 장치의 구성예를 보여주는 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

201: 수신 데이터

302a,302b,302c,302d: 출력 클록

310: 위상 검출/데이터 다중화부

315: 위상차 신호

320: 위상 보간부 제어 회로

345: 위상 보간부 제어 신호

350: 위상 보간부

351,352,353,354: 위상 보간기

360: 클록 생성부

365a,365b,365c,365d: 클록 생성부 출력 클록

본 발명은 클록 데이터 복원 회로에 관한 기술에 대한 것으로 특히 종래 하프 레이트(half-rate) 클록 데이터 복원 회로가 가지는 문제점을 해결하기 위해서 동작 클록을 수신 데이터 주파수의 4분의 1로 줄인 4분의 1 레이트(quarter-rate) 클록 데이터 복원 회로의 회로 구성과 클록 데이터 복원 회로의 동작 방법에 관한 것이다.

많은 수의 송수신단간의 연결에서는 통신 선로에서 소요되는 비용의 절감과, 병렬로 전송할 경우의 잡음(noise), 특히 크로스토크(cross-talk) 잡음 등의 문제점을 해결하기 위해서 직렬로 고속의 데이터를 전송하는 방식이 선호되고 있는 추세이다. 즉, 하나의 광(optic)선로나 동축(coaxial) 또는 트위스트-페어(twisted-pair) 케이블을 이용하여 고속의 데이터 전송을 함으로써 병렬 방식에 비해서 유리함을 가져갈 수 있는 것이다. 이 경우에 고속의 디지털 데이터와 동기된 클록을 별도로 전송하는 대신에, 수신단측에서 수신한 데이터의 스트림(stream)으로부터 수신 데이터가 동기된 클록을 재생해내는 방법을 이용하는데, 이를 클록 복원 회로(CDR; clock recovery circuit)등의 용어로 정의하여 통칭하고 있다.

이러한 클록 복원 회로의 경우에 종래에는 위상 고정 루프(PLL; Phase Locked Loops)를 이용하거나, 지연 고정 루프(DLL; Delay Locked Loops)를 이용한 방식이 있다.

도1은 이러한 클록 복원 회로의 한 구성예로서 위상 고정 루프를 이용한 응용예를 보여주는 블록도이다.

초기 단계에서 다중화기(MUX; multiplexer; 120)는 레퍼런스 주파수를 입력으로 선택한다. 레퍼런스 주파수는 일반적으로 크리스탈(crystal)을 이용하여 양질의 낮은 주파수 클록을 발진하여 입력하게 된다. 따라서 다중화기(120)를 통해 입력된 레퍼런스 주파수를 가진 클록은 주파수 위상 검출기(130)와 루프 필터(loop filter; 140), 전압 제어 발진기(VCO; Voltage Controlled Oscillator; 150), 주파 수 분주기(frequency divider; 160)로 형성된 궤환 폐회로를 통해서 필요한 고주파수로 발진된다. 일단 필요한 주파수에 이르면 다중화기(120)를 통해 상기 위상 고정 루프의 입력을 직렬 입력 데이터(100)로 전환하게 된다. 이를 통해서 직렬 입력 데이터에 동기된 클록(180)이 최종적으로 출력된다. 이 클록(180)이 플립플롭(flip-flop; 170)에 인가되면서, 마찬가지로 플립플롭(170)에 입력된 직렬 입력 데이터(100)와 함께 최종적으로 재동기된 클록 데이터(190)가 출력된다. 하지만, 이와 같은 방식으로 직렬 입력 데이터를 입력으로 갖는 위상 고정 루프를 이용할 경우는 문제점이 있다. 고속으로 전송되는 입력 데이터에 지터(jitter)가 생길 경우, 빠른 시간 내에 데이터에 동기된 클록을 제공해줄 수 있는 위상 고정 루프가 필요한 것이다. 이러한 클록 데이어 복원 회로의 성능은 사용되는 위상 고정 루프의 성능에 따라 좌우되는데 이와 같은 고성능의 위상 고정 루프의 설계가 어렵고 잡음, 전력 소모, 칩 면적 등에 있어서 취약점이 있기 때문이다.

이러한 문제점을 피하기 위해 위상 보간 기술(phase interpolation)을 이용하여 입력 데이터와 동기된 클록을 만들어내는 방법을 이용하고 있다. 위상 보간 기술은 서로 다른 위상을 가지는 두 입력 클록의 위상 범위내의 위상을 가지는 클록을 생성하기 위한 방법으로, 예를 들면 0도의 위상을 가지는 클록과 90도의 위상을 가지는 클록을 이용하여 0도에서 90도 범위내의 위상을 가지는 클록을 만들어내는 방법이다. 특히 수신 데이터의 주파수에 비해 절반의 주파수를 가지는 기준 클록과 기준 클록에 대해서 90도, 180도, 270도의 위상차를 가지는 세 개의 클록, 따라서 90도씩의 위상차를 가지는 총 네 개의 클록을 이용하여 위상 보간하는 방식으 로 동작하는 하프 레이트 클록 복원 회로가 사용되고 있다. 이는 클록 복원 회로의 동작 주파수를 떨어뜨림으로써 고속으로 동작해야 하는 회로 설계의 어려움을 극복할 수 있는 방법으로 널리 이용되고 있다.

이와 같은 기존의 하프 레이트 클록 복원 회로는 두 개 이상의 위상 고정 루프를 사용하여 구성하는 방식과 하나의 위상 고정 루프에서 4개의 하프 레이트 90도 위상차 클록(I,Q,Ib,Qb)을 생성하는 방식이 있다. 여기에 한개의 채널(channel)만을 단독으로 사용하기보다는 데이터 밴드 폭(data band-width)을 크게 하기 위해서 이러한 송수신 채널을 4/8/16등의 병렬로 구성한 멀티 채널을 사용한 구성 방식이 주된 흐름이다. 상기 두 가지 방식을 고려해보면 먼저 전자의 방법은 많은 면적과 전력 소모를 차지하는 위상 고정 루프를 여러 개 사용하여야 하는 단점이 존재하고, 후자의 방법은 데이터 전송속도와 채널수가 증가할 수록 그에 따른 높은 주파수를 발진가능한 전압 제어 발진기를 설계하고 여기에서 90도 위상차의 네 개의 클록을 생성하여 이를 각 채널로 전송하여야 한다.

도2는 미합중국 등록 특허 제6,002,279호 "Clock Recovery Circuit"에 개시된 클록 복원 회로를 도시한 블록도로, 상기 후자의 방식을 택한 종래 기술의 클록 복원 회로의 구성예이다.

직렬 수신 데이터(201)와 직렬 수신 데이터 주파수의 절반 주파수를 가지는 복원 클록(202)이 위상 검출(phase detector)/데이터 다중화부(demultiplexer; 210)에 입력되면 위상 검출/데이터 다중화부(210)는 두 입력의 위상차를 비교한 결과로 UP,DOWN 신호(215)를 출력한다. UP,DOWN 신호(215)는 신호분주기(220)로 입력 되어 신호분주기(220)의 출력을 입력으로 하는 DAC 제어 로직(230)이 처리할 수 있는 저속의 UP,DOWN 신호(225)를 출력한다. DAC 제어 로직(230)은 상기 신호분주기(220)가 출력한 UP,DOWN 신호(225)를 토대로 복원 클록(202)을 위상 보간하기 위해 디지털 제어 코드를 출력한다. 상기 디지털 값은 DAC(Digital Analog Converter; 240)를 거쳐서 위상 보간기(150)로 전달한다. 여기에서 DAC(240)은 상기 DAC 제어 로직(230)이 출력하는 제어 코드가 선형적으로 변화하지 않을 경우에는 그 특성을 보상하기 위해서 비선형 전달 특성(non-linear transfer characteristic)을 가지는 비선형 DAC가 사용될 수도 있다.

위상 보간기(250)는 클록 생성부(260)에서 출력된 90도 위상차를 가지는 네 개의 클록(265)을 이용하여 DAC(240)로부터 출력된 가중치에 의해 위상 보간하여 입력 데이터(201)의 위상을 추종(tracking)하는 출력 클록(202)을 출력하고, 이 출력 클록(202)은 다시 위상 검출/데이터 다중화부(210)로 재입력되어 궤환 폐회로를 형성한다.

도2의 클록 복원 회로가 하프-레이트 클록 복원방식을 적용한 회로인 경우에는 직렬 입력 데이터(201) 레이트의 절반의 주파수를 가지는 클록들을 이용하여 위상 보간하는 방식으로 동작한다. 즉, 직렬 입력 데이터(201)의 레이트가 8.5GBps라면, 위상 보간기(250)에는 4.25GHz의 주파수를 가지는 제 1 클록과 제 1 클록에 대해서 각각 90도,180도,270도의 위상차를 가지는 제 2 클록 내지 제 4 클록, 총 4개의 클록을 입력받아서 동작하는 것이다. 이 경우 위상 검출/데이터 다중화부(210)에는 0도의 4.25GHz 클록과 이에 대해 90도의 위상차를 가지는 4.25GHz 클록, 두개 의 클록이 입력되어서 8.5GBps 입력 데이터(201)와의 위상차를 검출해낸다. 본 도2에서는 나타나 있지 않으나, 입력 데이터(201)와 동기된 입력 데이터 레이트의 절반의 주파수를 가지는 클록들 중에서 90도의 위상차를 가지는 클록과 270도의 위상차를 가지는 클록을 이용하여, 입력 데이터 스트림(stream)을 두개의 절반 주파수를 가지는 데이터 스트림으로 다중화(demultiplexing)하는 방식을 통해서 데이터를 복원해낸다. 즉 8.5GBps의 입력 데이터(201)는 두개의 4.25GBps의 데이터 스트림(211)으로 다중화된다.

이러한 방식을 채택한 클록 복원 회로에서도 필요한 데이터의 전송 속도가 증가하게 되면 문제가 발생한다. 채널 당 8.5GBps의 전송속도를 가지는 경우를 예를 들면, 8.5GHz LC 전압 제어 발진기를 설계하여 이를 2분주하고 플립 플롭을 이용하여 90도 위상차의 네 개의 4.25GHz 클록을 생성해내거나, 4.25GHz LC 전압 제어 발진기와 폴리-페이즈 필터(poly-phase filter)를 이용하여 90도 위상차의 네 개의 4.25GHz 클록을 생성해낸다. 3~4GHz 이상의 발진 주파수에서는 링 발진기(ring-oscillator)를 사용할 수 없기 때문에 이와 같은 구성을 취하게 된다.

어느 경우이든 4.25GHz 주파수의 90도 위상차를 가지는 네 개의 클록을 각 채널로 전송하여야 한다. 이처럼 원하는 데이터 전송 속도만큼 높은 주파수에서 동작하면서도 지터(jitter) 특성이 좋은 위상 고정 루프를 구성하는 것은 매우 어렵다. 뿐만 아니라, 이를 각 채널로 분배하여 전송하는 것도 많은 문제점을 유발하는데, 많은 전력 소모와 각 라인간의 미스매치(mismatch)/커플링 효과(coupling effect)등이 주파수에 비례해서 증가하는 효과가 있으므로 클록 버퍼(clock buffer)없는 전송거리를 제한하게 된다. 따라서 클록 버퍼의 수가 늘어나게 되므로 칩의 면적이 증가하게 되고 전력 소모가 늘어나게 하는 요인이 되어 패키지의 선택 시 불필요하게 큰 사이즈를 요하게 되고, 칩의 전체적인 플로어 플랜(floor plan)에서도 불가피한 전원, 접지 패드들의 위치를 고려해야 하는 상황을 형성한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 기존의 하프-레이트 클록 복원 회로의 위상 고정 루프의 동작 속도를 절반으로 더 낮춘 쿼터-레이트(quarter-rate) 주파수의 클록을 사용하여 고주파수 클록을 처리하기 때문에 발생하는 여러 가지 문제점들을 해결하는데 있다. 이에 더하여 4개의 위상 보간기를 이용하여 수신 데이터 레이트의 4분의 1에 해당하는 90도 위상차의 네 개 클록으로부터 수신 데이터를 추종하는 수신 데이터 레이트의 4분의 1 주파수에 해당하는 45도 위상차를 가지는 네 개의 클록을 생성하여 동작하는 4분 1 주파수 클록 복원 회로를 구성하는데 있다.

본 발명의 다른 목적은 상기 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는 클록 복원 회로의 동작 방법을 제공하는데 있다.

상기 목적을 달성하기 위해 본 발명은, 기존의 하프-레이트 클록 복원 회로의 위상 고정 루프의 동작 속도를 절반으로 더 낮추어 고주파수의 클록을 처리함으 로써 발생하는 여러 가지 문제점들을 해결한다. 0도의 위상을 가지는 수신 데이터 레이트의 4분의 1 주파수를 가지는 기준 클록과, 상기 기준 클록에 90,180,270도의 위상차를 가지는 클록들, 총 네 개의 클록을 이용하여 네 개의 위상 보간기를 통해 수신 데이터 레이트의 4분의 1에 해당하는 주파수의 45도 위상차를 가지는 네 개의 클록을 생성하여 동작하는 4분 1 속도(quarter-rate) 클록 복원 회로를 구성한다. 이에 더하여 상기 4개의 위상 보간기의 제어를 단순화하기 위해서 하나의 위상 보간기를 제어하기 위한 제어 신호로부터 45도,90도,135도의 위상차를 가진 클록을 만들어낼 수 있는 제어 신호를 도출하는 방식으로 하여 위상 보간기의 제어를 단순화하도록 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도3은 종래의 하프-레이트 클록 복원 회로에 대비하여 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는 본 발명의 쿼터 레이트 클록 복원 회로의 블록도이다. 클록 생성부(360)에서는 수신 데이터 레이트의 절반 또는 4분의 1 주파수 클록을 발생시키고, 이를 이용하여 수신 데이터 레이트의 4분의 1 주파수를 가지는 네 개의 클록을 생성한다. 이 네 개의 클록은 0도의 위상을 가지는 제 1 클록(365a)과 제 1 클록(365a)에 대해 90도,180도,270도의 위상을 가지는 제 2 클록(365b), 제 3 클록(365c) 및 제 4 클록(365d)으로 구성된다. 이 네 개의 클록의 위상은 수신 데이터의 위상과는 무관하게 고정되어진 절대적인 위상을 가진다.

상기 클록 생성부(360)는 취급하는 수신 데이터 레이트가 낮은 경우에는 링 전압 제어 발진기를 이용한 지연 고정 루프(DLL; Delay Locked Loops)의 형태를 취할 수도 있으며, 종래 기술에서 언급한 바와 같이 수신 데이터 레이트가 높은 경우에는 LC 전압 제어 발진기와 폴리 페이즈 필터 또는 플립 플롭을 이용하여 구성될 수 있다.

생성된 네 개의 4분 1 주파수 클록(365a,365b,365c,365d)은 위상 보간부(350)에 입력되어 입력 데이터(201)를 추종하여 동기된 입력 데이터 레이트의 4분의 1 주파수를 가지는 제 5 클록(302a)과 제 5 클록(302a)에 45도,90도,135도의 위상차를 가지는 제 6 클록(302b), 제 7 클록(302c), 제 8 클록(302d)으로 위상 보간된다. 본 발명은 4개의 위상 보간기(351,352,353,354)를 이용하여 수신 데이터를 추종하는 45도 위상차를 가지는 수신 데이터 레이트의 4분의 1 주파수를 가진 네 개 클록을 생성하는데 그 특징이 있다. 더 자세하게는 상기 네 개의 클록(302a,302b,302c,302d)이 모두 45도씩의 위상차를 가진다는 점을 이용하여 제 5 클록(302a)의 위상을 제어하기 위한 제어 신호가 결정되면, 제 6 클록 내지 제 8 클록은 이에 대해 45도씩의 위상차를 점진적으로 가진다는 점을 이용하여 제 6 클록 내지 제 8 클록의 위상을 생성하기 위한 제어 신호를 도출해내는 방식으로 4개의 위상 보간기(351,352,353,354)의 제어를 단순화시킬 수 있다는 점에 특징이 있다.

이러한 위상 보간부(350)내의 위상 보간기(351,352,253,354)의 구체적인 제어 방법은 위상 보간부 제어회로(320)의 구성에 따라서 달라지게 된다. 위상 보간부 제어회로(320)의 구성예와 구성예에서 상기 네 개의 위상 보간기 (351,352,353,354)들에 대한 제어 방법은 아래에서 다시 살펴보기로 한다.

위상 보간부(350)에서 출력된 상기 제 5 내지 8 클록(302a,302b,302c,302d)은 위상 검출/데이터 다중화부(310)에 입력되어 수신 데이터(201)와의 위상차 비교와 함께 수신 데이터 스트림(201)으로부터 다중화된 복원 데이터 스트림(370)을 출력한다. 도3에서는 수신 데이터 레이트의 4분의 1의 주파수를 가지는 4개의 데이터 스트림으로 다중화되는 경우를 도시한 것(1 to 4)이나, 다중화부의 구성에 따라서는 더 많은 수의 데이터 스트림(예를 들면, 1 to 20 또는 1 to 40 등)으로 다중화되는 경우도 가능하다.

위상 검출/데이터 다중화부(310)는 수신 데이터(201)와 위상 보간부(350)에서 출력된 상기 제 5 클록 내지 제 8 클록(302a,302b,302c,302d)을 이용하여 현재 위상 보간부(350)가 출력한 상기 제 5 클록 내지 제 8 클록의 위상이 더 앞당겨져 할 것인지 늦추어져야할 것인지를 결정한다.

즉, 위상 검출/데이터 다중화부(310)는 위상 보간부(350)가 출력한 제 5 클록 내지 제 8 클록과 수신 데이터(301)의 위상차를 비교하여 위상 보간부의 출력 클록의 위상이 수신 데이터(201)의 위상보다 앞설 경우에는 DOWN 신호를 출력하고, 위상 보간부의 출력 클록의 위상이 수신 데이터(201)의 위상보다 늦을 경우에는 UP 신호를 출력한다. 이러한 UP 신호와 DOWN 신호의 정의는 구성예에 따라서는 바뀌어질 수 있다.

한편 위상 검출/데이터 다중화부(310)는 하나의 회로 블럭에서 위상 검출(phase detection)과 데이터 다중화(data demultiplexing)를 같이 수행하는 경우도 있고, 위상검출기능과 데이터 다중화기능이 별개의 회로 블럭으로 구성되어 질 수도 있다. 본 실시예에서는 두 개의 기능이 같은 회로 블럭에서 구현되는 것을 상정한 것이다.

위상 보간부 제어 회로(320)의 구성은 다양한 구성을 취할 수 있다. 위상 보간부를 제어하는 회로는 상기 위상 검출/데이터 다중화부(310) 및 위상보간부(350)와 함께 궤환 폐회로를 형성한다.

도4는 종래 기술에서 이미 언급한 미합중국 등록 특허 제6,002,279호의 "Clock Recovery Circuit"에 개시된 DAC를 통한 제어 방법을 응용한 제어회로의 구성예를 보여주는 블록도이다. 도4와 같은 디지털적인 제어 방법에 비해서 동작 속도 측면에서 장점을 가지기 위해서 이러한 위상 보간부 제어회로(320)의 구성은 차지 펌프(charge pump)등을 이용한 아날로그적인 제어 방법을 이용하여 구성될 수도 있다. 이러한 아날로그적인 제어 방법의 구성예는 미합중국 등록 특허 제6,586,977호인 "Four quadrant analog mixer-based delay-locked loop for clock and data recovery"에 개시되어 있다.

도4의 위상 보간부 제어회로(320)는 신호 분주기(410), DAC 제어 로직(420) 및 DAC(430)로 구성된다.

위상 검출/데이터 다중화부(310)에서 출력된 UP 신호와 DOWN 신호는 신호 분주기(410)로 입력된다. 신호 분주기(410)는 위상 검출/데이터 다중화부(310)로부터 입력된 UP 신호와 DOWN 신호를 소정의 낮은 주파수의 신호로 변환하는 역할을 한 다. 예를 들어 2.125GHz의 주파수로 출력되는 위상 검출/데이터 다중화부(310)의 UP 신호와 DOWN 신호가 425MHz의 낮은 주파수를 가지는 신호 분주기(410)의 출력 UP 신호와 DOWN 신호로 변환된다. 이와 같이 신호의 주파수를 낮추는 단계는 위상 검출/데이터 다중화부(310)의 출력 신호를 CMOS 로직으로 구성되는 DAC 제어 로직(420)이 처리할 수 있는 속도의 신호로 변환하기 위함이다.

DAC 제어 로직(420)과 DAC(430)는 신호 분주기(410)로부터 입력받은 UP 신호와 DOWN 신호를 이용하여 위상 보간부(350)를 제어하는 역할을 한다. DAC 제어 로직(420)은 신호 분주기(410)로부터 입력받은 UP 신호와 DOWN 신호를 이용하여 위상 보간부(350)를 제어하기 위한 제어코드를 DAC(430)로 출력한다.

상기 제어코드는 DAC를 거쳐서 아날로그 제어신호로 변환되어 위상 보간부(350)내의 네 개의 위상 보간기(351,352,353,354)를 제어하게 된다. 본 발명을 위한 DAC의 구성은 다양하게 취해질 수 있으나, 본 실시예에서는 8개의 DAC(DAC1,DAC2,DAC3,DAC4,DAC5,DAC6,DAC7,DAC8)를 이용하여 구성하는 것으로 한다. 따라서, DAC1 내지 DAC4의 네개의 DAC는 제 5 클록과 제 7 클록을 생성하기 위한 위상 보간기(351,353)를 제어하기 위한 제어신호를 출력하기 위해서 이용되고, DAC5 내지 DAC8의 네개의 DAC는 제 6 클록과 제 8 클록을 생성하기 위한 위상 보간기(352,354)를 제어하기 위한 제어신호를 출력하기 위해서 이용된다.

본 발명에서는 필요한 위상 보간기의 수를 줄이기 위해서 0도,90도,180도,270도의 위상을 가지는 제 1 내지 제 4 클록으로부터 수신 데이터를 추종하는 위상 0도, 45도, 90도, 135도의 제 5 내지 제 8 클록을 위상 보간으로 생성하기 위해 서 다음과 같은 방식을 이용한다.

상기 DAC 제어 로직(420)은 위상 보간부(350)의 위상 보간기들(351,352,353,354)을 제어하기 위한 제어코드를 생성해내는 역할을 하므로, 제 5 클록의 위상을 결정짓는 제어코드가 결정되면, 제 5 클록을 생성하기 위한 제어코드에서 소정의 옵셋(offset) 개념을 적용하여 제 6 내지 제 8 클록을 생성하기 위한 제어코드를 도출한다.

먼저, 상기 DAC 제어 로직(420)의 동작을 살펴보면, 상기 DAC 제어 로직(420)은 소정의 비트수로 구성된 양방향 쉬프트 레지스터(bi-directional shift register)를 포함한다. 상기 쉬프트 레지스터의 비트수는 필요한 분해능의 정도에 따라서 다르게 구성될 수 있다. 즉, 32 비트로 구성된 쉬프트 레지스터를 이용한다면 한 사분면, 즉 90도의 위상을 32개의 스텝으로 분해하여 클록의 위상이 조절가능하다. 따라서 전체적으로는 360도의 위상을 128개의 스텝으로 분해하여 생성 클록의 위상을 조절하는 것이 가능하다.

이 쉬프트 레지스터는 위상 검출/데이터 다중화부(310)로부터 출력되고 신호 분주기(410)를 거쳐서 입력된 UP 신호와 DOWN 신호에 따라서 쉬프트된다. 예를 들면, 32비트 쉬프트 레지스터를 이용한 DAC 제어 로직(420)을 구성할 경우에 초기 상태에서 32비트 쉬프트 레지스터는 '00000000h'값으로 초기화된다. 상기 신호 분주기(410)로부터 상기 UP 신호를 입력 받을 경우에는 32비트 쉬프트 레지스터는 한비트씩 우측으로 쉬프트되고, 최좌측 비트(MSB; Most Significant Bit)가 '1'로 설정된다. UP 신호가 지속되어 32비트 쉬프트 레지스터의 모든 비트가 '1'로 설정되 면 쉬프트되는 방향이 전환된다. 쉬프트되는 방향이 전환되면, 상기 신호 분주기(410)로부터 상기 UP 신호를 입력받을 경우에는 32비트 쉬프트 레지스터는 한비트씩 좌측으로 쉬프트되고, 최우측 비트(LSB)가 '0'으로 설정되는 방식으로 동작한다.

다음으로 상기 신호 분주기(410)로부터 상기 DOWN 신호를 입력 받을 경우에는 32비트 쉬프트 레지스터는 한비트씩 좌측으로 쉬프트되고, 최우측 비트(LSB)가 '0'으로 설정된다. DOWN 신호가 지속되어 32비트 쉬프트 레지스터의 모든 비트가 '0'로 설정되면 쉬프트되는 방향이 전환된다. 쉬프트되는 방향이 전환되면, 상기 신호 분주기(410)로부터 상기 DOWN 신호를 입력받을 경우에는 32비트 쉬프트 레지스터는 한비트씩 우측으로 쉬프트되고, 최좌측 비트(MSB)가 '1'으로 설정되는 방식으로 동작한다.

이와같이 양 방향으로 UP 신호와 DOWN 신호에 따라서 핑퐁(ping-pong) 방식으로 쉬프트되는 32비트 쉬프트 레지스터를 이용하여 제 1 클록 내지 제 4 클록으로부터 제 5 클록을 생성하기 위한 32비트로 구성된 제어 코드들을 도출할 수 있다.

도5a는 상기 UP 신호와 DOWN 신호에 의한 32비트 쉬프트 레지스터의 쉬프트 동작을 예시한 쉬프트 레지스터의 값과 제 5 클록을 생성하는 위상 보간기(351)를 제어하기 위한 네개의 DAC(DAC1~DAC4)에 대한 제어코드값을 예시한 도표이다.

도5a에서 보여진 도표의 첫번째 열과 두번째 열은 UP 신호와 DOWN 신호를 의미한다. 세번째 열(DSEL)은 제 5 클록을 생성하기 위한 위상 보간기(351)에서 제 1 클록 내지 제 4 클록중에서 90도의 위상차를 가진 두개의 클록을 선택하기 위한 레지스터로서, 두개의 비트로 구성되어 DAC 제어 로직(420)에 포함되어 구성된다. DAC 제어 로직(420)은 상기 DSEL 레지스터와 32비트 쉬프트 레지스터를 이용하여 DAC1 내지 DAC4의 네개의 DAC에 대한 제어코드를 결정하게 된다.

DSEL의 상위 비트는 90도 위상을 가지는 제 2 클록과 270도 위상을 가지는 제 4 클록중에서 하나의 클록을 선택하기 위한 비트이다. 즉, DSEL의 상위 비트가 0인 경우에는 제 2 클록이 선택되며, DSEL 상위 비트가 1 인 경우에는 제 4 클록이 선택된다. DSEL의 하위 비트는 0도 위상을 가지는 제 1 클록과 180도 위상을 가지는 제 3 클록중에서 하나의 클록을 선택하기 위한 비트이다. 즉, DSEL의 하위 비트가 0인 경우에는 제 1 클록이 선택되며, DSEL의 하위 비트가 1인 경우에는 제 3 클록이 선택된다. 이러한 DSEL 레지스터의 값은 UP 신호와 DOWN 신호에 의해서 쉬프트 레지스터의 쉬프트 방향이 전환될 때마다 제 1 클록 내지 제 4 클록에서 제 5 클록을 생성해내기 위한 두개의 클록을 선택하기 위해서 변경된다. 즉, 제 5 클록의 위상이 사분면을 넘어갈때마다 변경된 사분면을 반영하기 위해서 변경된다.

도5a의 네번째열은 상기한 쉬프트 레지스터의 상태를 표시한 것이며, DAC1 내지 DAC4열은 상기 제 1 클록 내지 제 4 클록에 대한 각각의 가중치(weight) 제어신호를 출력하는 네 개의 DAC에 대한 제어 코드를 의미한다. 도5a의 관계도표에서 알 수 있듯이 네 개의 DAC에 대한 제어 코드인 DAC1[31:0], DAC2[31:0], DAC3[31:0] 및 DAC4[31:0]는 32 비트 쉬프트 레지스터와 DSEL 레지스터의 값에 따라서 설정된다.

제 5 클록을 생성하기 위한 제어 코드는 이를 이용하여 제 5 클록에 대해서 90도 위상차를 가지는 제 7 클록을 생성하기 위한 제어 코드로 그대로 이용될 수 있다. 이는 제 5 클록을 생성하기 위한 위상 보간기(351)의 구성과 제 7 클록을 생성하기 위한 위상 보간기(353)의 구성 자체를 90도만큼의 위상차가 생기도록 구성함으로써 가능하다. 이에 대해서는 위상 보간기의 구성을 설명하는 부분에서 살펴 본다. 이러한 구성을 대신하여 네개의 위상 보간기(351,352,353,354)를 동일하게 구성하고 16개의 DAC를 이용하는 실시예도 가능하지만, 본 실시예에서는 8개의 DAC를 사용하여 필요한 DAC의 수를 가능한 줄인 구성의 예를 상정한다.

한편 제 5 클록에 대해서 45도의 위상차를 가지는 제 6 클록과 제 7 클록에 대해서 45도의 위상차를 가지는 제 8 클록을 생성하기 위한 제어코드들은 상기 제 5 클록과 제 7 클록을 생성하기 위한 제어코드들로부터 45도만큼의 옵셋을 적용함으로써 구해질 수 있다.

도5b는 제 5 클록과 제 7 클록을 생성하기 위한 제어코드들로부터 제 5 클록과 제 7 클록에 대해서 각각 45도 위상차를 가지는 제 6 클록과 제 8 클록을 생성하기 위해서 옵셋이 적용된 제어코드들을 생성하기 위한 관계를 정리한 도표이다.

예를 들어, 제 1 클록으로부터 0도의 위상을 가지는 제 5 클록이 생성된다면, 이때 제 6 클록은 제 1 클록으로부터 45도의 위상을 가지는 클록이 되어야 한다. 따라서 도5b에서 보여진 제 6 클록과 제 8 클록을 생성하기 위한 제어코드는 도5a에서 보여진 제 5 클록과 제 7 클록을 생성하기 위한 제어코드에 대해서 테이블상에서 아래쪽으로 16 스텝만큼 쉬프트되어진 제어코드가 된다.

즉, 상기한 예와 같이 제 5 클록이 제 1 클록에 대해서 0도의 위상을 가진다면 DAC1의 제어코드는 'FFFFFFFFh'가 되고, DAC2의 제어코드는 '00000000h'가 된다. 이때, DAC3과 DAC4의 제어코드는 '00000000h'가 된다. 하지만, 제 6 클록은 제 5 클록에 대해서 45도의 위상차를 가지므로, 제 1 클록에 대해서는 45도의 위상을 가지기 위해서, 제 6 클록을 생성하기 위한 DAC5의 제어코드는 '0000FFFFh'가 되고, DAC6의 제어코드는 '0000FFFFh'가 된다. 마찬가지로 이때 DAC7과 DAC8의 제어코드는 '00000000h'가 된다.

상기한 도5a와 도5b의 도표에서 보여진 관계에 의해서 출력된 DAC 제어 로직(420)의 제어코드는 DAC(430)을 거쳐서 아날로그 신호로 변환되어 위상 보간부(350)로 전달된다. DAC(430)은 비선형 전달 특성을 가진 비선형 DAC가 사용될 수 있음은 종래 기술에서 언급하였던 바와 같다.

도6은 상기 DAC(430)의 구성예와 위상 보간부(350)의 구성예를 더 자세하게 도시한 블록도이다. 위상 보간부(350)는 네개의 위상 보간기(351,352,353,354)로 구성되어 있으며, DAC(430)는 총 8개의 DAC로 구성되어 DAC 제어 로직(420)으로부터 전달된 제어코드(520a,530a,540a,550a, 520b,530b,540b,550b)를 입력받아서 8개의 아날로그 제어신호(720a,730a,740a,750a, 720b,730b,740b,750b)를 출력한다.

위상 보간부(350)의 네개의 위상 보간기(351,352,353,354)에는 각각 클록 생성부(360)로부터 생성된 네 개의 클록(365a,365b,365c,365d)과 네 개씩의 제어코드로부터 DAC를 거쳐 전달된 제어신호가 입력된다.

도7은 본 발명의 위상 보간부(350)의 구성예를 보여주는 회로도이다.

본 발명의 위상 보간부(350)는 4개의 위상 보간기(351,352,353,354)로 구성된다. 상기 DAC 제어 로직(420)이 출력한 제어코드가 DAC(430)를 거쳐 변환되어 위상 보간부(350)로 입력된다. 제 1 위상 보간기(351)는 수신 데이터를 추종하는 제 5 클록(302a)을 생성한다. 제 2 위상 보간기(352)는 제 5 클록에 대해서 45도의 위상을 가지는 클록(302b)을 생성하며, 제 3 위상 보간기(353)는 제 5 클록에 대해서 90도의 위상을 가지는 클록(302c)을 생성한다. 마지막으로 제 4 위상 보간기(354)는 제 5 클록에 대해서 135도의 위상을 가지는 클록(302d)을 생성한다.

상기한 바와 같이 본 실시예에서는 제 5 클록과 제 7 클록을 생성하기 위해서 DAC 제어 로직(420)으로부터 출력되는 제어 코드들은 동일하므로, 제 5 클록을 생성하기 위한 제어 신호를 출력하는 DAC1 내지 DAC4의 네개의 DAC들은 제 7 클록을 생성하기 위해서 공유될 수 있다. 다만 제 5 클록을 생성하기 위한 위상 보간기(351)와 제 7 클록을 생성하기 위한 위상 보간기(353)은 도7에서 보여지는 바와 같이 동일한 제어 신호에 대해서 90도의 위상차를 가지는 클록을 생성하기 위해서 제 1 클록 내지는 제 4 클록의 입력에 있어서 다른 구성을 취하고 있다. 마찬가지로 제 6 클록과 제 8 클록을 생성하기 위한 제어 코드는 동일하므로, 제 6 클록을 생성하기 위한 제어 신호를 출력하는 DAC5 내지 DAC8의 네개의 DAC들은 제 8 클록을 생성하기 위해서 공유될 수 있다. 이 경우에도 제 6 클록을 생성하기 위한 위상 보간기(352)와 제 8 클록을 생성하기 위한 위상 보간기(354)는 도7에서 보여지는 바와 같이 동일한 제어 신호에 대해서 90도의 위상차를 가지는 클록을 생성하기 위해 서 제 1 클록 내지는 제 4 클록의 입력에 있어서 다른 구성을 취하고 있다.

마지막으로, 위상 보간부(350)에서 생성된 4개의 클록, 제 5 클록 내지 제 8 클록(302a,302b,302c,302d)은 위상 검출/데이터 다중화부(310)에 입력되어 궤환 폐회로를 형성한다.

도8은 본 발명의 클록 복원 회로를 이용하여 멀티 채널의 고속 데이터 수신 장치를 구성한 예를 보여주는 블록도이다. 본 발명의 클록 복원 회로를 이용한 고속 데이터 수신 장치(800)는 복수개의 클록 복원 회로(810a~810n)를 포함하여 구성되며 클록 복원 회로의 수만큼의 고속 직렬 데이터 스트림(801)을 입력받는다.

클록 생성부(820)는 네 개의 90도 위상차를 가진 수신 데이터 레이트의 4분의 1 주파수를 가지는 클록(830)을 출력하고, 상기 클록 복원 회로(810a~810n)는 클록 생성부(820)에 공통적으로 연결되어 네 개의 클록들을 입력받아서 동작한다.

클록 복원 회로(810a~810n)들은 고속 직렬 데이터 스트림(801)을 상기 네개의 클록을 이용하여 복원한 45도 위상차 클록을 이용하여 네개의 데이터 스트림으로 다중화시킨다.

클록 복원 회로(810a~810n)들은 다중화된 데이터 스트림(840a~840n)들을 소정의 내부 회로(850)로 출력한다. 내부 회로(850)에서는 상기 다중화된 데이터 스트림(840a~840n)을 더 낮은 주파수의 데이터 스트림으로 다중화시키는 동작을 수행할 수도 있다.

상기와 같은 본 발명에 따르면, 다음과 같은 효과를 가져올 수 있다.

첫째로, 최소한의 위상 보간기를 이용하여 수신 데이터 레이트의 4분의 1 주파수의 네 개의 클록을 생성함으로써, 클록 생성에 있어서의 설계 부담이 줄어든다. 예를 들어 전압 제어 발진기의 동작 주파수를 하프레이트 클록 복원 회로의 경우에 비해서 절반으로 더 낮출 수 있으므로 지터 특성이 뛰어난 클록 생성원을 쉽게 설계 가능하다.

둘째로, 동작 주파수를 낮춤으로써 전력 소모를 크게 낮출 수 있고, 각 채널에 공급하는 클록 주파수가 낮아짐으로써 선로간의 미스매치, 커플링의 효과를 절반으로 줄일 수 있다. 이는 다시 우수한 품질은 클록을 생성하는데 기여한다.

셋째로, 멀티 채널 구조의 경우 각 채널에 클록을 공급하기 위한 버퍼의 구현이 용이하고 버퍼의 숫자 또한 줄일 수 있어서 버퍼의 전력소모를 1/3 내지 1/5로 낮출 수 있다.

마지막으로 상기 모든 효과에 따라서 전체적으로 칩의 면적을 휙기적으로 줄일 수 있게 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

수신 데이터 레이트의 4분의 1 주파수를 가지는 제 1 클록, 제 1 클록에 대해 실질적으로 90도의 위상차를 가지는 제 2 클록, 제 1 클록에 대해 실질적으로180도의 위상차를 가지는 제 3 클록, 제 1 클록에 대해 실질적으로 270도의 위상차를 가지는 제 4 클록을 생성하는 클록 생성부;

제어신호 및 상기 제 1 클록 내지 제 4 클록에 기초하여 수신 데이터 레이트의 4분의 1 주파수를 가지고 수신 데이터를 추종하는 제 5 클록, 상기 제 5 클록에 대해 실질적으로 45도의 위상차를 가지는 제 6 클록, 상기 제 5 클록에 대해 실질적으로 90도의 위상차를 가지는 제 7 클록 및 상기 제 5 클록에 대해 실질적으로 135도의 위상차를 가지는 제 8 클록을 생성하는 위상 보간부;

상기 수신 데이터와 상기 제 5 내지 제 8 클록에 기초하여 상기 수신 데이터와 제 5 내지 제 8 클록의 위상차에 상응하는 신호를 출력하는 위상 검출부; 및

상기 위상 검출부의 출력 신호를 토대로 상기 위상 보간부를 제어하기 위한 상기 제어 신호를 생성하는 제어 회로부를 포함한 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 클록 생성부는

링 전압 제어 발진기를 이용하여 구성되는 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 클록 생성부는

LC 전압 제어 발진기와 적어도 하나의 폴리 페이즈 필터를 포함하여 구성되는 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 위상 검출부는

상기 수신 데이터와 상기 위상 보간부가 출력한 제 5 내지 제 8 클록을 입력받고 상기 수신 데이터와 제 5 내지 제 8 클록의 위상차에 상응하여 UP 신호와 DOWN 신호를 출력하는 위상 검출부인 것을 특징으로 하는 쿼터 레이트 클록 복원회로.
제 4 항에 있어서, 상기 위상 검출부는

상기 수신 데이터의 위상이 제 5 내지 제 8 클록의 위상보다 늦을 때는 활성화 레벨의 DOWN 신호와 비활성화 레벨의 UP 신호를 출력하고

상기 수신 데이터의 위상이 제 5 내지 제 8 클록의 위상보다 앞설 때는 활성화 레벨의 UP 신호와 비활성화 레벨의 DOWN 신호를 출력하는 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 위상 검출부는

상기 수신 데이터와 상기 제 5 클록 내지 제 8 클록을 이용하여

상기 수신 데이터를 상기 수신 데이터 레이트의 4분의 1 주파수를 가지는 네 개의 데이터 스트림으로 다중화시키는 기능을 더 구비한 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 쿼터 레이트 클록 복원 회로는

상기 수신 데이터와 상기 제 5 클록 내지 제 8 클록을 이용하여

상기 수신 데이터를 상기 수신 데이터 레이트의 4분의 1 주파수를 가지는 네 개의 데이터 스트림으로 데이터 다중화부를 더 구비한 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 1 항에 있어서, 상기 위상 보간부는

상기 제어신호 및 상기 제 1 클록 내지 제 4 클록에 기초하여 수신 데이터 레이트의 4분의 1 주파수를 가지고 수신 데이터를 추종하는 제 5 클록을 생성하는 제 1 위상 보간기, 제 5 클록에 대해 45도의 위상차를 가지는 제 6 클록을 생성하는 제 2 위상 보간기, 제 5 클록에 대해 90도의 위상차를 가지는 제 7 클록을 생성하는 제 3 위상 보간기 및 제 5 클록에 대해 135도의 위상차를 가지는 제 8 클록을 생성하는 제 4 위상 보간기로 구성된 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 8 항에 있어서, 상기 제어 회로부는

상기 위상 검출부가 출력한 UP 신호와 DOWN 신호에 상응하여 위상 보간부를 제어하기 위한 제어코드들을 생성하는 DAC 제어 로직; 및

상기 DAC 제어 로직이 출력한 제어코드들에 따라서 상기 제어신호들을 발생하는 적어도 하나의 DAC를 포함하여 구성되는 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 9 항에 있어서, 상기 제어 회로부는

상기 위상 검출부가 출력한 제 1 주파수를 가지는 UP 신호와 DOWN 신호를 제 1 주파수에 비해 낮은 제 2 주파수의 신호로 분주하는 신호 분주기를 더 포함하고 상기 신호 분주기의 출력을 상기 DAC 제어 로직의 입력으로 하는 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 10 항에서 있어서, 상기 제 2 주파수는 상기 DAC 제어 로직이 처리할 수 있는 동작 속도 범위내의 주파수인 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 9 항에 있어서, 상기 위상 보간부를 제어하기 위한 제어코드들은 제 1 위상 보간기를 제어하기 위한 제 1 제어코드군, 제 2 위상 보간기를 제어하기 위한 제 2 제어코드군, 제 3 위상 보간기를 제어하기 위한 제 3 제어코드군, 제 4 위상 보간기를 제어하기 위한 제 4 제어코드군으로 구성된 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 12 항에 있어서,

상기 제 2 제어코드군는 상기 제 1 제어코드군에 의해 발생하는 제 5 클록의 위상에 대해서 45도의 위상 지연을 가지는 제 6 클록을 발생시키기 위해 제 1 제어코드군으로부터 생성된 제어코드군이고,

상기 제 3 제어코드군는 상기 제 1 제어코드군에 의해 발생하는 제 5 클록의 위상에 대해서 90도의 위상 지연을 가지는 제 7 클록을 발생시키기 위해 제 1 제어코드군으로부터 생성된 제어코드군이고,

상기 제 4 제어코드군는 상기 제 1 제어코드군에 의해 발생하는 제 5 클록의 위상에 대해서 135도의 위상 지연을 가지는 제 8 클록을 발생시키기 위해 제 1 제어코드군으로부터 생성된 제어코드군인 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 9 항에 있어서, 상기 위상 보간부를 제어하기 위한 제어코드들은 제 1 위상 보간기와 제 3 위상 보간기를 제어하기 위한 제 1 제어코드군, 제 2 위상 보간기와 제 4 위상 보간기를 제어하기 위한 제 2 제어코드군으로 구성된 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
제 14 항에 있어서,

상기 제 2 제어코드군는 상기 제 1 제어코드군에 의해 발생하는 제 5 클록 및 제 7 클록 각각의 위상에 대해서 45도의 위상 지연을 가지는 제 6 클록 및 제 8 클록을 발생시키기 위해 제 1 제어코드군으로부터 생성된 제어코드군인 것을 특징으로 하는 쿼터 레이트 클록 복원 회로.
수신 데이터 레이트의 4분의 1 주파수를 가지는 제 1 클록, 제 1 클록에 대해 90도의 위상차를 가지는 제 2 클록, 제 1 클록에 대해 180도의 위상차를 가지는 제 3 클록, 제 1 클록에 대해 270도의 위상차를 가지는 제 4 클록을 생성하는 클록 생성부; 및

상기 클록 생성부에 공통적으로 연결되어 상기 네 개의 클록을 각각 입력받고, 직렬화된 수신 데이터를 입력받아 복원된 클록 신호를 이용하여 멀티 채널 데이터로 변환하는 적어도 하나의 클록 복원 회로를 가지며,

상기 클록 복원 회로는

상기 제 1 클록 내지 제 4 클록을 입력받아 수신 데이터 레이트의 4분의 1 주파수를 가지고 수신 데이터를 추종하는 제 5 클록을 생성하는 제 1 위상 보간기, 제 5 클록에 대해 45도의 위상차를 가지는 제 6 클록을 생성하는 제 2 위상 보간기, 제 5 클록에 대해 90도의 위상차를 가지는 제 7 클록을 생성하는 제 3 위상 보간기 및 제 5 클록에 대해 135도의 위상차를 가지는 제 8 클록을 생성하는 제 4 위상 보간기로 구성된 위상 보간부;

상기 수신 데이터와 상기 위상 보간부가 출력한 제 5 내지 제 8 클록을 입력받고 상기 수신 데이터와 제 5 내지 제 8 클록의 위상차에 상응하는 신호를 출력하 는 위상 검출부; 및

상기 위상 검출부의 출력 신호를 토대로 상기 위상 보간부를 제어하기 위한 제어 회로부를 포함한 클록 복원 회로인 것을 특징으로 하는 고속 데이터 수신 장치.
수신 데이터 레이트의 4분의 1 주파수를 가지는 제 1 클록, 제 1 클록에 대해 90도의 위상차를 가지는 제 2 클록, 제 1 클록에 대해 180도의 위상차를 가지는 제 3 클록, 및 제 1 클록에 대해 270도의 위상차를 가지는 제 4 클록을 생성하는 단계;

상기 수신 데이터와 상기 수신 데이터 레이트의 4 분의 1 주파수를 가진 수신 데이터를 추종하는 제 5 클록과 제 5 클록에 대해 45도 위상을 가진 제 6 클록, 제 5 클록에 대해 90도 위상을 가진 제 7 클록 및 제 5 클록에 대해 135도 위상을 가진 제 8 클록의 위상차에 상응하는 신호를 출력하는 위상차 검출 단계;

상기 위상차에 상응하는 신호를 이용하여 상기 제 5 클록 내지 제 8 클록을 위상 보간하기 위한 제어신호들을 생성하는 단계; 및

상기 제어 신호와 상기 제 1 클록 내지 제 4 클록을 입력받아 상기 제 1 클록 내지 제 4 클록을 이용하여 제 5 클록, 제 6 클록, 제 7 클록 및 제 8 클록을 위상 보간하는 단계를 포함하여 구성된 쿼터 레이트 클록 복원 방법.
제 17 항에 있어서, 상기 위상차에 상응한 신호는 UP 신호와 DOWN 신호로 구 성된 것을 특징으로 하는 쿼터 레이트 클록 복원 방법.
제 18 항에 있어서, 상기 위상차에 상응한 신호는

상기 수신 데이터의 위상이 제 5 내지 제 8 클록의 위상보다 늦을 때는 활성화 레벨의 DOWN 신호와 비활성화 레벨의 UP 신호로 구성되고,

상기 수신 데이터의 위상이 제 5 내지 제 8 클록의 위상보다 앞설 때는 활성화 레벨의 UP 신호와 비활성화 레벨의 DOWN 신호로 구성되는 것을 특징으로 하는 쿼터 레이트 클록 복원 방법.
제 17 항에 있어서, 상기 제어신호는

제 5 클록을 생성하는 위상 보간 단계를 제어하기 위한 제 1 제어 신호,

제 6 클록을 생성하는 위상 보간 단계를 제어하기 위한 제 2 제어 신호,

제 7 클록을 생성하는 위상 보간 단계를 제어하기 위한 제 3 제어 신호 및

제 8 클록을 생성하는 위상 보간 단계를 제어하기 위한 제 4 제어 신호로 구성된 것을 특징으로 하는 쿼터 레이트 클록 복원 방법.
제 20 항에 있어서,

상기 제 2 제어신호는 상기 제 1 제어신호에 의해 위상 보간되는 제 5 클록의 위상에 대해서 45도의 위상 지연을 가지는 제 6 클록을 위상 보간하기 위해 제 1 제어신호로부터 생성된 제어신호이고,

상기 제 3 제어신호는 상기 제 1 제어신호에 의해 위상 보간되는 제 5 클록의 위상에 대해서 90도의 위상 지연을 가지는 제 7 클록을 위상 보간하기 위해 제 1 제어신호로부터 생성된 제어신호이고,

상기 제 4 제어신호는 상기 제 1 제어신호에 의해 위상 보간되는 제 5 클록의 위상에 대해서 135도의 위상 지연을 가지는 제 8 클록을 위상 보간하기 위해 제 1 제어신호로부터 생성된 제어신호인 것을 특징으로 하는 쿼터 레이트 클록 복원 방법.