KR100625550B1 - 분수 분주회로 및 이것을 사용한 데이터 전송장치 - Google Patents

Abstract

회로 규모가 작고 듀티비 50% 의 클록을 출력하는 분수 분주회로와, 이 분주회로를 구비한 데이터 전송장치를 제공한다.

분수 분주회로는 복수의 마스터 슬레이브 플립플롭으로 구성되며, 클록신호를 분주비 1/N (N 은 정수) 로 분주하는 정수 분주회로와, 상기 마스터 슬레이브 플립플롭의 마스터단 및 슬레이브단에서 출력되는 복수의 신호가 입력되어 상기 클록신호를 분주비 2/N 로 분주한 듀티비 50% 의 신호를 출력하는 논리회로를 갖는다. 데이터 전송장치는 PLL 이 출력하는 체배 클록과, 체배 클록을 분수 분주회로로 분주한 클록을 채널별로 전환할 수 있게 구성되어 있다.

분수 분주회로, 데이터 전송장치

Description

분수 분주회로 및 이것을 사용한 데이터 전송장치{FRACTIONAL FREQUENCY DIVIDER CIRCUIT AND DATA TRANSMISSION APPARATUS USING THE SAME}

도 1 은 본 발명의 실시예 1 의 분수 분주회로의 구성을 나타내는 도면이다.

도 2 는 본 발명의 실시예 1 의 분수 분주회로의 동작을 설명하기 위한 타이밍차트이다.

도 3 은 본 발명의 실시예 2 의 데이터 전송장치의 구성을 나타내는 도면이다.

도 4 는 본 발명의 실시예 2 의 데이터 전송장치의 PLL 및 1/2.5 분주회로의 구성을 나타내는 도면이다.

도 5 는 종래의 분수 분주회로의 구성을 나타내는 도면이다.

도 6 은 종래의 데이터 전송장치의 구성을 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명*

1, 2, 3 : 마스터 슬레이브 플립플롭

4, 5, 6, 7 : NAND 게이트

L1, L2, L3, L4, L5, L6, L7, L8 : 데이터 래치회로

본 발명은 분수 분주회로 및 이것을 사용한 데이터 전송장치에 관한 것으로, 특히 고속통신에 사용되는 데이터 전송장치에 복수 종류의 클록을 공급하는 데 바람직한 분수 분주회로와 이것을 사용한 데이터 전송장치에 관한 것이다.

종래의 고속 인터페이스 회로는, 외부 데이터를 수신하여 직/병렬 변환하는 수신회로 (RX), 내부 데이터를 병/직렬 변환하여 출력하는 송신회로 (TX) 및 외부에서의 참조클록을 체배(遞倍)하여 RX 및 TX 에 공급하는 PLL 로 구성된다. RX 와 TX 가 세트가 되어 구성되는 채널을 복수 구비하는 장치에서는, 통상 하나의 PLL 로 복수의 채널에 클록을 공통으로 공급한다. 그러나, 이 경우 채널마다 데이터속도를 변경할 수 없다. 클록을 분주회로로 분주하여 데이터속도를 변경하는 것도 생각할 수 있으나, 데이터속도비가 정수가 아닌 경우 실현이 곤란하였다.

분주비 (1/N) 의 N 이 정수가 아닌 분주회로로서 도 5 에 나타내는 바와 같은 회로가 분수 분주회로로서 알려져 있다 (특허문헌 1 참조). 도 5 의 분수 분주회로는 가산기 등을 사용하고 있어 회로규모가 커진다. 그리고, 분주비를 시간적으로 변화시켜 평균적으로 목적으로 하는 분수 분주된 출력을 얻는 구성이며, 듀티비 50% 의 파형이 필요한 RX 및 TX 에 공급하는 클록으로는 도저히 사용할 수 없다. 이 때문에, 종래는 도 6(a) 에 나타내는 바와 같이 채널마다 PLL 을 형성하거나, 도 6(b) 에 나타내는 바와 같이 2개의 PLL 을 복수의 채널에서 공유하는 구성으로 되어 있었다.

[특허문헌 1] 일본 공개특허공보 2001-251181호 (도 1)

종래의 분수 분주회로는 회로규모가 크고, 시간적으로 일정한 분주비로 동작하는 것은 아니었다. 또한, 종래의 복수의 채널이 있어 채널마다 데이터속도를 변경할 수 있는 데이터 전송장치는 복수의 PLL 을 갖는 구성이기 때문에 회로규모가 증대하고, 이에 따라 소비전력도 증대한다는 결점이 있었다.

상기 과제를 해결하기 위하여 본 발명의 분수 분주회로는, 복수의 마스터 슬레이브 플립플롭으로 구성되며, 또한 클록신호를 분주비 1/N (N 은 정수) 로 분주하는 정수 분주회로와, 상기 마스터 슬레이브 플립플롭의 마스터단 및 슬레이브단에서 출력되는 복수의 신호가 입력되어 상기 클록신호를 분주비 2/N 로 분주한 듀티비 50% 의 신호를 출력하는 논리회로를 갖는 것을 특징으로 한다.

또, 상기 논리회로에, 상기 마스터 슬레이브 플립플롭의 마스터단 또는 슬레이브단에서 출력되는 신호가 입력된 것과, 상기 클록신호와 다른 위상을 갖는 클록신호와 동기시켜 출력하는 데이터 래치회로를 갖는 것을 특징으로 한다.

본 발명의 데이터 전송장치는, 수신신호를 직/병렬 변환하여 출력하는 수신회로와, 송신신호를 병/직렬 변환하여 출력하는 송신회로와, 참조클록신호를 체배하여 체배 클록신호를 출력하는 PLL 과, 상기 체배 클록신호를 분주비 2/N (N 은 정수) 로 분주한 신호를 출력하는 분수 분주회로를 구비하고, 상기 분수 분주회로는 복수의 마스터 슬레이브 플립플롭으로 구성되며, 상기 체배 클록신호를 분주비 1/N 로 분주하는 정수 분주회로와, 상기 마스터 슬레이브 플립플롭의 마스터단 및 슬레이브단에서 출력되는 복수의 신호가 입력되어 상기 체배 클록신호를 분주비 2/N (N 은 정수) 으로 분주한 신호를 출력하는 논리회로로 구성되어 있고, 상기 수신회로 및 송신회로는 상기 체배 클록신호와 상기 분수 분주회로가 출력하는 클록신호를 선택적으로 전환하여 동작하도록 구성되어 있는 것을 특징으로 한다.

또, 상기 논리회로에, 상기 마스터 슬레이브 플립플롭의 마스터단 또는 슬레이브단에서 출력되는 신호가 입력된 것과, 상기 체배 클록신호와 다른 위상을 갖는 클록신호와 동기시켜 출력하는 데이터 래치회로를 갖는 것을 특징으로 한다. 또한, 상기 논리회로의 출력신호 파형의 듀티비가 50% 인 것을 특징으로 한다.

또한, 상기 정수 분주회로가, 상기 체배 클록신호를 분주하여 상기 PLL 의 위상비교기로 출력하는 분주회로를 구성하는 것임을 특징으로 한다.

그리고, 상기 수신회로 및 송신회로 세트를 1채널로 하여 복수의 채널을 구비하고, 채널마다 상기 체배 클록신호와 상기 분수 분주회로가 출력하는 클록신호를 선택할 수 있게 구성되어 있는 것을 특징으로 한다.

(발명을 실시하기 위한 최선의 형태)

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 도 1 은 실시예 1 의 구성을 나타내는 도면이고, 도 2 는 그 동작을 설명하기 위한 타이밍차트이다. 도 1 의 분수 분주회로는 1/5 분주회로 (10) 의 내부노드 B, 내부노드 C, 내부노드 D 및 내부노드 E 에서 신호를 출력하여 논리회로 (15) 로 처리함으로써 1/2.5 분주 클록신호를 출력할 수 있다.

1/5 분주회로 (10) 는 마스터 슬레이브 플립플롭 (1, 2, 3) 및 NAND 게이트 (4) 로 구성되어 있다. L1 및 L2, L3 및 L4, L5 및 L6 은 각각 마스터단 및 슬레이브를 구성하는 데이터 래치이다. 논리회로 (15) 는 데이터 래치 (L7, L8) 및 NAND 게이트 (5, 6 및 7) 로 구성되어 있다. 데이터 래치 (L1-L7) 에 있어서 D 는 데이터 입력단자, /Q 는 반전신호 출력단자이다.

도 1 의 1/2.5 분주회로는 0도, 90도, 180도 및 270도의 4상 클록으로 동작한다. 데이터 래치 (L1, L3 및 L5) 에 0도의 클록신호가 입력되고, 데이터 래치 (L7 및 L8) 에 각각 90도 및 270도의 클록신호가 입력된다.

다음에 도 2 를 사용하여 동작을 설명한다. 도 2 는 도 1 의 분주회로의 각 노드의 신호 파형을 나타내는 타이밍차트이다. 1/5 분주회로의 각 노드 A-F 에는 위상과 극성이 다르지만 모두 클록신호의 5배의 주기를 갖는 신호가 얻어진다. 노드 B 와 노드 D 의 파형은 같은 파형이고 위상이 클록신호의 1주기분 다른 1/5 분주 파형이다. 노드 D 의 파형을 90도의 클록신호가 입력되는 데이터 래치 (L7) 로 래치한 신호와 노드 B 의 신호의 NAND 를 취하면 노드 G 에는 로우레벨의 기간이 클록신호의 1.25 주기인 1/5 분주 파형이 얻어진다.

동일하게 하여 노드 E 의 신호를 180도의 클록과 위상이 90도 다른 270도의 클록이 입력되는 데이터 래치 (L8) 로 래치한 신호와 노드 C 의 파형의 NAND 를 취하면 로우레벨의 기간이 클록신호의 1.25 주기인 1/5 분주 파형이 얻어진다. 노드 G 의 신호와 노드 H 의 신호는 위상이 클록신호의 2.5 주기분 시프트되어 있고, 이들 신호의 NAND 를 취하면 NAND 게이트 (7) 의 출력인 노드 I 에 주기가 클 록신호의 2.5 주기인 신호가 얻어진다. 즉, 본 발명에 의하면 듀티비 50% 의 출력이 얻어지는 1/2.5 분주회로가 실현되는 것을 알 수 있다.

실시예 2 는 채널마다 다른 데이터속도를 설정할 수 있는 복수채널을 갖는 데이터 전송장치에 본 발명을 적용한 것이다. 도 3 은 본 실시예의 블록도이다. 도 3 에서는 1채널분의 송신회로 (TX) 와 수신회로 (RX) 를 나타내고 있다. 본 실시예에서는 PLL 부에 1/2.5 분주회로를 배치하여 클록을 2 종류 분배하고, 각 TX, RX 에 선택회로 (sel) 를 배치하여 체배 클록 (도 3 에서는 3.125GHz 와 1.25GHz) 을 전환함으로써 2 종류의 데이터속도에 대응할 수 있게 한 것이다.

수신회로 (RX) 는 클록 데이터 리커버리 회로 (CDR) 와 직/병렬 변환 회로 (DEMUX) 를 구비하여 구성되어 있다. 클록 데이터 리커버리 회로 (CDR) 는 페이즈 인터폴레이터부 (PI) 와 수신용 플립플롭 (FF) 과 제어회로 (CNT) 로 구성된다. 페이즈 인터폴레이터부 (PI) 에서는, 입력되는 차동클록신호를 2분주하여 주기가 그들의 1/2 의 4상 클록신호를 생성하여, 수신한 데이터를 FF 로 래치한다. 도 3 에서 FF 는 1개의 블록도로 대표시키고 있다. 4상 클록으로 래치된 FF 의 출력으로부터 제어회로 (CNT) 는 클록과 데이터의 위상관계를 추출하여, 페이즈 인터폴레이터부 (PI) 에서의 클록출력을 위상제어한다. 또, 이 종류의 클록 데이터 리커버리 회로는 본 발명자에 의해 일본 공개특허공보 2003-333021호 등에서 제안되어 있다. 또, FF 로부터의 데이터는 직/병렬 변환 회로 (DEMUX) 에 전송된다. 직/병렬 변환 회로 (DEMUX) 에서는 클록 데이터 리커버리 회로 (CDR) 로 재생된 클록을 사용하여 직/병렬 변환된다.

송신회로 (TX) 는 병/직렬 변환 회로 (MUX) 의 출력을 플립플롭 (FF) 으로 클록신호 (도 3 에서는 3.125GHz 와 1.25GHz) 로 동기시켜 출력한다.

도 4 는 도 3 의 PLL 및 1/2.5 분주회로 구성의 주요부를 나타내는 블록도이다. PLL 은 위상비교기 (PD), 차지펌프회로 (CP), 로우패스필터 (LF), 전압제어발진기 (VCO), 1/5 분주회로 (1/5) 및 1/2 분주회로 (1/2) 로 구성된다. PLL 은 PD 에 차동으로 입력되는 참조신호 (312.5MHz) 와 VCO 의 출력을 1/5 분주회로와 1/2 분주회로로 1/10 분주한 차동 신호의 위상이 일치하도록 동작하여, VCO 에서 참조신호를 10 체배한 4상의 클록신호 (3.125GHz) 가 출력된다.

1/2.5 분주회로는 1/5 분주회로 (1/5) 와 1/2.5 회로 (1/2.5) 로 구성된다. 1/5 분주회로 (1/5) 는 도 1 의 1/5 분주회로 (10) 에 상당하고, 1/2.5 회로는 도 1 의 논리회로 (15) 에 상당하는 것이다. 즉, 본 실시예에서는 PLL 을 구성하는 1/5 분주회로의 내부신호를 기초로 하여 PLL 의 출력의 1/2.5 분주 출력을 얻고 있으며, 최소한의 회로추가로 채널마다 데이터속도를 변경할 수 있는 데이터 전송장치를 실현할 수 있다.

이상 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 특허청구범위의 각 청구항 발명의 범위 내에서 당업자라면 실시할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

분수 분주회로를 통상의 분주회로의 일부에 장착한 구성으로 하여 그 출력을 활용하였기 때문에, 작은 면적, 작은 소비전력으로 데이터 전송장치의 클록 데이터 리커버리 동작, 멀티플렉서 동작 및 디멀티플렉서 동작이 가능해진다.

Claims (7)

1. 복수의 마스터 슬레이브 플립플롭으로 구성되며, 또한 클록신호를 분주비 1/N (N 은 정수) 로 분주하는 정수 분주회로와, 상기 마스터 슬레이브 플립플롭의 마스터단 및 슬레이브단에서 출력되는 복수의 신호가 입력되어 상기 클록신호를 분주비 2/N 로 분주한 듀티비 50% 의 신호를 출력하는 논리회로를 갖는 것을 특징으로 하는 분수 분주회로.
2. 제 1 항에 있어서,

   상기 논리회로에, 상기 마스터 슬레이브 플립플롭의 마스터단 또는 슬레이브단에서 출력되는 신호가 입력된 것과, 상기 클록신호와 동일한 파형이고 다른 위상을 갖는 클록신호와 동기시켜 출력신호를 출력하는 데이터 래치회로를 갖는 것을 특징으로 하는 분수 분주회로.
3. 수신신호를 직/병렬 변환하여 출력하는 수신회로와, 송신신호를 병/직렬 변환하여 출력하는 송신회로와, 참조클록신호를 체배하여 체배 클록신호를 출력하는 PLL 과, 상기 체배 클록신호를 분주비 2/N (N 은 정수) 로 분주한 신호를 출력하는 분수 분주회로를 구비하고, 상기 분수 분주회로는 복수의 마스터 슬레이브 플립플롭으로 구성되며, 상기 체배 클록신호를 분주비 1/N 로 분주하는 정수 분주회로와, 상기 마스터 슬레이브 플립플롭의 마스터단 및 슬레이브단에서 출력되는 복수의 신 호가 입력되어 상기 체배 클록신호를 분주비 2/N (N 은 정수) 으로 분주한 신호를 출력하는 논리회로로 구성되어 있고, 상기 수신회로 및 송신회로는 상기 체배 클록신호와 상기 분수 분주회로가 출력하는 클록신호를 선택적으로 전환하여 동작하도록 구성되어 있는 것을 특징으로 하는 데이터 전송장치.
4. 제 3 항에 있어서,

   상기 논리회로에, 상기 마스터 슬레이브 플립플롭의 마스터단 또는 슬레이브단에서 출력되는 신호가 입력된 것과, 상기 체배 클록신호와 다른 위상을 갖는 클록신호와 동기시켜 출력신호를 출력하는 데이터 래치회로를 갖는 것을 특징으로 하는 데이터 전송장치.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 논리회로의 출력신호 파형의 듀티비가 50% 인 것을 특징으로 하는 데이터 전송장치.
6. 제 3 항 또는 제 4 항에 있어서,

   상기 정수 분주회로가, 상기 체배 클록신호를 분주하여 상기 PLL 의 위상비교기로 출력하는 분주회로를 구성하는 것임을 특징으로 하는 데이터 전송장치.
7. 제 3 항 또는 제 4 항에 있어서,

   상기 수신회로 및 송신회로 세트를 1채널로 하여 복수의 채널을 구비하고, 채널마다 상기 체배 클록신호와 상기 분수 분주회로가 출력하는 클록신호를 선택할 수 있게 구성되어 있는 것을 특징으로 하는 데이터 전송장치.

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