JP3802447B2 - クロックアンドデータリカバリ回路とそのクロック制御方法 - Google Patents
クロックアンドデータリカバリ回路とそのクロック制御方法 Download PDFInfo
- Publication number
- JP3802447B2 JP3802447B2 JP2002142535A JP2002142535A JP3802447B2 JP 3802447 B2 JP3802447 B2 JP 3802447B2 JP 2002142535 A JP2002142535 A JP 2002142535A JP 2002142535 A JP2002142535 A JP 2002142535A JP 3802447 B2 JP3802447 B2 JP 3802447B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- control
- interpolators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000011084 recovery Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 title claims description 9
- 230000010363 phase shift Effects 0.000 claims description 29
- 230000007704 transition Effects 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 5
- 230000009849 deactivation Effects 0.000 claims description 5
- 238000012935 Averaging Methods 0.000 claims description 3
- 238000009499 grossing Methods 0.000 claims description 3
- 102100040101 Proto-oncogene serine/threonine-protein kinase mos Human genes 0.000 description 26
- 238000010586 diagram Methods 0.000 description 24
- 238000005070 sampling Methods 0.000 description 16
- 101150110971 CIN7 gene Proteins 0.000 description 12
- 101150110298 INV1 gene Proteins 0.000 description 12
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 12
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 11
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 11
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 8
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 101100004166 Mus musculus Bag4 gene Proteins 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000003708 edge detection Methods 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロックアンドデータリカバリ回路及びクロック制御方法に関する。
【０００２】
【従来の技術】
図８は、従来のクロックアンドデータリカバリ回路の構成を示す図である。図８を参照すると、このクロックアンドデータリカバリ回路において、基準クロック（Ref CLK）からＰＬＬ（Phase Locked Loop；位相同期ループ）の電圧制御発振器（Voltage Controlled Oscillator;ＶＣＯ）５１で互いに等間隔の位相差の多相クロック（Multiphase Output）を生成する。ＶＣＯ５１は、アナログ構成のリングオシレータ（反転回路を奇数段リング状に接続して発振器を構成する）よりなり、該リングオシレータを構成する各段の差動反転回路の出力から、等間隔の位相差の多相クロックが差動で取り出される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、入力データＤＡＴＡをデータ端子に共通に入力し、ＶＣＯ５１から出力される多相クロックの各クロックをそれぞれクロック端子に入力し、データＤＡＴＡをクロック信号の立ち上がり又は立ち下がりエッジでサンプルして出力する。
【０００３】
このクロックアンドデータリカバリ回路は、さらに、複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）からそれぞれ出力される出力データを入力し、出力データが論理値をアップ、ダウンとしてカウントするカウンタ５３と、カウンタ５３の出力を所定の時定数にわたって時間平均するフィルタ５５を備え、フィルタ５５の出力電圧を電圧制御発振器（ＶＣＯ）の制御電圧として供給し、フリップフロップ５２の出力のうちの一部又はすべてと、ＶＣＯ５１から出力される１相のクロックとが、データとクロックとして出力される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力は、データＤＡＴＡを、少しずつ位相のずれたクロックでサンプルしたものであり、データＤＡＴＡを、基準クロックの周波数の８倍の周波数でサンプルしたサンプリング波形が得られ、出力値が隣りのフリップフロップの出力値と不一致となるフリップフロップのクロックのタイミングが、データＤＡＴＡの遷移点（「データの切り替わり部分」ともいう）となる。
【０００４】
データの遷移点に対してクロックが遅れている場合（ラッチタイミングが遅れる場合）、カウンタ５３の値をアップさせて、クロックの位相を進め、データの遷移点に対してクロックが進んでいる場合（ラッチタイミングが進んでいる場合）、カウンタ５３の値をダウンさせてクロックの位相を遅らせる制御が行われる。なお、カウンタ５３は、複数のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８のそれぞれの出力値が論理０のとき、容量を定電流で充電し、論理１のとき容量を定電流で放電させるチャージポンプ（ＣＰ）で構成してもよい。
【０００５】
図８に示したクロックアンドデータリカバリ回路の例としては、例えば文献１（ISSCC 1997 p.p 238−239 Alan Fiedler，"A 1．0625GHz Tranceiver with 2x−Oversampling and Transmit Siginal Preemphasis"）が参照される。上記文献１に記載されるクロックアンドデータリカバリ回路は、シリアル入力データからクロックとデータをリカバしパラレルデータとして出力するレシーバ回路を備え、ＰＬＬ（Phase Locked Loop；位相同期ループ）のＶＣＯ（電圧制御発振器）は１０遅延段（10-delay-stage）のリングオシレータを有し、ＶＣＯの２０のクロック位相は２ｘオーバサンプリングクロックをクロックとデータのリカバするレシーバ回路に与えており、レシーバ回路では、ＶＣＯを入力データにロックさせ、ＮＲＺ（Non Return to Zero）波形のデータの遷移からクロックをリカバしている。なお、上記文献１に記載されるクロックアンドデータリカバリ回路において、データ位相検出器（data phase detector）は、複数配置された高速ラッチと、高速ラッチの一致／不一致を検出する排他的論理ゲートよりなり、データビットをサンプルするラッチは、ＶＣＯの正相クロックでクロッキングされ、データビット間のバウンダリ（境界；boundary）をサンプルするラッチは、ＶＣＯの逆相クロックでクロッキングされる構成とされている。
【０００６】
以上、図８に示した上記従来の回路においては、多相クロックをＶＣＯ回路で生成しており、またインターポレータとしては、アナログ回路よりなる位相インターポレータが用いられている。
【０００７】
ところで、本願発明者は、特願２０００−３８９５２６号において、周波数範囲の変更を容易化し、特性の調整を容易化するとともに、データ及びクロックの並列数を可変自在とするクロックアンドデータリカバリ回路として、図９に示すような構成を提案している。入力データを共通に入力とする複数のラッチ回路１０２と、複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックを生成する位相シフト回路１０１Ａと、複数のラッチ回路１０２の出力に基づき、計数値をアップ、ダウンするカウンタ１０３と、カウンタ１０３の出力を平滑化するフィルタ１０５と、フィルタ１０５の出力を入力してデコードし、前記クロックの位相を制御する信号を位相シフト回路１０１Ａに出力するデコーダ１０６と、を備えている。デコーダ１０６では、フィルタ１０５の出力に基づき、例えば、カウンタ１０３の出力が一つ上がるごとに、クロックＣＬＫ１〜ＣＬＫ８の位相を１単位分遅らせる制御が行われる。
【０００８】
図９に示したクロックアンドデータリカバリ回路では、データレートよりも遅い周波数の多相クロック（図９では８相）を用いて、データを各相で順次ラッチしている。データレートと多相クロックの周波数、相数の関係は一般にほぼ次式（１）の関係が成り立つ。
【０００９】
（データレート）＝（多相クロックの周波数）×（相数）／Ｋ…(1)
【００１０】
ここで、Ｋは、データ１ビットの幅を何相のクロックでラッチしているかを示す数を表しており、図９の構成では、Ｋ＝２となる。すなわち、図１１にタイミング図として示すように、データの遷移点（ＮＲＺ波形の場合、データビットの境界となるデータの切り替わり部分）と、データビット（データの値）を２つの相でサンプリングしている。
【００１１】
図９に示す回路において、データ１ビットの幅を複数のクロックのエッジでラッチした結果をアップダウンカウンタ１０３で比較してデータの変化点を検出し、データとクロックの位相の進み、遅れを判別し、アップ（クロックをデータに対して進める）、ダウン（クロックをデータに対して遅らせる）指示の信号を出力する。
【００１２】
アップダウンカウンタ１０３の出力は、フィルタ回路１０５に供給され、アップ、ダウン信号を演算し、アップ、ダウンが一定以上となったら、クロックの位相を進める、遅らせるように、デコーダ１０６に信号を出力する。
【００１３】
この従来のクロックアンドデータリカバリ回路では、位相シフト回路１０１において、多相クロックは、一斉にシフトする構成とされている。
【００１４】
図１０は、図９に示した位相シフト回路１０１Ａの構成を示す図である。図１０を参照すると、位相シフト回路１０１Ａは、８相クロックを入力とし前記８相クロックの中から相隣る２つのクロック対を複数組選択して出力するスイッチ１１０と、スイッチ１１０から出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）と、を備えている。なお、カウンタ１０３の出力を例えば８ビットとした場合、デコーダ１０６の出力において、例えば上位４ビットの信号Ｕが、スイッチ１１０の切り替え制御に用いられ、下位４ビットの信号Ｓが、例えば、後述する１６刻みのインターポレータ１１１の制御に用いられる。インターポレータ１１１に供給される１６刻み制御信号出力は、サーモメータ型シフトとされる。１６刻みの制御信号が全て論理１、又は全て論理０で、さらに位相を遅らせるか、進ませる必要がある場合、スイッチ１１０の切替が行われる。
【００１５】
８つのインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）にデコーダ１０６から供給される制御信号Ｓは共通とされ、制御信号Ｓに応じて所定の位相に８相クロック全体を一斉に等間隔でシフトする。
【００１６】
図１１のタイミング図において、実線は、図１０のインターポレータ１１１から出力される、もとの８相クロック（ＣＬＫ１〜ＣＬＫ８）を表しており、破線は、位相シフト後の８相クロックを表している。図１１に示すように、インターポレータ１１１から出力される８相クロックは、等間隔に、一斉にシフトされている。
【００１７】
次に、図１０のインターポレータ１１１についてその概略を説明しておく。図１２（Ａ）は、インターポレータの構成の一例を示す図である。図１２（Ｂ）は、インターポレータの動作原理、すなわち位相差の内分を説明するための説明図である。図１２（Ａ）に示す構成のインターポレータは、並置されたインバータの駆動能力に比例して出力タイミングが可変される。制御信号φで活性化・非活性化が制御されるインバータＩＮＶ１の数をＮとし（１６刻みではＮは１６となる）、制御信号φを反転した反転制御信号φ￣で活性化・非活性化が制御されるインバータＩＮＶ２の数をＮとする。なお、図１２（Ａ）では並列に接続されるインバータを１つで表しており、インバータＩＮＶ１は、制御信号φがｈｉｇｈ（高）レベルのとき、インバータＩＮＶ１を構成するＣＭＯＳインバータと電源パス間に挿入されたスイッチ(図示されない)がオンし、インバータＩＮＶ２は、反転制御信号φ￣がｈｉｇｈレベルのとき、インバータＩＮＶ２を構成するＣＭＯＳインバータと電源パス間に挿入されたスイッチ(図示されない)がオンする。インバータＩＮＶ１、インバータＩＮＶ２の出力端子は共通接続されて、インバータＩＮＶ３の入力端子に接続されている。
【００１８】
それぞれＮ個づつ並列に設けられたインバータＩＮＶ１、及びＩＮＶ２の出力端子の接続点ノードの容量をＣとする。インバータＩＮＶ１、及びＩＮＶ２の入力信号がともにｌｏｗ（低）レベルであるとき、インバータＩＮＶ３の入力ノードは電源電位（ｈｉｇｈレベル）とされる。この状態から、インバータＩＮＶ３の出力ＯＵＴが反転するまで当該接続点ノード（容量Ｃ）から放電されるべき電荷量をＣＶとし、インバータＩＮＶ１、ＩＮＶ２の放電電流をＩとする。ｎ個（０≦ｎ≦Ｎ）の制御信号φをｈｉｇｈレベルとし、したがって（Ｎ−ｎ）個の反転制御信号φ￣をｈｉｇｈレベルとすると、ｎ個のインバータＩＮＶ１と（Ｎ−ｎ）個のインバータＩＮＶ２が活性化される。入力信号ＩＮ１の立ち上がりで、ｎ個のインバータＩＮＶ１が、容量Ｃの蓄積電荷を電流ｎ×Ｉで時間Ｔの間、放電し、容量の電荷は、ＣＶ−ｎ×ＩＴとなる。ただし、Ｔは、入力信号ＩＮ１と入力信号ＩＮ２の立ち上がりの時間差（位相差）である。さらに、入力信号ＩＮの立ち上がりから時間Ｔの後、入力信号ＩＮ２の立ち上がりで、ｎ個のインバータＩＮＶ１と（Ｎ−ｎ）個のインバータＩＮＶ２が放電電流Ｎ×Ｉで容量Ｃの蓄積電荷を放電する。
【００１９】
よって、インバータＩＮＶ３の出力が反転するまでの時間は、入力信号ＩＮ２の立ち上がりから、（ＣＶ−ｎ×ＩＴ）／Ｎ×Ｉとなる。すなわち、入力信号ＩＮ１の立ち上がりエッジから、インバータＩＮＶ３の出力信号の立ち上がりまでの伝搬遅延時間ｔｐｄは、次式（２）で与えられる。
【００２０】
ｔｐｄ＝Ｔ＋ＣＶ／Ｎ×Ｉ−ｎ×Ｔ／Ｎ…(2)
【００２１】
すなわち、ｎ＝Ｎで、遅延時間ｔｐｄは最小となり、ｔｐｄ＝ＣＶ／Ｎ×Ｉで与えられる（図１２（Ｂ）のＯＵＴ１参照）。またｎ＝０で、遅延時間ｔｐｄは最大となり、ｔｐｄ＝Ｔ＋ＣＶ／Ｎ×Ｉで与えられる（図１２（Ｂ）のＯＵＴ３参照）。ｎが１とＮ−１の範囲の値の場合、遅延時間ｔｐｄは、入力信号ＩＮ１、ＩＮ２の位相差Ｔを、１−ｘ：ｘ（ただし、ｘ＝ｎ／Ｎ）の内分比で内分した時間でが規定される（図１２（Ｂ）のＯＵＴ２参照）。なお、１６刻みのインターポレータでは、Ｎ＝１６とし、制御信号φは４ビットで構成され、同様にして、２５６刻みのインターポレータでは、Ｎ＝２５６とし、制御信号φは８ビットで構成される。
【００２２】
【発明が解決しようとする課題】
上記したように、図９乃至図１２を参照して説明したクロックアンドデータリカバリ回路では、位相シフト回路１０１Ａにおいて、複数のインターポレータ１１１にデコーダ１０６から供給される制御信号は共通とされ、制御信号に応じて所定の位相に、多相クロック全体を、一斉に、等間隔でシフトする構成とされている。
【００２３】
このため、入力データのジッタ等によって、データの遷移点のタイミングにずれが生じている場合、データの切り替わり部分に位置するクロックの位相をずらす場合、データビットの値をサンプリングする別の相のクロックの位相も同一の値分ずらされることになり、正しい値のデータをサンプリングすることができなくなる可能性が増す。例えば、データの遷移と、データビットの内容を２つの相でサンプリングしている場合において、入力データのジッタ等により、あるサイクルでデータの遷移点の位相が遅れた場合に、次のサイクルにおいてデータの遷移点の位相が早まる場合もあり（１周期が短縮する）、データ遷移の検出用のクロックと、データビットのサンプリング用のクロックを同一位相分、遅らせた場合、データビットとして、後のサイクルのデータの遷移領域（データビットの境界）をサンプルしてしまうなどして、データビットを正しくサンプルすることができない場合が生じる。
【００２４】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、本発明が解決しようとする課題は、ジッタ成分による影響を抑止し、正確にデータをサンプルすることを可能としたクロックアンドデータリカバリ回路及び方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、を有する位相シフト回路と、入力データを共通に入力とする複数のラッチ回路と、を備え、前記複数のラッチ回路は、前記複数のインターポレータより供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき、前記位相シフト回路の前記インターポレータの内分比を制御する制御信号、及び、前記位相シフト回路の前記スイッチにおけるクロック対の選択を制御する制御信号を出力する制御回路と、を備えたクロックアンドデータリカバリ回路において、前記複数のインターポレータは、前記制御回路から前記インターポレータの内分比を調整するために供給される制御信号に関して、複数の群に分かれ、同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、異なる群のインターポレータには、それぞれ前記制御回路から制御信号が別々に供給される。
【００２６】
本発明の別のアスペクト（側面）に係る方法は、入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する制御回路と、を備え、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とするスイッチにて、前記多相クロックの中からクロック対を複数組選択して出力し、前記スイッチから出力される複数組のクロック対をそれぞれ入力とする複数のインターポレータで、前記クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する、クロックアンドデータリカバリ回路のクロック制御方法であって、前記フィルタの出力をデコードした結果に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路にそれぞれ供給されるクロックの位相が可変され、前記複数のインターポレータは、前記制御回路から供給される制御信号に関して複数の群に分け、同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、異なる群のインターポレータには、前記制御回路から制御信号が別々に供給され、一の群のインターポレータから出力されるクロックの位相が変化した場合に、他の群のインターポレータから出力されるクロックの位相は変化しない制御が行われる。以下の説明からも明らかとされるように、上記課題は、本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００２７】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明のクロックアンドデータリカバリ（clock and data recovery）回路は、その好ましい一実施の形態において、図１及び図２を参照すると、互いに位相の異なる複数のクロックを入力し、複数のクロックから複数組のクロック対を選択出力するスイッチ１１０と、スイッチ１１０から出力されるクロック対をそれぞれ入力とし該クロック対の位相差を所定の内部比で内分した時間で遅延時間が規定される出力クロックを出力する複数のインターポレータ１１１（例えば図２のＩｎｔ．１〜Ｉｎｔ．８）を備えてなる位相シフト回路１０１と、複数のインターポレータ１１１からそれぞれ出力されるクロック（ＣＬＫ１〜ＣＬＫ８）の立ち上がり又は立ち下がりエッジで入力データをサンプルする複数のラッチ回路１０２（例えばフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８より構成される）と、複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力がアップを示すかダウンを示すかでカウント値をアップ・ダウンするカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードし、位相シフト回路１０１におけるスイッチ１１０の切替えを制御する信号Ｕと、インターポレータ１１１の内分比を設定する制御信号Ｓを出力する制御回路１０７と、を備えている。制御回路１０７は、例えば位相シフト回路１０１の偶数番目のインターポレータと、奇数番目のインターポレータを個別に内分比を設定するための制御信号Ｓｅｖｅｎ、Ｓｏｄｄを出力する。各部の構成と動作の概略を以下に説明する。
【００２８】
インターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）は、第１入力端からの第１の入力信号を共通入力とし、制御回路１０７より供給される第１の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第１群のインバータ（図１２（Ａ）のＩＮＶ１）と、第２入力端からの第２の入力信号を共通入力とし、制御回路１０７より供給される前記第１の制御信号の反転信号である第２の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第２群のインバータ（図１２（Ａ）のＩＮＶ２）と、を備え、前記第１群のインバータの出力と前記第２群のインバータの出力端とが共通に接続され第３のインバータ（図１２（Ａ）のＩＮＶ３）の入力端に接続されており、前記第１の制御信号により活性化される前記第１群のインバータの数をｎとし（ただし、０≦ｎ≦Ｎ）、第１の入力信号と第２の入力信号の位相差に対応する時間Ｔを（Ｎ−ｎ）：ｎで内分した時間で規定される遅延時間の信号が第３のインバータより出力される、出力信号の位相が可変に設定される。
【００２９】
位相検出回路をなすカウンタ１０３は、複数のラッチ回路（Ｆ／Ｆ１〜Ｆ／Ｆ８）１０２の出力に基づき、アップ、ダウンし、フィルタ１０５は、デジタルフィルタ（平均化フィルタ）よりなる。
【００３０】
制御回路１０７から出力される切替信号Ｕに基づき、スイッチ１１０のクロック対の組み合わせが切り換えられ、制御回路１０７から出力される制御信号Ｓｏｄｄ、Ｓｅｖｅｎに基づき、奇数番目と偶数番目のインターポレータ１１１の内分比がそれぞれ別々に可変に設定され、奇数番目と偶数番目のインターポレータ１１１から出力されるクロックの位相が別々に制御される。このため、データの切替点をサンプリングするクロック信号について、入力データＤＡＴＡのジッタ等により、その位相を進ませるか、遅らせる制御が、制御回路１０７で行われた場合にも、データビットをサンプリングするクロックの位相は、データの切替点をサンプリングするクロック信号の位相の変更にただちに連動して変更されず、もとのままとされる。かかる制御により、本発明の一実施の形態においては、データの誤ったサンプリングを回避することができる。
【００３１】
本発明の一実施の形態においては、複数のラッチ回路１０２（フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８）から出力される出力データと、位相シフト回路１０１から出力されるクロック（例えば１相クロック）との組が、セレクタ（選択回路）１０４に入力され、任意の組が選択出力され、データ及びクロック出力の並列数が可変自在とされている。
【００３２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明のクロックアンドデータリカバリ回路の一実施例は、８相クロックを入力し、位相をシフトさせた８組のクロックを出力する位相シフト回路１０１と、位相シフト回路１０１から出力されるクロックをクロック入力端に入力し、入力データＤＡＴＡをデータ入力端に入力し、入力データＤＡＴＡを、クロックの立ち上がりエッジでサンプルする複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のＤ型フリップフロップ１０２の出力が例えば論理０のときアップ信号とし、論理１のときダウン信号としてカウント値をアップ／ダウンさせるカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力を入力してデコードし、位相を制御する信号Ｕ、Ｓｏｄｄ、Ｓｅｖｅｎを位相シフト回路１０１供給する制御回路１０７と、位相シフト回路１０１から出力される１相クロックと複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力データとの各組を入力し、選択制御信号に基づき、選択された組（１相クロックとサンプルされた出力データ）を並列出力するセレクタ（選択回路）１０４と、を備えている。なお、図１において、セレクタ１０４には、複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のうち、Ｆ／Ｆ１、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ７の出力が入力されているが、Ｆ／Ｆ１〜Ｆ／Ｆ８すべての出力を入力する構成としてもよい。
【００３３】
複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、位相シフト回路１０１から出力されるクロックＣＬＫ１〜ＣＬＫ８の、立ち上がりエッジ（又は立ち下がりエッジ）で入力データＤＡＴＡをサンプル出力する。カウンタ１０３は、複数のＤ型フリップフロップ１０２の出力をカウントし、カウント値をフィルタ１０５により所定の時定数で平滑化した信号により、複数のＤ型フリップフロップ１０２に供給されるクロックの位相を進ませるか遅らせるかの制御が行われ、入力データＤＡＴＡにロックしたクロックとデータが出力される。
【００３４】
図２は、本発明の一実施例の位相シフト回路１０１の構成を示す図である。図２を参照すると、位相シフト回路１０１は、８相クロック（８ phase CLK）を入力とするスイッチ１１０と、スイッチ１１０から出力されるクロック対を入力する８個のインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）を備えている。スイッチ１１０は、例えばロータリスイッチとして構成され、制御回路１０７からの出力Ｕに基づき、出力クロック対の組み合わせを切り換える。制御回路１０７は、奇数番目のインターポレータ１１１（Ｉｎｔ．１、Ｉｎｔ．３、Ｉｎｔ．５、Ｉｎｔ．７）には、制御信号Ｓｏｄｄを出力し、偶数番目のインターポレータ１１１（Ｉｎｔ．２、Ｉｎｔ．４、Ｉｎｔ．６、Ｉｎｔ．８）には、制御信号Ｓｅｖｅｎを出力している。
【００３５】
図３は、図２に示したスイッチ１１０（ロータリスイッチ）とインターポレータ１１１の構成の一例を示す図である。制御回路１０７は、スイッチ１１０の切替を制御する制御信号（切替信号）Ｕ、及び、第１群のインターポレータの内分比を制御する制御信号Ｓを出力するデコーダ（図示されない）と、第２群のインターポレータの内分比を制御する制御信号Ｓ′を出力する比較回路（又はヒステリシス回路）（図示されない）と、を備えている。
【００３６】
制御回路１０７内の図示されないデコーダは、図９、図１０に示したデコーダ１０６と同一の構成とされ、フィルタ１０５の出力をデコードし、スイッチの切替信号Ｕと、奇数番目のインターポレータ１１１１、１１１３、１１１５、１１１７の内分比の設定用の制御信号Ｓを出力する。デコーダ１０６において、例えば上位４ビットの信号Ｕが、スイッチ１１０の切り替え制御に用いられ、下位４ビットの信号Ｓが、例えば１６刻みのインターポレータ１１１１、１１１３、１１１５、１１１７の制御に用いられる。これらのインターポレータに供給される１６刻みの制御信号（４ビット）は、サーモメータ型シフトとされる。１６刻みの制御信号が全て論理１、又は全て論理０で、さらに位相を遅らせるか、進ませる必要がある場合、切替信号Ｕによりスイッチ１１０においてクロック対の切替が行われる。
【００３７】
制御回路１０７内の図示されない比較回路（又はヒステリシス回路）は、偶数番目のインターポレータ１１１２、１１１４、１１１６、１１１８の内分比の設定用の制御信号Ｓ′を出力する。これらのインターポレータに供給される１６刻み制御信号Ｓ′は、サーモメータ型シフトとされる。
【００３８】
制御信号Ｓと制御信号ＳをインバータＩＮＶ１で反転した信号、制御信号Ｓ′と制御信号Ｓ′をインバータＩＮＶ２で反転した信号が、奇数番目のインターポレータと、偶数番目のインターポレータにそれぞれ供給される。
【００３９】
制御回路１０７は、制御信号Ｓ′を構成する複数ビットのうち、同一ビットが複数回連続して対応するインターポレータの位相を進める／遅らせることを指示している場合、対応するインターポレータの位相を一単位分進める／遅らせる制御を行う。
【００４０】
また図３を参照すると、このロータリスイッチは、８相のクロックＰ０〜Ｐ７のうちの奇位相クロック（Ｐ０、Ｐ２、Ｐ４、Ｐ６）を入力して各インターポレータ１１１に選択出力する第１のスイッチ１１０−１と、多相クロックＰ０〜Ｐｎのうちの偶位相クロック（Ｐ１、Ｐ３、Ｐ５、Ｐ７）を入力して各インターポレータ１１１に選択出力する第２のスイッチ１１０−２と、を備えている。初期状態（制御回路１０７による切替制御が行われていない状態）において、例えばインターポレータ１１１1〜１１１8には、第１のスイッチ１１０−１及び第２のスイッチ１１０−２より出力される、クロック対（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ４、Ｐ５）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）がそれぞれ入力される。
【００４１】
インターポレータ１１１1〜１１１8の位相差の内分比が上限又は下限に達した場合において、さらに位相を進めるか遅らせる必要がある場合には、当該インターポレータ１１１1〜１１１8に供給するクロック対の組み合わせを切替えるための切替信号Ｕをスイッチ１１０−１、１１０−２に出力する。例えばインターポレータ１１１1〜１１１8にクロック対の組み合わせ（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）が供給されている場合、クロック対の組み合わせを切替えてクロックの位相を遅らせる場合、インターポレータ１１１1〜１１１8に、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）、（Ｐ０、Ｐ１）を供給するように切替える。スイッチ１１０は、クロック対の組み合わせを回転（ｒｏｔａｔｅ）するため「ロータリスイッチ」という。
【００４２】
図４は、図１、図２に示した本発明の一実施例の制御回路１０７の構成の一例を示す図である。図４において、デコーダ１０６は、図９、図１０に示したデコーダと同一とされる。なお、図４では、デコーダ１０６は８ビットの制御信号Ｓ０〜Ｓ７を出力しており、この８ビットの制御信号によって内分比が可変されるインターポレータは、２５６刻みとされる。
【００４３】
制御回路１０７内のデコーダ１０６から出力される８ビットの制御信号は、Ｄ型フリップフロップよりなるラッチ回路１２０１〜１２０８でラッチされ、奇数番目のインターポレータの内分比を制御するための制御信号Ｓ０〜Ｓ７として取り出される。ラッチ回路１２０１〜１２０８の出力は、それぞれＤ型フリップフロップよりなるラッチ回路１２１１〜１２１８でラッチされる。そして、ラッチ回路１２０１〜１２０８の出力と、ラッチ回路１２１１〜１２１８の出力を入力する２入力１出力の論理回路１２２１〜１２２８を備え、論理回路１２２１〜１２２８の出力が、偶数番目のインターポレータの内分比を制御するための制御信号Ｓ０′〜Ｓ７′として取り出される。なお、図３との対応で説明すると、奇数番目のインターポレータには、制御信号Ｓ０〜Ｓ７と、制御信号Ｓ０〜Ｓ７を反転した信号が供給され、偶数番目のインターポレータには、制御信号Ｓ０′〜Ｓ７′を反転した信号が供給される。
【００４４】
論理回路１２２１〜１２２８のそれぞれは、例えば、論理回路１２２１〜１２２８にそれぞれ入力される２つの信号がともにｈｉｇｈレベルであるとき（前回ラッチした値と今回ラッチした値がともに論理１）、ｈｉｇｈレベルを出力するＡＮＤ回路として構成される。あるいは、前回ラッチした値が論理０で、今回ラッチした値が論理１であるとき、論理１を出力するというようにヒステリシスを有する構成としてもよい。なお、回路群１２１、１２２は、比較回路群（ヒステリシス回路群）を構成している。
【００４５】
なお、図４に示す構成では、回路１２１、１２２において、制御信号Ｓ０〜Ｓ７の各ビットについて２つの時系列データに基づき、対応する制御信号Ｓ′の該当するビットの値を設定する構成が示されているが、かかる構成以外にも、制御信号Ｓ０〜Ｓ７の各ビットについて３つ以上の時系列データを監視して所望のパターンと一致した場合に、制御信号Ｓ′の該当するビットを変更する構成としてもよいことは勿論である。
【００４６】
図５は、本発明の一実施例の動作を説明するためのタイミング図である。図５において、位相シフト回路１０１から出力される８相クロックＣＬＫ１〜ＣＬＫ８とデータ入力波形が示されている。この例では、２つの相で、データの切替点と、データビットをサンプリングする場合（上式（１）参照）において、クロックＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７はデータビットをサンプリングし（データラッチ）、クロックＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８は、入力データの切り替わり部分（遷移点）をサンプリングしている（すなわちエッジ検出を行う）。図５のタイミング図を参照すると、データの切り替わり部分をサンプリングするクロックの位相が、破線に示しように、ずらされた場合でも、データビットをサンプリングするクロックの位相は変更されていず、データビットの値を正しくサンプリングしていることがわかる。
【００４７】
図６は、本発明の一実施例の動作を説明するための図である。図６（Ａ）は、データ入力を示し、ｔＡ、ｔＢ、〜ｔＧは、多相クロックによるサンプリング点（時刻）を示している。図６（Ｂ）は、サンプリング点ｔＡ、ｔＢ、〜ｔＧに対応して制御回路１０７から出力される制御信号Ｓ０〜Ｓ７と、制御信号Ｓ０′〜Ｓ７′の一例を示している。
【００４８】
データの遷移点検出用のサンプリングクロックを出力するインターポレータの位相を制御する制御信号Ｓ０〜Ｓ７は、ジッタ等の影響で、Ｓ３の値が論理０と論理１で時々刻々変化している。
【００４９】
これに対して、データビットをラッチするサンプリングクロックの位相を制御する制御信号Ｓ０′〜Ｓ７′において、信号Ｓ３′について着目すると、２つのサイクルにわたって論理１となる場合は存在していない。よって、図４に示した回路構成から、信号Ｓ３′は論理０のままである。
【００５０】
すなわち、図６に示す例では、データの遷移点検出用のサンプリングクロックを供給するインターポレータにおいては、入力されるデータのジッタ等により、位相の増減の制御が行われるが、データビットのサンプリングクロックを供給するインターポレータにおいては、Ｓ０′〜Ｓ７′は変化せず、もとのままの位相とされる。
【００５１】
図７は、図２に示したインターポレータ１１１のトランジスタレベルでの具体的構成の一例を示す図である。図７を参照すると、このインターポレータは、電源ＶＤＤと内部ノードＮ５１間に接続され、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５１からの出力信号がｌｏｗレベルのとき、オンされるＰチャネルＭＯＳトランジスタＭＰ５１を備え、内部ノードＮ５１とグランド間には、ＮチャネルＭＯＳトランジスタと容量の直列回路が複数本並列に接続されており（ＭＮ５１とＣ１、…、ＭＮ５８とＣ８）、内部ノードＮ５１が入力端に接続され、出力端から出力信号ＯＵＴが取り出されるインバータＩＮＶ５１と、を備えている。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８のゲートに接続される制御信号Ｃｎｔ[０：７]は、クロック信号の周波数を検知する周波数検知回路（図示されない）からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ５１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００５２】
内部ノードＮ５１にドレインが接続され、互い並列に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ接続され、ソースがグランドに接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、入力信号ＩＮ１が共通に接続され、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートには、入力信号ＩＮ２が共通に接続されている。
【００５３】
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうちの所定個数がオンとされる。Ｎビットの制御信号Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、デコーダ１０６から入力され、ＳＢ［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］をそれぞれインバータ（図３のインターバＩＮＶ）で反転した相補の信号で与えられる。
【００５４】
図７を参照して、このインターポレータの動作について説明する。入力ＩＮ１、ＩＮ２がｌｏｗレベルのときＯＲ回路５１の出力をゲートに入力とするＰチャネルＭＯＳトランジスタＭＰ５１はオンし、電源からの電流で容量Ｃ（容量値は、容量Ｃ１〜Ｃ８のうち制御信号Ｃｎｔでオンに設定されているＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８に接続する容量の合成容量値）を充電する。
【００５５】
そして、入力ＩＮ１に印加される信号がｌｏｗレベルからｈｉｇｈレベルへの立ち上がり遷移時に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースに接続され、ソースがグランドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−１］がそれぞれ入力されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされているｎ個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が一部放電される。
【００５６】
入力ＩＮ１の立ち上がり遷移から遅れて入力ＩＮ２がｌｏｗレベルからｈｉｇｈレベルへの立ち上がる時に、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続され、ソースがグランドに接続され、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち、制御信号でオンとされている（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が放電される。
【００５７】
容量Ｃの端子電圧を入力するインバータＩＮＶ５１の出力がｈｉｇｈレベルに反転するまでに放電される電荷をＣＶとすると、入力ＩＮ１がｈｉｇｈレベルへ遷移してから位相差（Ｔ）の間、電流ｎＩで放電し、つづいて、入力ＩＮ２がｈｉｇｈレベルへ遷移し、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと、（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮチャネルＭＯＳトランジスタのドレイン電流ＮＩで放電され、入力ＩＮ２のｌｏｗからｈｉｇｈレベルへの立ち上がりから出力ＯＵＴの立ち上がりまでの遅延時間ｔｐｄは、
と表され、入力ＩＮ１とＩＮ２の位相差ＴのＮ分割を単位として遅延時間を可変することができる。
【００５８】
図７において、トランジスタＭＮ１１〜ＭＮ１ＮとトランジスタＭＮ３１〜ＭＮ３Ｎ、トランジスタＭＮ２１〜ＭＮ２ＮとトランジスタＭＮ４１〜ＭＮ４Ｎの配置は互いに入れ替えてもよい。すなわち制御信号Ｓ［０］〜Ｓ［Ｎ−１］をゲートにそれぞれ入力するトランジスタＭＮ３１〜ＭＮ３Ｎのドレインを内部ノードＮ５１に接続し、入力信号ＩＮ１をゲートに共通に入力するトランジスタＭＮ１１〜ＭＮ１ＮをトランジスタＭＮ３１〜ＭＮ３Ｎのソースとグランド間に接続し、制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］をゲートにそれぞれ入力するトランジスタＭＮ４１〜ＭＮ４Ｎのドレインを内部ノードＮ５１に接続し、入力信号ＩＮ２をゲートに共通に入力するトランジスタＭＮ２１〜ＭＮ２ＮをトランジスタＭＮ４１〜ＭＮ４Ｎのソースとグランド間に接続する構成としてもよいことは勿論である。
【００５９】
本発明において、多相クロックは、ＰＬＬの電圧制御発振器（ＶＣＯ）から生成してもよい。この場合、ＶＣＯのリングオシレータの所定の段の反転回路からクロックが取り出される。あるいは、多相クロックは、多相クロック逓倍回路で生成してもよい。また、位相シフト回路１０１に供給する多相クロックを、特願２０００−３８９５２６号で説明した、逓倍用インターポレータ（多相クロック逓倍回路）を用いた多相クロック発生回路を用いて生成するようにしてもよい。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、データのジッタ等に対する耐性を向上し、データを、正しくサンプリングすることができる、という効果を奏する。その理由は、本発明においては、多相クロックの位相をシフトさせて出力する位相シフト回路を構成する複数のインターポレータについて、入力データ信号のエッジ検出とデータサンプル用のクロックの位相を制御するインターポレータを別々に制御する構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の位相シフト回路の構成を示す図である。
【図３】本発明の一実施例の位相シフト回路におけるスイッチの構成を示す図である。
【図４】本発明の一実施例の制御回路の構成の一例を示す図である。
【図５】本発明の一実施例の動作を説明するタイミング波形図である。
【図６】本発明の一実施例の動作を説明するための図である。
【図７】本発明の一実施例におけるインターポレータの構成の一例を説明する図である。
【図８】従来のクロックアンドリカバリ回路の構成の一例を示す図である。
【図９】特願２０００−３８９５２６号のクロックアンドリカバリ回路の構成を示す図である。
【図１０】特願２０００−３８９５２６号の位相シフト回路の構成を示す図である。
【図１１】特願２０００−３８９５２６号の動作を説明するためのタイミングである。
【図１２】（Ａ）は従来の位相インターポレータの構成を示す図であり、（Ｂ）はインターポレータの位相差の内分の動作原理を説明するタイミング図である。
【符号の説明】
１ クロック
２０ スイッチ
３０ インターポレータ
４０ 制御回路
５１ ＶＣＯ
５２ フリップフロップ
５３ アップダウンカウンタ
５５ フィルタ
６０ ＤＬＬ
１０１ 位相シフト回路
１０２ フリップフロップ（ラッチ回路）
１０３ アップダウンカウンタ
１０４ セレクタ
１０５ フィルタ
１０６ デコーダ
１０７ 制御回路
１１０ スイッチ
１１１ インターポレータ
【発明の属する技術分野】
本発明は、クロックアンドデータリカバリ回路及びクロック制御方法に関する。
【０００２】
【従来の技術】
図８は、従来のクロックアンドデータリカバリ回路の構成を示す図である。図８を参照すると、このクロックアンドデータリカバリ回路において、基準クロック（Ref CLK）からＰＬＬ（Phase Locked Loop；位相同期ループ）の電圧制御発振器（Voltage Controlled Oscillator;ＶＣＯ）５１で互いに等間隔の位相差の多相クロック（Multiphase Output）を生成する。ＶＣＯ５１は、アナログ構成のリングオシレータ（反転回路を奇数段リング状に接続して発振器を構成する）よりなり、該リングオシレータを構成する各段の差動反転回路の出力から、等間隔の位相差の多相クロックが差動で取り出される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、入力データＤＡＴＡをデータ端子に共通に入力し、ＶＣＯ５１から出力される多相クロックの各クロックをそれぞれクロック端子に入力し、データＤＡＴＡをクロック信号の立ち上がり又は立ち下がりエッジでサンプルして出力する。
【０００３】
このクロックアンドデータリカバリ回路は、さらに、複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）からそれぞれ出力される出力データを入力し、出力データが論理値をアップ、ダウンとしてカウントするカウンタ５３と、カウンタ５３の出力を所定の時定数にわたって時間平均するフィルタ５５を備え、フィルタ５５の出力電圧を電圧制御発振器（ＶＣＯ）の制御電圧として供給し、フリップフロップ５２の出力のうちの一部又はすべてと、ＶＣＯ５１から出力される１相のクロックとが、データとクロックとして出力される。複数のフリップフロップ５２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力は、データＤＡＴＡを、少しずつ位相のずれたクロックでサンプルしたものであり、データＤＡＴＡを、基準クロックの周波数の８倍の周波数でサンプルしたサンプリング波形が得られ、出力値が隣りのフリップフロップの出力値と不一致となるフリップフロップのクロックのタイミングが、データＤＡＴＡの遷移点（「データの切り替わり部分」ともいう）となる。
【０００４】
データの遷移点に対してクロックが遅れている場合（ラッチタイミングが遅れる場合）、カウンタ５３の値をアップさせて、クロックの位相を進め、データの遷移点に対してクロックが進んでいる場合（ラッチタイミングが進んでいる場合）、カウンタ５３の値をダウンさせてクロックの位相を遅らせる制御が行われる。なお、カウンタ５３は、複数のフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８のそれぞれの出力値が論理０のとき、容量を定電流で充電し、論理１のとき容量を定電流で放電させるチャージポンプ（ＣＰ）で構成してもよい。
【０００５】
図８に示したクロックアンドデータリカバリ回路の例としては、例えば文献１（ISSCC 1997 p.p 238−239 Alan Fiedler，"A 1．0625GHz Tranceiver with 2x−Oversampling and Transmit Siginal Preemphasis"）が参照される。上記文献１に記載されるクロックアンドデータリカバリ回路は、シリアル入力データからクロックとデータをリカバしパラレルデータとして出力するレシーバ回路を備え、ＰＬＬ（Phase Locked Loop；位相同期ループ）のＶＣＯ（電圧制御発振器）は１０遅延段（10-delay-stage）のリングオシレータを有し、ＶＣＯの２０のクロック位相は２ｘオーバサンプリングクロックをクロックとデータのリカバするレシーバ回路に与えており、レシーバ回路では、ＶＣＯを入力データにロックさせ、ＮＲＺ（Non Return to Zero）波形のデータの遷移からクロックをリカバしている。なお、上記文献１に記載されるクロックアンドデータリカバリ回路において、データ位相検出器（data phase detector）は、複数配置された高速ラッチと、高速ラッチの一致／不一致を検出する排他的論理ゲートよりなり、データビットをサンプルするラッチは、ＶＣＯの正相クロックでクロッキングされ、データビット間のバウンダリ（境界；boundary）をサンプルするラッチは、ＶＣＯの逆相クロックでクロッキングされる構成とされている。
【０００６】
以上、図８に示した上記従来の回路においては、多相クロックをＶＣＯ回路で生成しており、またインターポレータとしては、アナログ回路よりなる位相インターポレータが用いられている。
【０００７】
ところで、本願発明者は、特願２０００−３８９５２６号において、周波数範囲の変更を容易化し、特性の調整を容易化するとともに、データ及びクロックの並列数を可変自在とするクロックアンドデータリカバリ回路として、図９に示すような構成を提案している。入力データを共通に入力とする複数のラッチ回路１０２と、複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックを生成する位相シフト回路１０１Ａと、複数のラッチ回路１０２の出力に基づき、計数値をアップ、ダウンするカウンタ１０３と、カウンタ１０３の出力を平滑化するフィルタ１０５と、フィルタ１０５の出力を入力してデコードし、前記クロックの位相を制御する信号を位相シフト回路１０１Ａに出力するデコーダ１０６と、を備えている。デコーダ１０６では、フィルタ１０５の出力に基づき、例えば、カウンタ１０３の出力が一つ上がるごとに、クロックＣＬＫ１〜ＣＬＫ８の位相を１単位分遅らせる制御が行われる。
【０００８】
図９に示したクロックアンドデータリカバリ回路では、データレートよりも遅い周波数の多相クロック（図９では８相）を用いて、データを各相で順次ラッチしている。データレートと多相クロックの周波数、相数の関係は一般にほぼ次式（１）の関係が成り立つ。
【０００９】
（データレート）＝（多相クロックの周波数）×（相数）／Ｋ…(1)
【００１０】
ここで、Ｋは、データ１ビットの幅を何相のクロックでラッチしているかを示す数を表しており、図９の構成では、Ｋ＝２となる。すなわち、図１１にタイミング図として示すように、データの遷移点（ＮＲＺ波形の場合、データビットの境界となるデータの切り替わり部分）と、データビット（データの値）を２つの相でサンプリングしている。
【００１１】
図９に示す回路において、データ１ビットの幅を複数のクロックのエッジでラッチした結果をアップダウンカウンタ１０３で比較してデータの変化点を検出し、データとクロックの位相の進み、遅れを判別し、アップ（クロックをデータに対して進める）、ダウン（クロックをデータに対して遅らせる）指示の信号を出力する。
【００１２】
アップダウンカウンタ１０３の出力は、フィルタ回路１０５に供給され、アップ、ダウン信号を演算し、アップ、ダウンが一定以上となったら、クロックの位相を進める、遅らせるように、デコーダ１０６に信号を出力する。
【００１３】
この従来のクロックアンドデータリカバリ回路では、位相シフト回路１０１において、多相クロックは、一斉にシフトする構成とされている。
【００１４】
図１０は、図９に示した位相シフト回路１０１Ａの構成を示す図である。図１０を参照すると、位相シフト回路１０１Ａは、８相クロックを入力とし前記８相クロックの中から相隣る２つのクロック対を複数組選択して出力するスイッチ１１０と、スイッチ１１０から出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）と、を備えている。なお、カウンタ１０３の出力を例えば８ビットとした場合、デコーダ１０６の出力において、例えば上位４ビットの信号Ｕが、スイッチ１１０の切り替え制御に用いられ、下位４ビットの信号Ｓが、例えば、後述する１６刻みのインターポレータ１１１の制御に用いられる。インターポレータ１１１に供給される１６刻み制御信号出力は、サーモメータ型シフトとされる。１６刻みの制御信号が全て論理１、又は全て論理０で、さらに位相を遅らせるか、進ませる必要がある場合、スイッチ１１０の切替が行われる。
【００１５】
８つのインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）にデコーダ１０６から供給される制御信号Ｓは共通とされ、制御信号Ｓに応じて所定の位相に８相クロック全体を一斉に等間隔でシフトする。
【００１６】
図１１のタイミング図において、実線は、図１０のインターポレータ１１１から出力される、もとの８相クロック（ＣＬＫ１〜ＣＬＫ８）を表しており、破線は、位相シフト後の８相クロックを表している。図１１に示すように、インターポレータ１１１から出力される８相クロックは、等間隔に、一斉にシフトされている。
【００１７】
次に、図１０のインターポレータ１１１についてその概略を説明しておく。図１２（Ａ）は、インターポレータの構成の一例を示す図である。図１２（Ｂ）は、インターポレータの動作原理、すなわち位相差の内分を説明するための説明図である。図１２（Ａ）に示す構成のインターポレータは、並置されたインバータの駆動能力に比例して出力タイミングが可変される。制御信号φで活性化・非活性化が制御されるインバータＩＮＶ１の数をＮとし（１６刻みではＮは１６となる）、制御信号φを反転した反転制御信号φ￣で活性化・非活性化が制御されるインバータＩＮＶ２の数をＮとする。なお、図１２（Ａ）では並列に接続されるインバータを１つで表しており、インバータＩＮＶ１は、制御信号φがｈｉｇｈ（高）レベルのとき、インバータＩＮＶ１を構成するＣＭＯＳインバータと電源パス間に挿入されたスイッチ(図示されない)がオンし、インバータＩＮＶ２は、反転制御信号φ￣がｈｉｇｈレベルのとき、インバータＩＮＶ２を構成するＣＭＯＳインバータと電源パス間に挿入されたスイッチ(図示されない)がオンする。インバータＩＮＶ１、インバータＩＮＶ２の出力端子は共通接続されて、インバータＩＮＶ３の入力端子に接続されている。
【００１８】
それぞれＮ個づつ並列に設けられたインバータＩＮＶ１、及びＩＮＶ２の出力端子の接続点ノードの容量をＣとする。インバータＩＮＶ１、及びＩＮＶ２の入力信号がともにｌｏｗ（低）レベルであるとき、インバータＩＮＶ３の入力ノードは電源電位（ｈｉｇｈレベル）とされる。この状態から、インバータＩＮＶ３の出力ＯＵＴが反転するまで当該接続点ノード（容量Ｃ）から放電されるべき電荷量をＣＶとし、インバータＩＮＶ１、ＩＮＶ２の放電電流をＩとする。ｎ個（０≦ｎ≦Ｎ）の制御信号φをｈｉｇｈレベルとし、したがって（Ｎ−ｎ）個の反転制御信号φ￣をｈｉｇｈレベルとすると、ｎ個のインバータＩＮＶ１と（Ｎ−ｎ）個のインバータＩＮＶ２が活性化される。入力信号ＩＮ１の立ち上がりで、ｎ個のインバータＩＮＶ１が、容量Ｃの蓄積電荷を電流ｎ×Ｉで時間Ｔの間、放電し、容量の電荷は、ＣＶ−ｎ×ＩＴとなる。ただし、Ｔは、入力信号ＩＮ１と入力信号ＩＮ２の立ち上がりの時間差（位相差）である。さらに、入力信号ＩＮの立ち上がりから時間Ｔの後、入力信号ＩＮ２の立ち上がりで、ｎ個のインバータＩＮＶ１と（Ｎ−ｎ）個のインバータＩＮＶ２が放電電流Ｎ×Ｉで容量Ｃの蓄積電荷を放電する。
【００１９】
よって、インバータＩＮＶ３の出力が反転するまでの時間は、入力信号ＩＮ２の立ち上がりから、（ＣＶ−ｎ×ＩＴ）／Ｎ×Ｉとなる。すなわち、入力信号ＩＮ１の立ち上がりエッジから、インバータＩＮＶ３の出力信号の立ち上がりまでの伝搬遅延時間ｔｐｄは、次式（２）で与えられる。
【００２０】
ｔｐｄ＝Ｔ＋ＣＶ／Ｎ×Ｉ−ｎ×Ｔ／Ｎ…(2)
【００２１】
すなわち、ｎ＝Ｎで、遅延時間ｔｐｄは最小となり、ｔｐｄ＝ＣＶ／Ｎ×Ｉで与えられる（図１２（Ｂ）のＯＵＴ１参照）。またｎ＝０で、遅延時間ｔｐｄは最大となり、ｔｐｄ＝Ｔ＋ＣＶ／Ｎ×Ｉで与えられる（図１２（Ｂ）のＯＵＴ３参照）。ｎが１とＮ−１の範囲の値の場合、遅延時間ｔｐｄは、入力信号ＩＮ１、ＩＮ２の位相差Ｔを、１−ｘ：ｘ（ただし、ｘ＝ｎ／Ｎ）の内分比で内分した時間でが規定される（図１２（Ｂ）のＯＵＴ２参照）。なお、１６刻みのインターポレータでは、Ｎ＝１６とし、制御信号φは４ビットで構成され、同様にして、２５６刻みのインターポレータでは、Ｎ＝２５６とし、制御信号φは８ビットで構成される。
【００２２】
【発明が解決しようとする課題】
上記したように、図９乃至図１２を参照して説明したクロックアンドデータリカバリ回路では、位相シフト回路１０１Ａにおいて、複数のインターポレータ１１１にデコーダ１０６から供給される制御信号は共通とされ、制御信号に応じて所定の位相に、多相クロック全体を、一斉に、等間隔でシフトする構成とされている。
【００２３】
このため、入力データのジッタ等によって、データの遷移点のタイミングにずれが生じている場合、データの切り替わり部分に位置するクロックの位相をずらす場合、データビットの値をサンプリングする別の相のクロックの位相も同一の値分ずらされることになり、正しい値のデータをサンプリングすることができなくなる可能性が増す。例えば、データの遷移と、データビットの内容を２つの相でサンプリングしている場合において、入力データのジッタ等により、あるサイクルでデータの遷移点の位相が遅れた場合に、次のサイクルにおいてデータの遷移点の位相が早まる場合もあり（１周期が短縮する）、データ遷移の検出用のクロックと、データビットのサンプリング用のクロックを同一位相分、遅らせた場合、データビットとして、後のサイクルのデータの遷移領域（データビットの境界）をサンプルしてしまうなどして、データビットを正しくサンプルすることができない場合が生じる。
【００２４】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、本発明が解決しようとする課題は、ジッタ成分による影響を抑止し、正確にデータをサンプルすることを可能としたクロックアンドデータリカバリ回路及び方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する複数のインターポレータと、を有する位相シフト回路と、入力データを共通に入力とする複数のラッチ回路と、を備え、前記複数のラッチ回路は、前記複数のインターポレータより供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき、前記位相シフト回路の前記インターポレータの内分比を制御する制御信号、及び、前記位相シフト回路の前記スイッチにおけるクロック対の選択を制御する制御信号を出力する制御回路と、を備えたクロックアンドデータリカバリ回路において、前記複数のインターポレータは、前記制御回路から前記インターポレータの内分比を調整するために供給される制御信号に関して、複数の群に分かれ、同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、異なる群のインターポレータには、それぞれ前記制御回路から制御信号が別々に供給される。
【００２６】
本発明の別のアスペクト（側面）に係る方法は、入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの遷移点のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する制御回路と、を備え、互いに位相の異なる複数のクロック（「多相クロック」という）を入力とするスイッチにて、前記多相クロックの中からクロック対を複数組選択して出力し、前記スイッチから出力される複数組のクロック対をそれぞれ入力とする複数のインターポレータで、前記クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する、クロックアンドデータリカバリ回路のクロック制御方法であって、前記フィルタの出力をデコードした結果に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路にそれぞれ供給されるクロックの位相が可変され、前記複数のインターポレータは、前記制御回路から供給される制御信号に関して複数の群に分け、同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、異なる群のインターポレータには、前記制御回路から制御信号が別々に供給され、一の群のインターポレータから出力されるクロックの位相が変化した場合に、他の群のインターポレータから出力されるクロックの位相は変化しない制御が行われる。以下の説明からも明らかとされるように、上記課題は、本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００２７】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明のクロックアンドデータリカバリ（clock and data recovery）回路は、その好ましい一実施の形態において、図１及び図２を参照すると、互いに位相の異なる複数のクロックを入力し、複数のクロックから複数組のクロック対を選択出力するスイッチ１１０と、スイッチ１１０から出力されるクロック対をそれぞれ入力とし該クロック対の位相差を所定の内部比で内分した時間で遅延時間が規定される出力クロックを出力する複数のインターポレータ１１１（例えば図２のＩｎｔ．１〜Ｉｎｔ．８）を備えてなる位相シフト回路１０１と、複数のインターポレータ１１１からそれぞれ出力されるクロック（ＣＬＫ１〜ＣＬＫ８）の立ち上がり又は立ち下がりエッジで入力データをサンプルする複数のラッチ回路１０２（例えばフリップフロップＦ／Ｆ１〜Ｆ／Ｆ８より構成される）と、複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力がアップを示すかダウンを示すかでカウント値をアップ・ダウンするカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力をデコードし、位相シフト回路１０１におけるスイッチ１１０の切替えを制御する信号Ｕと、インターポレータ１１１の内分比を設定する制御信号Ｓを出力する制御回路１０７と、を備えている。制御回路１０７は、例えば位相シフト回路１０１の偶数番目のインターポレータと、奇数番目のインターポレータを個別に内分比を設定するための制御信号Ｓｅｖｅｎ、Ｓｏｄｄを出力する。各部の構成と動作の概略を以下に説明する。
【００２８】
インターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）は、第１入力端からの第１の入力信号を共通入力とし、制御回路１０７より供給される第１の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第１群のインバータ（図１２（Ａ）のＩＮＶ１）と、第２入力端からの第２の入力信号を共通入力とし、制御回路１０７より供給される前記第１の制御信号の反転信号である第２の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第２群のインバータ（図１２（Ａ）のＩＮＶ２）と、を備え、前記第１群のインバータの出力と前記第２群のインバータの出力端とが共通に接続され第３のインバータ（図１２（Ａ）のＩＮＶ３）の入力端に接続されており、前記第１の制御信号により活性化される前記第１群のインバータの数をｎとし（ただし、０≦ｎ≦Ｎ）、第１の入力信号と第２の入力信号の位相差に対応する時間Ｔを（Ｎ−ｎ）：ｎで内分した時間で規定される遅延時間の信号が第３のインバータより出力される、出力信号の位相が可変に設定される。
【００２９】
位相検出回路をなすカウンタ１０３は、複数のラッチ回路（Ｆ／Ｆ１〜Ｆ／Ｆ８）１０２の出力に基づき、アップ、ダウンし、フィルタ１０５は、デジタルフィルタ（平均化フィルタ）よりなる。
【００３０】
制御回路１０７から出力される切替信号Ｕに基づき、スイッチ１１０のクロック対の組み合わせが切り換えられ、制御回路１０７から出力される制御信号Ｓｏｄｄ、Ｓｅｖｅｎに基づき、奇数番目と偶数番目のインターポレータ１１１の内分比がそれぞれ別々に可変に設定され、奇数番目と偶数番目のインターポレータ１１１から出力されるクロックの位相が別々に制御される。このため、データの切替点をサンプリングするクロック信号について、入力データＤＡＴＡのジッタ等により、その位相を進ませるか、遅らせる制御が、制御回路１０７で行われた場合にも、データビットをサンプリングするクロックの位相は、データの切替点をサンプリングするクロック信号の位相の変更にただちに連動して変更されず、もとのままとされる。かかる制御により、本発明の一実施の形態においては、データの誤ったサンプリングを回避することができる。
【００３１】
本発明の一実施の形態においては、複数のラッチ回路１０２（フリップフロップＦ／Ｆ１〜Ｆ／Ｆ８）から出力される出力データと、位相シフト回路１０１から出力されるクロック（例えば１相クロック）との組が、セレクタ（選択回路）１０４に入力され、任意の組が選択出力され、データ及びクロック出力の並列数が可変自在とされている。
【００３２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明のクロックアンドデータリカバリ回路の一実施例は、８相クロックを入力し、位相をシフトさせた８組のクロックを出力する位相シフト回路１０１と、位相シフト回路１０１から出力されるクロックをクロック入力端に入力し、入力データＤＡＴＡをデータ入力端に入力し、入力データＤＡＴＡを、クロックの立ち上がりエッジでサンプルする複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）と、複数のＤ型フリップフロップ１０２の出力が例えば論理０のときアップ信号とし、論理１のときダウン信号としてカウント値をアップ／ダウンさせるカウンタ１０３と、カウンタ１０３の出力を時間平均するフィルタ１０５と、フィルタ１０５の出力を入力してデコードし、位相を制御する信号Ｕ、Ｓｏｄｄ、Ｓｅｖｅｎを位相シフト回路１０１供給する制御回路１０７と、位相シフト回路１０１から出力される１相クロックと複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）の出力データとの各組を入力し、選択制御信号に基づき、選択された組（１相クロックとサンプルされた出力データ）を並列出力するセレクタ（選択回路）１０４と、を備えている。なお、図１において、セレクタ１０４には、複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）のうち、Ｆ／Ｆ１、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ７の出力が入力されているが、Ｆ／Ｆ１〜Ｆ／Ｆ８すべての出力を入力する構成としてもよい。
【００３３】
複数のＤ型フリップフロップ１０２（Ｆ／Ｆ１〜Ｆ／Ｆ８）は、位相シフト回路１０１から出力されるクロックＣＬＫ１〜ＣＬＫ８の、立ち上がりエッジ（又は立ち下がりエッジ）で入力データＤＡＴＡをサンプル出力する。カウンタ１０３は、複数のＤ型フリップフロップ１０２の出力をカウントし、カウント値をフィルタ１０５により所定の時定数で平滑化した信号により、複数のＤ型フリップフロップ１０２に供給されるクロックの位相を進ませるか遅らせるかの制御が行われ、入力データＤＡＴＡにロックしたクロックとデータが出力される。
【００３４】
図２は、本発明の一実施例の位相シフト回路１０１の構成を示す図である。図２を参照すると、位相シフト回路１０１は、８相クロック（８ phase CLK）を入力とするスイッチ１１０と、スイッチ１１０から出力されるクロック対を入力する８個のインターポレータ１１１（Ｉｎｔ．１〜Ｉｎｔ．８）を備えている。スイッチ１１０は、例えばロータリスイッチとして構成され、制御回路１０７からの出力Ｕに基づき、出力クロック対の組み合わせを切り換える。制御回路１０７は、奇数番目のインターポレータ１１１（Ｉｎｔ．１、Ｉｎｔ．３、Ｉｎｔ．５、Ｉｎｔ．７）には、制御信号Ｓｏｄｄを出力し、偶数番目のインターポレータ１１１（Ｉｎｔ．２、Ｉｎｔ．４、Ｉｎｔ．６、Ｉｎｔ．８）には、制御信号Ｓｅｖｅｎを出力している。
【００３５】
図３は、図２に示したスイッチ１１０（ロータリスイッチ）とインターポレータ１１１の構成の一例を示す図である。制御回路１０７は、スイッチ１１０の切替を制御する制御信号（切替信号）Ｕ、及び、第１群のインターポレータの内分比を制御する制御信号Ｓを出力するデコーダ（図示されない）と、第２群のインターポレータの内分比を制御する制御信号Ｓ′を出力する比較回路（又はヒステリシス回路）（図示されない）と、を備えている。
【００３６】
制御回路１０７内の図示されないデコーダは、図９、図１０に示したデコーダ１０６と同一の構成とされ、フィルタ１０５の出力をデコードし、スイッチの切替信号Ｕと、奇数番目のインターポレータ１１１１、１１１３、１１１５、１１１７の内分比の設定用の制御信号Ｓを出力する。デコーダ１０６において、例えば上位４ビットの信号Ｕが、スイッチ１１０の切り替え制御に用いられ、下位４ビットの信号Ｓが、例えば１６刻みのインターポレータ１１１１、１１１３、１１１５、１１１７の制御に用いられる。これらのインターポレータに供給される１６刻みの制御信号（４ビット）は、サーモメータ型シフトとされる。１６刻みの制御信号が全て論理１、又は全て論理０で、さらに位相を遅らせるか、進ませる必要がある場合、切替信号Ｕによりスイッチ１１０においてクロック対の切替が行われる。
【００３７】
制御回路１０７内の図示されない比較回路（又はヒステリシス回路）は、偶数番目のインターポレータ１１１２、１１１４、１１１６、１１１８の内分比の設定用の制御信号Ｓ′を出力する。これらのインターポレータに供給される１６刻み制御信号Ｓ′は、サーモメータ型シフトとされる。
【００３８】
制御信号Ｓと制御信号ＳをインバータＩＮＶ１で反転した信号、制御信号Ｓ′と制御信号Ｓ′をインバータＩＮＶ２で反転した信号が、奇数番目のインターポレータと、偶数番目のインターポレータにそれぞれ供給される。
【００３９】
制御回路１０７は、制御信号Ｓ′を構成する複数ビットのうち、同一ビットが複数回連続して対応するインターポレータの位相を進める／遅らせることを指示している場合、対応するインターポレータの位相を一単位分進める／遅らせる制御を行う。
【００４０】
また図３を参照すると、このロータリスイッチは、８相のクロックＰ０〜Ｐ７のうちの奇位相クロック（Ｐ０、Ｐ２、Ｐ４、Ｐ６）を入力して各インターポレータ１１１に選択出力する第１のスイッチ１１０−１と、多相クロックＰ０〜Ｐｎのうちの偶位相クロック（Ｐ１、Ｐ３、Ｐ５、Ｐ７）を入力して各インターポレータ１１１に選択出力する第２のスイッチ１１０−２と、を備えている。初期状態（制御回路１０７による切替制御が行われていない状態）において、例えばインターポレータ１１１1〜１１１8には、第１のスイッチ１１０−１及び第２のスイッチ１１０−２より出力される、クロック対（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ４、Ｐ５）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）がそれぞれ入力される。
【００４１】
インターポレータ１１１1〜１１１8の位相差の内分比が上限又は下限に達した場合において、さらに位相を進めるか遅らせる必要がある場合には、当該インターポレータ１１１1〜１１１8に供給するクロック対の組み合わせを切替えるための切替信号Ｕをスイッチ１１０−１、１１０−２に出力する。例えばインターポレータ１１１1〜１１１8にクロック対の組み合わせ（Ｐ０、Ｐ１）、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）が供給されている場合、クロック対の組み合わせを切替えてクロックの位相を遅らせる場合、インターポレータ１１１1〜１１１8に、（Ｐ１、Ｐ２）、（Ｐ２、Ｐ３）、（Ｐ３、Ｐ４）、（Ｐ５、Ｐ６）、（Ｐ６、Ｐ７）、（Ｐ７、Ｐ０）、（Ｐ０、Ｐ１）を供給するように切替える。スイッチ１１０は、クロック対の組み合わせを回転（ｒｏｔａｔｅ）するため「ロータリスイッチ」という。
【００４２】
図４は、図１、図２に示した本発明の一実施例の制御回路１０７の構成の一例を示す図である。図４において、デコーダ１０６は、図９、図１０に示したデコーダと同一とされる。なお、図４では、デコーダ１０６は８ビットの制御信号Ｓ０〜Ｓ７を出力しており、この８ビットの制御信号によって内分比が可変されるインターポレータは、２５６刻みとされる。
【００４３】
制御回路１０７内のデコーダ１０６から出力される８ビットの制御信号は、Ｄ型フリップフロップよりなるラッチ回路１２０１〜１２０８でラッチされ、奇数番目のインターポレータの内分比を制御するための制御信号Ｓ０〜Ｓ７として取り出される。ラッチ回路１２０１〜１２０８の出力は、それぞれＤ型フリップフロップよりなるラッチ回路１２１１〜１２１８でラッチされる。そして、ラッチ回路１２０１〜１２０８の出力と、ラッチ回路１２１１〜１２１８の出力を入力する２入力１出力の論理回路１２２１〜１２２８を備え、論理回路１２２１〜１２２８の出力が、偶数番目のインターポレータの内分比を制御するための制御信号Ｓ０′〜Ｓ７′として取り出される。なお、図３との対応で説明すると、奇数番目のインターポレータには、制御信号Ｓ０〜Ｓ７と、制御信号Ｓ０〜Ｓ７を反転した信号が供給され、偶数番目のインターポレータには、制御信号Ｓ０′〜Ｓ７′を反転した信号が供給される。
【００４４】
論理回路１２２１〜１２２８のそれぞれは、例えば、論理回路１２２１〜１２２８にそれぞれ入力される２つの信号がともにｈｉｇｈレベルであるとき（前回ラッチした値と今回ラッチした値がともに論理１）、ｈｉｇｈレベルを出力するＡＮＤ回路として構成される。あるいは、前回ラッチした値が論理０で、今回ラッチした値が論理１であるとき、論理１を出力するというようにヒステリシスを有する構成としてもよい。なお、回路群１２１、１２２は、比較回路群（ヒステリシス回路群）を構成している。
【００４５】
なお、図４に示す構成では、回路１２１、１２２において、制御信号Ｓ０〜Ｓ７の各ビットについて２つの時系列データに基づき、対応する制御信号Ｓ′の該当するビットの値を設定する構成が示されているが、かかる構成以外にも、制御信号Ｓ０〜Ｓ７の各ビットについて３つ以上の時系列データを監視して所望のパターンと一致した場合に、制御信号Ｓ′の該当するビットを変更する構成としてもよいことは勿論である。
【００４６】
図５は、本発明の一実施例の動作を説明するためのタイミング図である。図５において、位相シフト回路１０１から出力される８相クロックＣＬＫ１〜ＣＬＫ８とデータ入力波形が示されている。この例では、２つの相で、データの切替点と、データビットをサンプリングする場合（上式（１）参照）において、クロックＣＬＫ１、ＣＬＫ３、ＣＬＫ５、ＣＬＫ７はデータビットをサンプリングし（データラッチ）、クロックＣＬＫ２、ＣＬＫ４、ＣＬＫ６、ＣＬＫ８は、入力データの切り替わり部分（遷移点）をサンプリングしている（すなわちエッジ検出を行う）。図５のタイミング図を参照すると、データの切り替わり部分をサンプリングするクロックの位相が、破線に示しように、ずらされた場合でも、データビットをサンプリングするクロックの位相は変更されていず、データビットの値を正しくサンプリングしていることがわかる。
【００４７】
図６は、本発明の一実施例の動作を説明するための図である。図６（Ａ）は、データ入力を示し、ｔＡ、ｔＢ、〜ｔＧは、多相クロックによるサンプリング点（時刻）を示している。図６（Ｂ）は、サンプリング点ｔＡ、ｔＢ、〜ｔＧに対応して制御回路１０７から出力される制御信号Ｓ０〜Ｓ７と、制御信号Ｓ０′〜Ｓ７′の一例を示している。
【００４８】
データの遷移点検出用のサンプリングクロックを出力するインターポレータの位相を制御する制御信号Ｓ０〜Ｓ７は、ジッタ等の影響で、Ｓ３の値が論理０と論理１で時々刻々変化している。
【００４９】
これに対して、データビットをラッチするサンプリングクロックの位相を制御する制御信号Ｓ０′〜Ｓ７′において、信号Ｓ３′について着目すると、２つのサイクルにわたって論理１となる場合は存在していない。よって、図４に示した回路構成から、信号Ｓ３′は論理０のままである。
【００５０】
すなわち、図６に示す例では、データの遷移点検出用のサンプリングクロックを供給するインターポレータにおいては、入力されるデータのジッタ等により、位相の増減の制御が行われるが、データビットのサンプリングクロックを供給するインターポレータにおいては、Ｓ０′〜Ｓ７′は変化せず、もとのままの位相とされる。
【００５１】
図７は、図２に示したインターポレータ１１１のトランジスタレベルでの具体的構成の一例を示す図である。図７を参照すると、このインターポレータは、電源ＶＤＤと内部ノードＮ５１間に接続され、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５１からの出力信号がｌｏｗレベルのとき、オンされるＰチャネルＭＯＳトランジスタＭＰ５１を備え、内部ノードＮ５１とグランド間には、ＮチャネルＭＯＳトランジスタと容量の直列回路が複数本並列に接続されており（ＭＮ５１とＣ１、…、ＭＮ５８とＣ８）、内部ノードＮ５１が入力端に接続され、出力端から出力信号ＯＵＴが取り出されるインバータＩＮＶ５１と、を備えている。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８のゲートに接続される制御信号Ｃｎｔ[０：７]は、クロック信号の周波数を検知する周波数検知回路（図示されない）からの出力で設定してもよいし、あるいは、アプリケーションに応じて、レジスタ、ディップスイッチ等を所望の値に設定することで、制御信号Ｃｎｔ[０：７]を決定してもよい。制御信号Ｃｎｔ[０：７]により、ノードＮ５１に付加される容量値を可変させることで、対応可能な周波数範囲を拡大することができる。
【００５２】
内部ノードＮ５１にドレインが接続され、互い並列に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ接続され、ソースがグランドに接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、入力信号ＩＮ１が共通に接続され、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートには、入力信号ＩＮ２が共通に接続されている。
【００５３】
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうちの所定個数がオンとされる。Ｎビットの制御信号Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、デコーダ１０６から入力され、ＳＢ［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］をそれぞれインバータ（図３のインターバＩＮＶ）で反転した相補の信号で与えられる。
【００５４】
図７を参照して、このインターポレータの動作について説明する。入力ＩＮ１、ＩＮ２がｌｏｗレベルのときＯＲ回路５１の出力をゲートに入力とするＰチャネルＭＯＳトランジスタＭＰ５１はオンし、電源からの電流で容量Ｃ（容量値は、容量Ｃ１〜Ｃ８のうち制御信号Ｃｎｔでオンに設定されているＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５８に接続する容量の合成容量値）を充電する。
【００５５】
そして、入力ＩＮ１に印加される信号がｌｏｗレベルからｈｉｇｈレベルへの立ち上がり遷移時に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースに接続され、ソースがグランドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−１］がそれぞれ入力されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされているｎ個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が一部放電される。
【００５６】
入力ＩＮ１の立ち上がり遷移から遅れて入力ＩＮ２がｌｏｗレベルからｈｉｇｈレベルへの立ち上がる時に、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続され、ソースがグランドに接続され、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち、制御信号でオンとされている（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が放電される。
【００５７】
容量Ｃの端子電圧を入力するインバータＩＮＶ５１の出力がｈｉｇｈレベルに反転するまでに放電される電荷をＣＶとすると、入力ＩＮ１がｈｉｇｈレベルへ遷移してから位相差（Ｔ）の間、電流ｎＩで放電し、つづいて、入力ＩＮ２がｈｉｇｈレベルへ遷移し、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと、（Ｎ−ｎ）個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮチャネルＭＯＳトランジスタのドレイン電流ＮＩで放電され、入力ＩＮ２のｌｏｗからｈｉｇｈレベルへの立ち上がりから出力ＯＵＴの立ち上がりまでの遅延時間ｔｐｄは、
【００５８】
図７において、トランジスタＭＮ１１〜ＭＮ１ＮとトランジスタＭＮ３１〜ＭＮ３Ｎ、トランジスタＭＮ２１〜ＭＮ２ＮとトランジスタＭＮ４１〜ＭＮ４Ｎの配置は互いに入れ替えてもよい。すなわち制御信号Ｓ［０］〜Ｓ［Ｎ−１］をゲートにそれぞれ入力するトランジスタＭＮ３１〜ＭＮ３Ｎのドレインを内部ノードＮ５１に接続し、入力信号ＩＮ１をゲートに共通に入力するトランジスタＭＮ１１〜ＭＮ１ＮをトランジスタＭＮ３１〜ＭＮ３Ｎのソースとグランド間に接続し、制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］をゲートにそれぞれ入力するトランジスタＭＮ４１〜ＭＮ４Ｎのドレインを内部ノードＮ５１に接続し、入力信号ＩＮ２をゲートに共通に入力するトランジスタＭＮ２１〜ＭＮ２ＮをトランジスタＭＮ４１〜ＭＮ４Ｎのソースとグランド間に接続する構成としてもよいことは勿論である。
【００５９】
本発明において、多相クロックは、ＰＬＬの電圧制御発振器（ＶＣＯ）から生成してもよい。この場合、ＶＣＯのリングオシレータの所定の段の反転回路からクロックが取り出される。あるいは、多相クロックは、多相クロック逓倍回路で生成してもよい。また、位相シフト回路１０１に供給する多相クロックを、特願２０００−３８９５２６号で説明した、逓倍用インターポレータ（多相クロック逓倍回路）を用いた多相クロック発生回路を用いて生成するようにしてもよい。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、データのジッタ等に対する耐性を向上し、データを、正しくサンプリングすることができる、という効果を奏する。その理由は、本発明においては、多相クロックの位相をシフトさせて出力する位相シフト回路を構成する複数のインターポレータについて、入力データ信号のエッジ検出とデータサンプル用のクロックの位相を制御するインターポレータを別々に制御する構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の位相シフト回路の構成を示す図である。
【図３】本発明の一実施例の位相シフト回路におけるスイッチの構成を示す図である。
【図４】本発明の一実施例の制御回路の構成の一例を示す図である。
【図５】本発明の一実施例の動作を説明するタイミング波形図である。
【図６】本発明の一実施例の動作を説明するための図である。
【図７】本発明の一実施例におけるインターポレータの構成の一例を説明する図である。
【図８】従来のクロックアンドリカバリ回路の構成の一例を示す図である。
【図９】特願２０００−３８９５２６号のクロックアンドリカバリ回路の構成を示す図である。
【図１０】特願２０００−３８９５２６号の位相シフト回路の構成を示す図である。
【図１１】特願２０００−３８９５２６号の動作を説明するためのタイミングである。
【図１２】（Ａ）は従来の位相インターポレータの構成を示す図であり、（Ｂ）はインターポレータの位相差の内分の動作原理を説明するタイミング図である。
【符号の説明】
１ クロック
２０ スイッチ
３０ インターポレータ
４０ 制御回路
５１ ＶＣＯ
５２ フリップフロップ
５３ アップダウンカウンタ
５５ フィルタ
６０ ＤＬＬ
１０１ 位相シフト回路
１０２ フリップフロップ（ラッチ回路）
１０３ アップダウンカウンタ
１０４ セレクタ
１０５ フィルタ
１０６ デコーダ
１０７ 制御回路
１１０ スイッチ
１１１ インターポレータ
Claims (14)
- 互いに位相の異なる複数のクロック（「多相クロック」という）を入力とし前記多相クロックの中からクロック対を複数組選択して出力するスイッチと、前記スイッチから出力される複数組のクロック対を入力とし該クロック対の位相差を与えられた制御信号に応じた内分比で内分した時間により遅延時間が規定されるクロック信号を出力する複数のインターポレータと、を有する位相シフト回路と、
入力データを共通に入力とする複数のラッチ回路と、
を備え、
前記複数のラッチ回路は、前記複数のラッチ回路のそれぞれに対応する前記インターポレータより供給される互いに位相がずれているクロックの遷移エッジにて前記入力データをサンプルして出力し、
前記複数のラッチ回路の出力から前記入力データの遷移点の前記クロックに関する位相を検出して出力する位相検出回路と、
前記位相検出回路の出力を平滑化するフィルタと、
前記フィルタの出力に基づき、前記位相シフト回路の前記インターポレータの内分比を制御する制御信号、及び、前記位相シフト回路の前記スイッチにおけるクロック対の選択の切替を制御する制御信号を出力する制御回路と、
を備え、
前記複数のインターポレータは、前記制御回路から前記インターポレータの内分比を調整するために供給される制御信号に関して、複数の群に分割されており、
同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、
異なる群のインターポレータには、それぞれ前記制御回路から制御信号が別々に供給される、ことを特徴とするクロックアンドデータリカバリ回路。 - 前記複数のインターポレータのうち、前記入力データのデータビットをサンプルするクロックを出力する１群のインターポレータと、前記入力データの切り替わり部分をサンプルするクロックを出力する別の群のインターポレータとに対して内分比を設定する制御信号が、それぞれ別々に、前記制御回路から供給される、ことを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
- 前記複数のインターポレータのうちの奇数番目のインターポレータと、偶数番目のインターポレータとに対して内分比を設定する制御信号が、それぞれ別々に、前記制御回路から供給される、ことを特徴とする請求項１に記載のクロックアンドデータリカバリ回路。
- 前記制御回路は、第１群のインターポレータに与える制御信号をビット単位に、時系列で監視し、前記第１群のインターポレータに与える制御信号において、時系列上で、予め定められたパターンと一致するパターンの発生が検出された場合、前記第２群のインターポレータに与える制御信号の該当するビットを変化させる制御を行う回路を有する、ことを特徴とする請求項１乃至３のいずれか一に記載のクロックアンドデータリカバリ回路。
- 前記複数のラッチ回路の出力のうちの全部又は一部を入力し、出力データとして出力するものを選択する選択回路をさらに備えている、ことを特徴とする請求項１乃至４のいずれか一に記載のクロックアンドデータリカバリ回路。
- 前記位相検出回路が、前記複数のラッチ回路の出力を受けて、アップ、ダウンするカウンタ回路で構成されている、ことを特徴とする請求項１乃至５のいずれか一に記載のクロックアンドデータリカバリ回路。
- 前記各インターポレータが、第１入力端からの第１の入力信号を共通入力とし、前記制御回路より供給される第１の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第１群のインバータと、
第２入力端からの第２の入力信号を共通入力とし、前記制御回路より供給される前記第１の制御信号の反転信号である第２の制御信号により活性化、非活性化が制御される、複数（Ｎ個）の第２群のインバータと、
を備え、
前記第１群のインバータの出力端と前記第２群のインバータの出力端とが共通に接続されて、第３のインバータの入力端に接続されており、
前記第１の制御信号により活性化される前記第１群のインバータの数をｎとし（ただし、０≦ｎ≦Ｎ）、前記第１の入力信号と前記第２の入力信号の位相差に対応する時間Ｔを（Ｎ−ｎ）：ｎで内分した時間で規定される遅延時間の信号が前記第３のインバータより出力される、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記各インターポレータが、第１の入力端と第２の入力端からの第１、第２の入力信号を入力とする論理回路と、
第１の電源と内部ノード間に挿入され前記論理回路の出力が第１の論理値のときにオンするスイッチと、
前記内部ノードが入力端に接続され、前記内部ノード電位としきい値との大小関係が反転した場合に出力論理値を反転させるバッファ回路と、
を備え、
前記内部ノードに一端が接続され、制御端子に前記第１の入力端からの第１の入力信号が供給される、互いに並列に接続されたＮ個の第２のスイッチと、
前記内部ノードに一端が接続され、制御端子に前記第２の入力端からの第２の入力信号が供給される、互いに並列に接続されたＮ個の第３のスイッチと、
前記第２のスイッチの他端と第２の電源間に互いに並列に挿入され、制御端子に、前記デコーダからの制御信号が接続され、オン及びオフされるＮ個の第４のスイッチと、
前記第３のスイッチの他端と前記第２の電源間に互いに並列に挿入され、制御端子に、前記デコーダからの制御信号が接続され、オン及びオフされるＮ個の第５のスイッチと、を備えている、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記各インターポレータが、第１の入力端と第２の入力端からの第１、第２の入力信号を入力とする論理回路と、
第１の電源と内部ノード間に挿入され前記論理回路の出力が第１の論理値のときにオンするスイッチと、
前記内部ノードが入力端に接続され、前記内部ノード電位としきい値との大小関係が反転した場合に出力論理値を反転させるバッファ回路と、
を備え、
前記内部ノードに一端が接続され、制御端子に、前記制御回路からの制御信号が接続され、オン及びオフされる、互いに並列に接続されたＮ個の第２のスイッチと、
前記内部ノードに一端が接続され、制御端子に、前記制御回路からの制御信号が接続され、オン及びオフされる、互いに並列に接続されたＮ個の第３のスイッチと、
前記第２のスイッチの他端と第２の電源間に互いに並列に挿入され、制御端子に前記第１の入力端からの第１の入力信号が供給される、互いに並列に接続されたＮ個の第４のスイッチと、
前記第４のスイッチの他端と第２の電源間に互いに並列に挿入され、制御端子に前記第２の入力端からの第２の入力信号が供給される、互いに並列に接続されたＮ個の第５のスイッチと、を備えている、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 前記内部ノードと前記第２の電源間に挿入され、第６のスイッチと容量とからなる直列回路を複数本並列に備え、
前記第６のスイッチの制御端子に入力される容量値決定用の制御信号により、前記第６のスイッチがオン及びオフされ、前記内部ノードに付加される容量の値が可変に制御される、ことを特徴とする請求項８又は９に記載のクロックアンドデータリカバリ回路。 - 前記制御回路が、前記位相検出回路の出力を前記フィルタで時間平均した値に基づき、前記インターポレータの内分比の設定を行い、
前記インターポレータの内分比の設定上限値又は下限値に達し、なおも前記インターポレータの出力信号の位相をさらに遅らせるか、またはさらに進ませる調整を行う必要がある場合、前記インターポレータに供給するクロックを選択出力する前記スイッチに対してクロック対の組み合わせの切替を行うための制御信号を出力する、ことを特徴とする請求項１乃至６のいずれか一に記載のクロックアンドデータリカバリ回路。 - 入力データを共通に入力とする複数のラッチ回路を備え、前記複数のラッチ回路は、前記複数のラッチ回路にそれぞれ供給される互いに位相がずれているクロックの遷移エッジで前記入力データをサンプルして出力し、前記複数のラッチ回路の出力から前記入力データの切り替わり部分のクロックに関する位相を検出して出力する位相検出回路と、前記位相検出回路の出力を平滑化するフィルタと、前記フィルタの出力に基づき前記クロックの位相を制御する制御回路と、を備え、
互いに位相の異なる複数のクロック（「多相クロック」という）を入力とするスイッチにて、前記多相クロックの中からクロック対を複数組選択して出力し、前記スイッチから出力される複数組のクロック対をそれぞれ入力とする複数のインターポレータで、前記クロック対の位相差を内分した時間で遅延時間が規定される信号を出力する、クロックアンドデータリカバリ回路のクロック制御方法であって、
前記フィルタの出力をデコードした結果に基づき、前記スイッチにおけるクロック対の選択の切替えが制御されるとともに、前記インターポレータの内分比が可変に設定されることで、前記複数のラッチ回路にそれぞれ供給されるクロックの位相が可変され、
前記複数のインターポレータは、前記制御回路から供給される制御信号に関して複数の群に分け、
同一群のインターポレータには、前記制御回路から同一の制御信号が供給され、
異なる群のインターポレータには、前記制御回路から制御信号が別々に供給され、
一の群のインターポレータから出力されるクロックの位相が変化した場合に、他の群のインターポレータから出力されるクロックの位相は変化しない制御が行われる、ことを特徴とするクロックアンドデータリカバリ回路のクロック制御方法。 - 前記複数のインターポレータのうち、前記入力データのデータビットをサンプルするクロックを出力する１群のインターポレータと、前記入力データの切り替わり部分をサンプルするクロックを出力する別の群のインターポレータとに対して、内分比を設定する制御信号が、それぞれ別々に、前記制御回路から供給される、ことを特徴とする請求項１２に記載のクロックアンドデータリカバリ回路のクロック制御方法。
- 前記複数のインターポレータのうちの奇数番目のインターポレータと、偶数番目のインターポレータとに対して内分比を設定する制御信号が、それぞれ別々に、前記制御回路から供給される、ことを特徴とする請求項１２に記載のクロックアンドデータリカバリ回路のクロック制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142535A JP3802447B2 (ja) | 2002-05-17 | 2002-05-17 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| US10/427,928 US6753712B2 (en) | 2002-05-17 | 2003-05-02 | Clock and data recovery circuit and clock control method thereof |
| EP03010522A EP1363399B1 (en) | 2002-05-17 | 2003-05-09 | Clock and data recovery circuit and clock control method thereof |
| DE60336437T DE60336437D1 (de) | 2002-05-17 | 2003-05-09 | Schaltungsanordnung zur Daten- und Taktrückgewinnung und entsprechendes Taktkontrollverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142535A JP3802447B2 (ja) | 2002-05-17 | 2002-05-17 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003333021A JP2003333021A (ja) | 2003-11-21 |
| JP3802447B2 true JP3802447B2 (ja) | 2006-07-26 |
Family
ID=29267830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142535A Expired - Fee Related JP3802447B2 (ja) | 2002-05-17 | 2002-05-17 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6753712B2 (ja) |
| EP (1) | EP1363399B1 (ja) |
| JP (1) | JP3802447B2 (ja) |
| DE (1) | DE60336437D1 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3636657B2 (ja) * | 2000-12-21 | 2005-04-06 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
| US7151398B2 (en) * | 2003-08-26 | 2006-12-19 | Integrated Device Technology, Inc. | Clock signal generators having programmable full-period clock skew control |
| US6977539B1 (en) * | 2003-08-26 | 2005-12-20 | Integrated Device Technology, Inc. | Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews |
| US7323917B2 (en) * | 2003-09-15 | 2008-01-29 | Texas Instruments Incorporated | Method and apparatus for synthesizing a clock signal having a frequency near the frequency of a source clock signal |
| US7668271B2 (en) * | 2003-09-30 | 2010-02-23 | Rambus Inc. | Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data |
| JP4480536B2 (ja) * | 2003-12-05 | 2010-06-16 | 株式会社リコー | データリカバリ方法およびデータリカバリ回路 |
| JP4376611B2 (ja) * | 2003-12-19 | 2009-12-02 | パナソニック株式会社 | 周波数変調回路 |
| JP2005223829A (ja) | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 分数分周回路及びこれを用いたデータ伝送装置 |
| US7428282B2 (en) * | 2004-04-15 | 2008-09-23 | Texas Instruments Incorporated | Timing recovery of PAM signals using baud rate interpolation |
| TW200620938A (en) * | 2004-09-07 | 2006-06-16 | Nec Electronics Corp | Synchronization device and semiconductor device |
| US7583459B1 (en) * | 2004-11-18 | 2009-09-01 | Marvell International Ltd. | Method and apparatus for write precompensation in a magnetic recording system |
| US7209008B2 (en) * | 2005-04-25 | 2007-04-24 | Fortemedia Inc. | Multiple output phase-locked loop (PLL) using a single voltage controlled oscillator (VCO) |
| JP2007036869A (ja) | 2005-07-28 | 2007-02-08 | Nec Electronics Corp | シリアルパラレル変換、パラレルシリアル変換、ｆｉｆｏ一体回路 |
| US7599457B2 (en) * | 2005-08-08 | 2009-10-06 | Lattice Semiconductor Corporation | Clock-and-data-recovery system having a multi-phase clock generator for one or more channel circuits |
| JP4756954B2 (ja) | 2005-08-29 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| JP4668750B2 (ja) * | 2005-09-16 | 2011-04-13 | 富士通株式会社 | データ再生回路 |
| US8090065B2 (en) * | 2005-11-29 | 2012-01-03 | Sonosite, Inc. | Implied clock |
| US7439788B2 (en) | 2005-12-28 | 2008-10-21 | Intel Corporation | Receive clock deskewing method, apparatus, and system |
| JP4749168B2 (ja) * | 2006-02-01 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| JP2008066879A (ja) * | 2006-09-05 | 2008-03-21 | Ricoh Co Ltd | オーバーサンプリング回路及びオーバーサンプリング方法 |
| JP4557947B2 (ja) | 2006-10-11 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
| US20080186618A1 (en) * | 2007-02-05 | 2008-08-07 | Broadcom Corporation, A California Corporation | Architecture for write pre-compensation |
| US7673274B2 (en) * | 2007-04-19 | 2010-03-02 | L3 Communications Integrated Systems, LP | Datapipe interpolation device |
| US8223909B2 (en) * | 2007-06-15 | 2012-07-17 | Panasonic Corporation | Digital sampling apparatuses and methods |
| US7515073B2 (en) * | 2007-08-17 | 2009-04-07 | Infineon Technologies Ag | Digital sample rate conversion |
| TWI385927B (zh) * | 2007-09-14 | 2013-02-11 | Realtek Semiconductor Corp | 時間交錯式時脈資料回復電路及方法 |
| JP2010147558A (ja) | 2008-12-16 | 2010-07-01 | Renesas Electronics Corp | クロックデータリカバリ回路 |
| JP2011055048A (ja) * | 2009-08-31 | 2011-03-17 | Renesas Electronics Corp | 多相クロック生成回路 |
| JP5259563B2 (ja) * | 2009-12-22 | 2013-08-07 | 株式会社東芝 | 情報処理装置およびその制御方法 |
| US9041452B2 (en) * | 2010-01-27 | 2015-05-26 | Silicon Laboratories Inc. | Circuit and method of clocking multiple digital circuits in multiple phases |
| US8139701B2 (en) * | 2010-08-05 | 2012-03-20 | Fujitsu Limited | Phase interpolation-based clock and data recovery for differential quadrature phase shift keying |
| JP5330340B2 (ja) | 2010-08-31 | 2013-10-30 | 株式会社東芝 | サンプリング位相を補正するホストコントローラ及び方法 |
| TWI420450B (zh) * | 2010-12-23 | 2013-12-21 | Au Optronics Corp | 移位暫存器的時脈訊號供應方法與電路 |
| JP5724394B2 (ja) * | 2011-01-11 | 2015-05-27 | 富士通株式会社 | 受信回路、伝送システムおよび受信方法 |
| US8451969B2 (en) * | 2011-03-15 | 2013-05-28 | Intel Corporation | Apparatus, system, and method for timing recovery |
| US9109888B2 (en) * | 2012-03-21 | 2015-08-18 | Honda Motor Co., Ltd. | Distance measuring system |
| US8923375B2 (en) * | 2012-06-29 | 2014-12-30 | Parade Technologies, Inc. | On die jitter tolerance test |
| TWI487269B (zh) * | 2012-07-23 | 2015-06-01 | Mstar Semiconductor Inc | 相位內插裝置以及相位內插方法 |
| US9281749B2 (en) * | 2012-08-13 | 2016-03-08 | Northrop Grumman Systems Corporation | Multiple power supply systems and methods |
| JP6136711B2 (ja) * | 2013-07-29 | 2017-05-31 | 富士通株式会社 | 受信回路 |
| US9112655B1 (en) * | 2013-07-30 | 2015-08-18 | Altera Corporation | Clock data recovery circuitry with programmable clock phase selection |
| US9350527B1 (en) * | 2015-03-24 | 2016-05-24 | Sony Corporation | Reception unit and receiving method |
| KR20160145217A (ko) * | 2015-06-09 | 2016-12-20 | 에스케이하이닉스 주식회사 | 카운팅 회로, 그 카운팅 회로를 포함하는 이미지 센싱 장치 및 그 이미지 센싱 장치의 리드아웃 방법 |
| JP6592986B2 (ja) * | 2015-06-26 | 2019-10-23 | 株式会社ソシオネクスト | Ｃｄｒ制御回路、ｃｄｒ回路およびｃｄｒ制御方法 |
| JP6819219B2 (ja) | 2016-10-28 | 2021-01-27 | 富士通株式会社 | クロック再生回路，半導体集積回路装置およびｒｆタグ |
| CN110719088B (zh) * | 2018-07-13 | 2023-04-07 | 瑞昱半导体股份有限公司 | 时钟产生电路与混合式电路 |
| KR102509984B1 (ko) * | 2018-10-12 | 2023-03-14 | 삼성전자주식회사 | 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로 |
| US10756711B1 (en) * | 2019-11-13 | 2020-08-25 | Xilinx, Inc. | Integrated circuit skew determination |
| CN115985356B (zh) * | 2021-10-15 | 2024-09-13 | 长鑫存储技术有限公司 | 数据合成器 |
| US11711200B2 (en) | 2021-12-16 | 2023-07-25 | Analog Devices, Inc. | Multiphase clock generators with digital calibration |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6122336A (en) * | 1997-09-11 | 2000-09-19 | Lsi Logic Corporation | Digital clock recovery circuit with phase interpolation |
| US6285726B1 (en) * | 1998-05-18 | 2001-09-04 | National Semiconductor Corporation | 10/100 mb clock recovery architecture for switches, repeaters and multi-physical layer ports |
| JP3789247B2 (ja) * | 1999-02-26 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | クロック周期検知回路 |
| JP3495311B2 (ja) * | 2000-03-24 | 2004-02-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路 |
| JP3636657B2 (ja) | 2000-12-21 | 2005-04-06 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路とそのクロック制御方法 |
-
2002
- 2002-05-17 JP JP2002142535A patent/JP3802447B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-02 US US10/427,928 patent/US6753712B2/en not_active Expired - Fee Related
- 2003-05-09 EP EP03010522A patent/EP1363399B1/en not_active Expired - Lifetime
- 2003-05-09 DE DE60336437T patent/DE60336437D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1363399A3 (en) | 2010-03-31 |
| EP1363399B1 (en) | 2011-03-23 |
| US6753712B2 (en) | 2004-06-22 |
| US20030214335A1 (en) | 2003-11-20 |
| DE60336437D1 (de) | 2011-05-05 |
| EP1363399A2 (en) | 2003-11-19 |
| JP2003333021A (ja) | 2003-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3802447B2 (ja) | クロックアンドデータリカバリ回路とそのクロック制御方法 | |
| JP3636657B2 (ja) | クロックアンドデータリカバリ回路とそのクロック制御方法 | |
| JP3450293B2 (ja) | クロック制御回路及びクロック制御方法 | |
| KR100471014B1 (ko) | 클록 제어회로 | |
| KR100436604B1 (ko) | 클럭 제어회로 및 클럭 제어방법 | |
| JP3647364B2 (ja) | クロック制御方法及び回路 | |
| US7912167B2 (en) | Clock and data recovery circuit | |
| US6742133B2 (en) | Clock controlling method and clock control circuit | |
| JP3415444B2 (ja) | クロック制御方法および回路 | |
| US7378885B1 (en) | Multiphase divider for P-PLL based serial link receivers | |
| US7750711B2 (en) | Phase select circuit with reduced hysteresis effect | |
| US11611362B2 (en) | Duobinary receiver for receiving a duobinary signal | |
| US20050271178A1 (en) | Phase adjusting circuit for minimized irregularities at phase steps |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060427 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |