JP6136711B2 - 受信回路 - Google Patents

Description

本発明は、受信回路に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外における信号送受信のデータレートを高くする必要がある。受信回路は、送信回路とのクロック周波数の違いを吸収するために、高データレートのデータからクロックとデータを再生（ＣＤＲ： Clock and Data Recovery）する。１０Ｇｂｐｓを超えるような高速な送受信回路では、ＣＤＲの方式として、データの１ユニットインターバル（ＵＩ：Unit Interval）区間に２回サンプリングを行い、片方をデータの中心、もう片方をデータの遷移点に合わせる２倍オーバーサンプリング方式のＣＤＲが知られている。

また、少なくとも１つの同位相クロック及び少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを有する閉ループ・クロック訂正方法が知られている（例えば、特許文献１参照）。まず、測定デバイス用のクロックを形成するために補間出力クロック位相を遅延し、測定デバイスへの２つ以上の調整された入力信号を補間出力クロック位相の範囲にわたって測定する。そして、測定デバイスからのサンプル情報を使用して、同位相クロック及び直交位相クロックの誤差を決定し、閉ループ・フィードバック構成において、決定された誤差情報を使用して同位相クロック及び直交位相クロックを適応する。

特開２０１１−１０２９６号公報

受信回路は、第１のクロック信号及び第２のクロック信号を用いてデータの中心及び遷移点をサンプリングすることができる。第１のクロック信号及び第２のクロック信号の位相差が一定であれば、常にデータの中心をサンプリングすることができる。しかし、第１のクロック信号の位相をシフトさせる機能を有する場合、第１のクロック信号及び第２のクロック信号の位相差にばらつきが生じる。その場合、データの中心をサンプリングすることができず、データエラーの発生率が高くなってしまう課題がある。

本発明の目的は、第１のクロック信号及び第２のクロック信号の位相差のばらつきを低減することができる受信回路を提供することである。

受信回路は、第１のクロック信号を生成する第１の位相調整回路と、第２のクロック信号を生成する第２の位相調整回路と、前記第１のクロック信号に同期して入力データを２値判定する第１の判定回路と、前記第２のクロック信号に同期して前記入力データを２値判定する第２の判定回路と、前記第１の判定回路及び前記第２の判定回路の判定値を基に位相を検出する位相検出回路と、前記位相検出回路により検出された位相をフィルタリングすることにより第１の位相情報を出力するフィルタと、前記第１の位相情報にシフト量を加算することにより第２の位相情報を出力する加算器と、前記第２のクロック信号に対する前記第１のクロック信号の位相差のばらつきを低減するための第３の位相情報を生成する補正回路とを有し、前記第１の位相調整回路は、前記第２の位相情報及び前記第３の位相情報を基に前記第１のクロック信号の位相を調整し、前記第２の位相調整回路は、前記第１の位相情報を基に前記第２のクロック信号の位相を調整する。

補正回路を設けることにより、第１のクロック信号及び第２のクロック信号の位相差のばらつきを低減することができるので、データエラーの発生率を低減することができる。

図１は、本実施形態による受信回路の構成例を示す図である。 図２（Ａ）及び（Ｂ）は、第１の位相補間回路及び第２の位相補間回路の入出力信号の例を示す図である。 図３は、第１の位相補間回路の構成例を示す図である。 図４（Ａ）〜（Ｄ）は、図１の位相検出回路の構成例を示す図である。 図５（Ａ）〜（Ｅ）は、第１のクロック信号及び第２のクロック信号の非線形性を示す図である。 図６（Ａ）及び（Ｂ）は、シフト量に対するビットエラーレートを示す図である。 図７は、位相情報に対する第１のクロック信号及び第２のクロック信号の位相（遅延時間）を示す図である。 図８は、図１のビットエラーレート比較回路の構成例を示す図である。 図９は、図１の受信回路の処理方法を示すフローチャートである。 図１０（Ａ）〜（Ｈ）は、第１のクロック信号及び第２のクロック信号の位相調整方法を示す図である。 図１１は、他の実施形態による受信回路の構成例を示す図である。

図１は、本実施形態による受信回路の構成例を示す図である。受信回路は、集積回路チップ内、チップ間（装置内、装置間）でビットレートの高いデータＤｉを送信回路から受信する。受信回路のクロック信号は、送信回路のクロック信号に対して非同期である。

第１の位相補間回路１０１ａは、リファレンスクロック信号ＣＬＫｒを用いて第１のクロック信号ＣＬＫａを生成する。第２の位相補間回路１０１ｂは、リファレンスクロック信号ＣＬＫｒを用いて第２のクロック信号ＣＬＫｂを生成する。第１の位相補間回路１０１ａは、第１の位相調整回路であり、位相情報ＭＳＢａ及びＬＳＢａを基に第１のクロック信号ＣＬＫａの位相を調整する。位相情報ＭＳＢａは上位ビット位相情報であり、位相情報ＬＳＢａは下位ビット位相情報である。第２の位相補間回路１０１ｂは、第２の位相調整回路であり、位相情報ＭＳＢｂ及びＬＳＢｂを基に第２のクロック信号ＣＬＫｂの位相を調整する。位相情報ＭＳＢｂは上位ビット位相情報であり、位相情報ＬＳＢｂは下位ビット位相情報である。シフト量ＳＤが「０」の場合、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は９０度である。

図２（Ａ）は、第１の位相補間回路１０１ａの入出力信号の例を示す図である。第１の位相補間回路１０１ａは、４相リファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘを入力し、４相リファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘを位相補間することにより、第１のクロック信号ＣＬＫａ及びＣＬＫａｘを出力する。４相リファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘは、それぞれ位相が９０度ずつずれている。リファレンスクロック信号ＣＬＫｒａは０度の位相の信号であり、リファレンスクロック信号ＣＬＫｒｂは９０度の位相の信号であり、リファレンスクロック信号ＣＬＫｒａｘは１８０度の位相の信号であり、リファレンスクロック信号ＣＬＫｒｂｘは２７０度の位相の信号である。第１のクロック信号ＣＬＫａ及びＣＬＫａｘは、相互に位相が反転した差動信号である。

図３は、第１の位相補間回路１０１ａの構成例を示す図である。電流源３０１は、電源電位ノード及びスイッチ群３０３間に接続される。電流源３０２は、電源電位ノード及びスイッチ群３０４間に接続される。電流源３０１及び３０２は、相互に異なる大きさの電流を供給する。スイッチ群３０３は、４個のスイッチを有し、電流源３０１をそれぞれ、トランジスタ３０５のゲート、トランジスタ３０７のゲート、トランジスタ３１９のゲート及びトランジスタ３１７のゲートに接続する。スイッチ群３０４は、４個のスイッチを有し、電流源３０２をそれぞれ、トランジスタ３０５のゲート、トランジスタ３０７のゲート、トランジスタ３１９のゲート及びトランジスタ３１７のゲートに接続する。スイッチ群３０３及び３０４は、位相情報ＭＳＢａ及びＬＳＢａに応じて制御される。可変電流源３０１及び３０２のトータルの電流値は一定（例えばＩ₀ ×２５６）になっており、位相情報ＭＳＢａ及びＬＳＢａによって、可変電流源３０１及び３０２に電流を割り振る。例えば、クロック信号ＣＬＫｒａ及びＣＬＫｒｂの間を１:３に補間するクロック信号ＣＬＫａを生成する場合、可変電流源３０１をＩ₀×６４、可変電流源３０２をＩ₀×１９２に設定する。

ｎチャネル電界効果トランジスタ３０５は、ソースがグランド電位ノードに接続され、ゲート及びドレインがトランジスタ３０６のゲートに接続される。ｎチャネル電界効果トランジスタ３０６は、ソースがグランド電位ノードに接続され、ゲートがトランジスタ３０５のゲートに接続され、ドレインがトランジスタ３０９及び３１０のソースに接続される。ｎチャネル電界効果トランジスタ３０７は、ソースがグランド電位ノードに接続され、ゲート及びドレインがトランジスタ３０８のゲートに接続される。ｎチャネル電界効果トランジスタ３０８は、ソースがグランド電位ノードに接続され、ゲートがトランジスタ３０７のゲートに接続され、ドレインがトランジスタ３１１及び３１２のソースに接続される。

ｎチャネル電界効果トランジスタ３０９は、ソースがトランジスタ３０６のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒｂのノードに接続され、ドレインが第１のクロック信号ＣＬＫａのノードに接続される。ｎチャネル電界効果トランジスタ３１０は、ソースがトランジスタ３０６のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒｂｘのノードに接続され、ドレインが第１のクロック信号ＣＬＫａｘのノードに接続される。ｎチャネル電界効果トランジスタ３１１は、ソースがトランジスタ３０８のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒｂｘのノードに接続され、ドレインが第１のクロック信号ＣＬＫａのノードに接続される。ｎチャネル電界効果トランジスタ３１２は、ソースがトランジスタ３０８のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒｂのノードに接続され、ドレインが第１のクロック信号ＣＬＫａｘのノードに接続される。

ｎチャネル電界効果トランジスタ３１７は、ソースがグランド電位ノードに接続され、ゲート及びドレインがトランジスタ３１８のゲートに接続される。ｎチャネル電界効果トランジスタ３１８は、ソースがグランド電位ノードに接続され、ゲートがトランジスタ３１７のゲートに接続され、ドレインがトランジスタ３１３及び３１４のソースに接続される。ｎチャネル電界効果トランジスタ３１９は、ソースがグランド電位ノードに接続され、ゲート及びドレインがトランジスタ３２０のゲートに接続される。ｎチャネル電界効果トランジスタ３２０は、ソースがグランド電位ノードに接続され、ゲートがトランジスタ３１９のゲートに接続され、ドレインがトランジスタ３１５及び３１６のソースに接続される。

ｎチャネル電界効果トランジスタ３１３は、ソースがトランジスタ３１８のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒａのノードに接続され、ドレインが第１のクロック信号ＣＬＫａのノードに接続される。ｎチャネル電界効果トランジスタ３１４は、ソースがトランジスタ３１８のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒａｘのノードに接続され、ドレインが第１のクロック信号ＣＬＫａｘのノードに接続される。ｎチャネル電界効果トランジスタ３１５は、ソースがトランジスタ３２０のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒａｘのノードに接続され、ドレインが第１のクロック信号ＣＬＫａのノードに接続される。ｎチャネル電界効果トランジスタ３１６は、ソースがトランジスタ３２０のドレインに接続され、ゲートがリファレンスクロック信号ＣＬＫｒａのノードに接続され、ドレインが第１のクロック信号ＣＬＫａｘのノードに接続される。抵抗３２１は、電源電位ノード及び第１のクロック信号ＣＬＫａのノード間に接続される。抵抗３２２は、電源電位ノード及び第１のクロック信号ＣＬＫａｘのノード間に接続される。

第１のクロック信号ＣＬＫａ及びＣＬＫａｘは、位相情報ＭＳＢａ及びＬＳＢｂにより、４相リファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘがそれぞれ重み付けされて加算されることにより生成される。第１の位相補間回路１０１ａは、０度〜３６０度の範囲で第１のクロック信号ＣＬＫａ及びＣＬＫａｘの位相を調整することができる。上位ビット位相情報ＭＳＢａは粗調整するための位相情報であり、下位ビット位相情報ＬＳＢａは微調整するための位相情報である。

図２（Ｂ）は、第２の位相補間回路１０１ｂの入出力信号の例を示す図である。第２の位相補間回路１０１ｂは、図３の第１の位相補間回路１０１ａと同様の構成を有する。ただし、第２の位相補間回路１０１ｂは、第１の位相補間回路１０１ａのリファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘの代わりに、リファレンスクロック信号ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘ，ＣＬＫｒａを入力し、第１の位相補間回路１０１ａの第１のクロック信号ＣＬＫａ，ＣＬＫａｘの代わりに、第２のクロック信号ＣＬＫｂ，ＣＬＫｂｘを出力する。シフト量ＳＤが「０」の場合、第２のクロック信号ＣＬＫｂ，ＣＬＫｂｘは、図５（Ｃ）に示すように、第１のクロック信号ＣＬＫａ，ＣＬＫａｘに対して９０度遅れた信号である。

図１において、第１の判定回路１０２ａは、図５（Ｃ）に示すように、第１のクロック信号ＣＬＫａのエッジに同期して、入力データＤｉの中心データをサンプリングし、サンプリングした中心データを２値判定し、中心データＤｏを出力する。具体的には、第１の判定回路１０２ａは、中心データが閾値より大きい場合には「１」の中心データＤｏを出力し、中心データが閾値より小さい場合には「０」の中心データＤｏを出力する。第１のクロック信号ＣＬＫａのエッジの位相は、第１の位相補間回路１０１ａにより、入力データＤｉの中心位相に調整される。

第２の判定回路１０２ｂは、図５（Ｃ）に示すように、第２のクロック信号ＣＬＫｂのエッジに同期して、入力データＤｉの遷移点データをサンプリングし、サンプリングした遷移点データを２値判定し、遷移点データＢｄを出力する。具体的には、第２の判定回路１０２ｂは、遷移点データが閾値より大きい場合には「１」の遷移点データＢｄを出力し、遷移点データが閾値より小さい場合には「０」の遷移点データＢｄを出力する。第２のクロック信号ＣＬＫｂのエッジの位相は、第２の位相補間回路１０１ｂにより、入力データＤｉの遷移点位相に調整される。

位相検出回路１０３は、中心データＤｏ及び遷移点データＢｄを基に位相を検出し、アップ信号ＵＰ及びダウン信号ＤＮを出力する。

図４（Ａ）は図１の位相検出回路１０３の構成例を示す図であり、図４（Ｂ）は位相検出回路１０３の入出力の真理値表を示す図である。中心データＤｏ［ｎ＋１］は、ｎ＋１ビット目データの中心データＤｏである。遷移点データＢｄ［ｎ］は、ｎビット目データの遷移点データＢｄである。中心データＤｏ［ｎ］は、ｎビット目データの中心データＤｏである。排他的論理和（ＸＯＲ）回路４０１は、中心データＤｏ［ｎ＋１］及び遷移点データＢｄ［ｎ］の排他的論理和をアップ信号ＵＰとして出力する。排他的論理和（ＸＯＲ）回路４０２は、遷移点データＢｄ［ｎ］及び中心データＤｏ［ｎ］の排他的論理和をダウン信号ＵＰとして出力する。

例えば、図４（Ｃ）に示すように、中心データＤｏ［ｎ］が「１」、遷移点データＢｄ［ｎ］が「１」、中心データＤｏ［ｎ＋１］が「０」の場合、実際の遷移点の位相が遷移点データＢｄ［ｎ］の位相より遅れているので、クロック信号ＣＬＫａ及びＣＬＫｂの位相を遅らせるために、「１」のダウン信号ＤＮ及び「０」のアップ信号ＵＰを出力する。

また、図４（Ｄ）に示すように、中心データＤｏ［ｎ］が「０」、遷移点データＢｄ［ｎ］が「１」、中心データＤｏ［ｎ＋１］が「１」の場合、実際の遷移点の位相が遷移点データＢｄ［ｎ］の位相より進んでるので、クロック信号ＣＬＫａ及びＣＬＫｂの位相を進ませるために、「１」のアップ信号ＵＰ及び「０」のダウン信号ＤＮを出力する。

図１のフィルタ１０５は、ローパスフィルタであり、アップ信号ＵＰ及びダウン信号ＤＮをローパスフィルタリング（積分）することにより、ノイズを除去し、第１の位相情報ＰＨを出力する。加算器１０６は、第１の位相情報ＰＨにシフト量ＳＤを加算することにより第２の位相情報ＭＳＢａを出力する。

第１の位相補間回路１０１ａは、第２の位相情報ＭＳＢａを基に第１のクロック信号ＣＬＫａの位相を粗調整する。第２の位相補間回路１０１ｂは、第１の位相情報ＰＨを上位ビット位相情報ＭＳＢｂとして入力し、上位ビット位相情報ＭＳＢｂを基に第２のクロック信号ＣＬＫｂの位相を粗調整する。シフト量ＳＤが０の場合、位相情報ＭＳＢａ及びＭＳＢｂは同じであり、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は９０度である。図４（Ｃ）の場合、クロック信号ＣＬＫａ及びＣＬＫｂの位相は、位相補間回路１０１ａ及び１０１ｂにより、遅れる方向に修正される。また、図４（Ｄ）の場合、クロック信号ＣＬＫａ及びＣＬＫｂの位相は、位相補間回路１０１ａ及び１０１ｂにより、進む方向に修正される。これにより、第１の判定回路１０２ａは中心データをサンプリングし、第２の判定回路１０２ｂは遷移点データをサンプリングすることができる。

ここで、第１のクロック信号ＣＬＫａの負荷又は配線長と第２のクロック信号ＣＬＫｂの負荷又は配線長との差などに起因して、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差が９０度からずれる場合がある。この場合、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差を９０度に補正するために、シフト量ＳＤを入力する。シフト量ＳＤを入力することにより、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差を９０度に補正することができる。

位相補間回路１０１ａ及び１０１ｂは、理想的には４相リファレンスクロック信号ｒａ，ｒｂ，ｒａｘ，ｒｂｘ間を等間隔に補間する回路である。しかし、現実的には、図５（Ａ）に示すように、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂは、位相情報ＰＨに対して非線形性を有する。シフト量ＳＤが０の場合、位相補間回路１０１ａ及び１０１ｂは、図３の同じ回路構成を有し、同じ非線形性を有する。その場合、図５（Ｂ）に示すように、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は、位相情報ＰＨに対して、常に同じ位相差（９０度）を維持することができる。その場合、図５（Ｃ）に示すように、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は９０度に維持されるので、第１のクロック信号ＣＬＫａのエッジは中心データの位相を維持し、第２のクロック信号ＣＬＫｂのエッジは遷移点データの位相を維持することができる。

しかし、シフト量ＳＤが０でない場合、図５（Ａ）の第１のクロック信号ＣＬＫａの特性は、概念的に斜め方向に移動する。そのため、第１のクロック信号ＣＬＫａの非線形性と第２のクロック信号ＣＬＫｂの非線形性は、相互に異なるものになってしまう。その場合、図５（Ｄ）に示すように、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は、位相情報ＰＨに対して、同じ位相差（９０度）が維持されず、振動幅ＷＤを有する。その場合、図５（Ｅ）に示すように、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相は、最小位相５０１及び最大位相５０２を有する振動幅ＷＤで振動する。その場合、第１のクロック信号ＣＬＫａのエッジは、中心データの位相を維持できず、第１の判定回路１０２ａの判定エラー率（ビットエラーレート）が増加してしまう。

図６（Ａ）は、シフト量ＳＤに対するビットエラーレート（ＢＥＲ：Bit Error Rate）６０１を示す図である。破線で示す第１のクロック信号ＣＬＫａは、シフト量ＳＤが０の場合のクロック信号であり、中心データの位相に位置するので、ビットエラーレートは極めて低い。これに対し、実線で示す第１のクロック信号ＣＬＫａは、シフト量ＳＤがｄ（例えば−４）の場合のクロック信号であり、中心データの位相からずれているので、ビットエラーレートは比較的高い。ＳＤ＝ｄの場合、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相６０２は、上記のように、位相情報ＰＨに対して振動する。位相６０２が振動すると、位相６０２に対応するビットエラーレート６０１も振動する。例えば、位相情報ＰＨがｊの場合に最低のビットエラーレートＢＥＲｊになり、位相情報ＰＨがｋの場合に最高のビットエラーレートＢＥＲｋになる。

平均ビットエラーレートＢＥＲａｖｅは、振動する位相６０２に対応する全ビットエラーレートの平均値であり、振動する位相６０２の平均値に対応するビットエラーレートである。ビットエラーレートＢＥＲｋは、平均ビットエラーレートＢＥＲａｖｅよりも高いので、位相情報ＰＨ＝ｋにおいて、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相（スキュー）の絶対値は平均値より大きいと判断することができる。その場合は、位相情報ＰＨ＝ｋでは、第１のクロック信号ＣＬＫａの位相が平均位相になるように、第１のクロック信号ＣＬＫａの位相を遅らせるための第３の位相情報ＬＳＢａを生成する。

これに対し、ビットエラーレートＢＥＲｊは、平均ビットエラーレートＢＥＲａｖｅよりも低いので、位相情報ＰＨ＝ｊにおいて、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相（スキュー）の絶対値は平均値より小さいと判断することができる。その場合は、位相情報ＰＨ＝ｊでは、第１のクロック信号ＣＬＫａの位相が平均位相になるように、第１のクロック信号ＣＬＫａの位相を進めるための第３の位相情報ＬＳＢａを生成する。

第１の位相補間回路１０１ａは、第３の位相情報ＬＳＢａを基に、第１のクロック信号ＣＬＫａの位相を微調整する。これにより、図６（Ｂ）に示すように、シフト量ＳＤ＝ｄにおいて、第２のクロックＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相６０２の振動を低減し、位相６０２をほぼ一定することができる。シフト量ＳＤ＝ｄの場合には、位相６０２の振動を低減し、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差をほぼ一定にすることできる。

ここで、シフト量ＳＤが０付近の場合、ビットエラーレートは極めて低い。その結果、各位相情報ＰＨのビットエラーレートはほぼ同じであるので、上記の方法により、位相情報ＬＳＢａを生成することが困難である。この場合は、以下の方法を使用する。

シフト量ＳＤ＝ｄ＋ｅ（例えば−１）で受信回路を使用する場合を例に説明する。まず、上記の方法により、シフト量ＳＤ＝ｄ（例えば−４）における位相情報ＬＳＢａを演算する。次に、同様に、シフト量ＳＤ＝ｅ（例えば＋３）における位相情報ＬＳＢａを演算する。その後、シフト量ＳＤ＝ｄにおける位相情報ＬＳＢａ及びシフト量ＳＤ＝ｅにおける位相情報ＬＳＢａを基に、シフト量ＳＤ＝ｄ＋ｅにおける位相情報ＬＳＢａを生成する。シフト量ＳＤとしてｄ＋ｅを入力し、シフト量ＳＤ＝ｄ＋ｅにおける位相情報ＬＳＢａを第１の位相補間回路１０１ａに入力することにより、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差がほぼ一定になり、第１の判定回路１０２ａの判定エラー率を低減することができる。

図７は、位相情報ＰＨに対する第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相（遅延時間）を示す図である。位相情報ＰＨは、例えば０〜３１の範囲で周期的に変化する。ＰＨ＝３２はＰＨ＝０と同じであり、ＰＨ＝３１の次はＰＨ＝０である。破線で示すクロック信号ＣＬＫａ及びＣＬＫｂは、理想的な線形特性のクロック信号である。実線で示すクロック信号ＣＬＫａ及びＣＬＫｂは、現実の非線形特性のクロック信号である。この場合、上位ビット位相情報ＭＳＢａ及びＭＳＢｂは０〜３１の５ビットであり、例えば、下位ビット位相情報ＬＳＢａ及びＬＳＢｂは２ビットである。

ここで、第１のクロック信号ＣＬＫａの位相をＤａとし、第２のクロック信号ＣＬＫｂの位相をＤｂとする。ｋは、０〜３１の範囲の位相である。もし、ｋがその範囲外の値である場合は、ｋを３２で割った余りをｋとして読み直すことができる。図７に示すように、位相情報ＰＨに対する位相の傾きが１であるとする。ｋ＝０の時に位相が０度、ｋ＝１の時に位相が３６０／３２ ＝１１．２５度、・・・、ｋ＝３１の時に位相が３４８．７５度である。第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は、ほぼｋ＝８（９０度）である。非線形性Ｅ（ｋ）は、実線のクロック信号と破線のクロック信号との差分である。非線形性Ｅ（ｋ）は、主に位相補間回路１０１ａ及び１０１ｂの回路構造や帯域などの特性で決まるため、シフト量ＳＤ＝０の場合、位相補間回路１０１ａ及び１０１ｂで共通の値である。

したがって、次式が成り立つ。
Ｄａ（ｋ）＝ｋ＋Ｅ（ｋ）
Ｄｂ（ｋ）＝８＋ｋ＋Ｅ（ｋ）

この場合、Ｄｂ（ｋ）−Ｄａ（ｋ）は、位相情報ＰＨに依らず８であるため、非線形性Ｅ（ｋ）があっても、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は９０度を保ったままであるといえる。

ここで、シフト量ＳＤを適用する場合を説明する。ＳＤ＝ｄ及びＳＤ＝ｅは、入力データＤｉの中心位相から外れており、ビットエラーレートが比較的大きい。ここで、ＳＤ＝ｄを適用した場合の位相Ｄａ（ｋ）をＤａｄ（ｋ）とする。位相Ｄａｄ（ｋ）は、次式で表される。
Ｄａｄ（ｋ）＝Ｄａ（ｋ＋ｄ）＝ｋ＋ｄ＋Ｅ（ｋ＋ｄ）

これにより、次式が成立する。
Ｄｂ（ｋ）−Ｄａｄ（ｋ）＝８−ｄ＋｛Ｅ（ｋ）−Ｅ（ｋ＋ｄ）｝

したがって、位相情報ＰＨ（＝ｋ）に応じて、｛Ｅ（ｋ）−Ｅ（ｋ＋ｄ）｝の誤差が生じることになり、第２のクロック信号ＣＬＫｂに対して第１のクロック信号ＣＬＫａは振動する。この振動によるエラーを補正するために、位相情報ＰＨ（＝ｋ）及びシフト量ＳＤ（＝ｄ）に応じた補正量Ｃｄ（ｋ）を次式により演算する。
Ｃｄ（ｋ）＝｛Ｅ（ｋ）−Ｅ（ｋ＋ｄ）｝

上式を書き換えると、次式が成立し、補正後の第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相は、位相情報ＰＨ（＝ｋ）に依らず、一定の位相関係を保つことができる。
Ｄｂ（ｋ）−｛Ｄａｄ（ｋ）＋Ｃｄ（ｋ）｝＝８−ｄ

次に、次式のように、Ｃｄ（ｋ）を−ｄずらして、位相Ｄｂ（ｋ）に適用し、Ｄａ（ｋ）にＳＤ＝ｅを適用する。ここで、ＳＤ＝ｅを適用した場合の位相Ｄａ（ｋ）をＤａｅ（ｋ）とする。
Ｄｂ（ｋ）＋Ｃｄ（ｋ−ｄ）＝８＋ｋ＋Ｅ（ｋ）＋｛Ｅ（ｋ−ｄ）−Ｅ（ｋ）｝
Ｄａｅ（ｋ）＝Ｄａ（ｋ＋ｅ）＝ｋ＋ｅ＋Ｅ（ｋ＋ｅ）

この２つのクロック信号の位相差は、次式で表される。
Ｄｂ（ｋ）＋Ｃｄ（ｋ−ｄ）−Ｄａｅ（ｋ）
＝８＋ｋ＋Ｅ（ｋ）＋｛Ｅ（ｋ−ｄ）−Ｅ（ｋ）｝−｛ｋ＋ｅ＋Ｅ（ｋ＋ｅ）｝
＝８−ｅ＋Ｅ（ｋ−ｄ）−Ｅ（ｋ＋ｅ）

次に、次式により、ＳＤ＝ｄ＋ｅにおける補正量Ｃｄｅ（ｋ）を演算する。
Ｃｄｅ（ｋ）＝Ｅ（ｋ−ｄ）−Ｅ（ｋ＋ｅ）

次に、次式のように、補正量Ｃｄｅ（ｋ）をｄずらして、位相Ｄａ（ｄ＋ｅ）に適用する。この際、ＳＤ＝ｄ＋ｅとする。そして、Ｄｂ（ｋ）に適用していた補正量は解除する。
Ｄｂ（ｋ）＝８＋ｋ＋Ｅ（ｋ）
Ｄａ（ｄ＋ｅ）＋Ｃｄｅ（ｋ＋ｄ）＝ｋ＋ｄ＋ｅ＋Ｅ（ｋ＋ｄ＋ｅ）＋Ｅ（ｋ）−Ｅ（ｋ＋ｄ＋ｅ）
＝ｋ＋ｄ＋ｅ＋Ｅ（ｋ）

この両者の差は、次式で表され、位相情報ＰＨ（＝ｋ）に関係が無くなる。
Ｄｂ（ｋ）−｛Ｄａ（ｄ＋ｅ）＋Ｃｄｅ（ｋ＋ｄ）｝＝８−（ｄ＋ｅ）

したがって、ＳＤ＝ｄ＋ｅを適用した状態で、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの振動が無くなったと言える。もし、ビットエラーレートが測定可能となるようなシフト量ＳＤとしてｄ及びｅが見つからない場合は、さらに分割して、ＳＤ＝ｄ１＋ｄ２＋ｄ３＋…を用いて、同様の手段で補正量を足し合わせていくことで、任意のシフト量ＳＤに対する補正量を計算することが可能である。

図１のパターンチェッカ１０４は、第１の判定回路１０２ａの判定値である中心データＤｏのエラー信号ＥＲを検出する。受信回路の電源投入後の初期化処理として、受信回路は、テストパターンの入力データＤｉを入力する。テストパターンは、生成多項式に基づく時系列の既知のデータである。パターンチェッカ１０４は、テストパターンの入力データＤｉに対する中心データＤｏが期待値と一致するか否かを判定し、一致する場合には「０」のエラー信号ＥＲを出力し、一致しない場合には「１」のエラー信号ＥＲを出力する。

補正回路１０７は、ビットエラーレート比較回路１０８、加算器１０９ａ，１０９ｂ、補正コードレジスタＲＥＧａ及びＲＥＧｂを有する。ビットエラーレート比較回路１０８は、エラー信号ＥＲ及び位相情報ＰＨを入力し、補正量ＣＵＰ及びＣＤＮを出力する。

図８は、図１のビットエラーレート比較回路１０８の構成例を示す図である。論理積（ＡＮＤ）回路８０２は、クロック信号ＣＬＫ及び比較回路８０６の出力信号の論理積信号を出力する。クロック信号ＣＬＫは、入力データＤｉのビットレートに対応する周波数を有する。パターンカウンタ８１０は、論理積回路８０２の出力信号のパルス数をカウントする。比較回路８０６は、パターンカウンタ８１０のカウント値とパターン最大値ＰＴＮ＿ＭＡＸが一致する場合には０を出力し、一致しない場合には１を出力する。パターン最大値ＰＴＮ＿ＭＡＸは、位相情報（補正量）ＬＳＢａを生成するために必要なパターン数（データ数）であり、例えば１００万である。すなわち、比較回路８０６は、テストパターンの入力データＤｉのパターン数がＰＴＮ＿ＭＡＸになるまでは１を出力し、ＰＴＮ＿ＭＡＸになると０を出力する。

論理積回路８０１は、エラー信号ＥＲ及び比較回路８０６の出力信号の論理積信号を出力する。エラーカウンタ８０８は、論理積回路８０１の出力信号のパルス数をカウントする。すなわち、エラーカウンタ８０８は、テストパターンの全パターン数ＰＴＮ＿ＭＡＸの中でエラー信号ＥＲが１であるパターン数を、平均ビットエラーレートＢＥＲａｖｅとして出力する。

比較回路８０５は、位相情報ＰＨ及び変数ｋが一致する場合には１を出力し、位相情報ＰＨ及び変数ｋが一致しない場合には０を出力する。入力データＤｉのビットレートに対応する周波数は、送信回路のクロック信号に周波数と同一である。これに対し、クロック信号ＣＬＫａ及びＣＬＫｂは、受信回路のクロック信号である。送信回路のクロック信号と受信回路のクロック信号は、非同期である。したがって、入力データＤｉのビットレートに対応する周波数は、クロック信号ＣＬＫａ，ＣＬＫｂの周波数とわずかに異なる。したがって、位相情報ＰＨは、時間経過と共に、０〜３１の範囲で巡回して変化する。変数ｋは、０〜３１の範囲で順次変化させる。例えば、まず、ｋ＝０にすることにより、ビットエラーレートＢＥＲ０を検出する。次に、ｋ＝１にすることにより、ビットエラーレートＢＥＲ１を検出する。同様にして、ビットエラーレートＢＥＲ２〜ＢＥＲ３１を検出することができる。

論理積回路８０３は、エラー信号ＥＲ及び比較回路８０５の出力信号の論理積信号を出力する。エラーカウンタ８０９は、論理積回路８０３の出力信号のパルス数をカウントする。すなわち、エラーカウンタ８０９は、ＰＨ＝ｋにおけるエラー信号ＥＲ＝１のパターン数をカウントし、ＰＨ＝ｋの場合のビットエラーレートＢＥＲｋを出力する。

論理積回路８０４は、クロック信号ＣＬＫ及び比較回路８０５の出力信号の論理積信号を出力する。パターンカウンタ８１１は、論理積回路８０４の出力信号のパルス数をカウントする。すなわち、パターンカウンタ８１１は、ＰＨ＝ｋのパターン数をカウントする。比較回路８０７は、パターンカウンタ８１１のカウント値とパターン最大値ＰＴＮ＿ＭＡＸが一致する場合には０を出力し、一致しない場合には１を出力する。すなわち、比較回路８０７は、テストパターンの入力データＤｉのうちでＰＨ＝ｋのパターン数がＰＴＮ＿ＭＡＸになるまでは０を出力し、ＰＴＮ＿ＭＡＸになると１を出力する。

比較回路８１２は、比較回路８０７の出力信号をトリガ信号ｔｒｉｇとして入力し、トリガ信号ｔｒｉｇが１になると、平均ビットエラーレートＢＥＲａｖｅ及びビットエラーレートＢＥＲｋを比較する。そして、比較回路８１２は、ビットエラーレートＢＥＲｋが平均ビットエラーレートＢＥＲｋより小さい場合には、ビットエラーレートＢＥＲｋを平均ビットエラーレートＢＥＲｋにまで大きくするために、ＢＥＲａｖｅ−ＢＥＲｋに対応する位相補正量ＣＵＰを出力する。また、比較回路８１２は、ビットエラーレートＢＥＲｋが平均ビットエラーレートＢＥＲｋより大きい場合には、ビットエラーレートＢＥＲｋを平均ビットエラーレートＢＥＲｋにまで小さくするために、ＢＥＲｋ−ＢＥＲａｖｅに対応する位相補正量ＣＤＮを出力する。なお、カウンタ８０８〜８１１は、比較回路８０７の出力値が１になるとリセットされる。

以上のようにして、変数ｋを０から３１まで順次変化させることにより、０〜３１の各位相における補正量のインクリメント信号ＣＵＰ及びデクリメント信号ＣＤＮが出力される。

図１において、補正コードレジスタＲＥＧａには、ビットエラーレート比較回路１０８から入力する０〜３１の各位相における補正量Ｃｄが保持されており、インクリメント信号ＣＵＰ及びデクリメント信号ＣＤＮによってこの補正量Ｃｄが更新される。加算器１０９ａは、位相情報ＰＨ及び位相ＳＡａを加算して出力する。加算器１０９ｂは、位相情報ＰＨ及び位相ＳＡｂを加算して出力する。補正コードレジスタＲＥＧａは、加算器１０９ａが出力する位相に対応する補正量を位相情報ＬＳＢａとして第１の位相補間回路１０１ａに出力する。補正コードレジスタＲＥＧｂは、加算器１０９ｂが出力する位相に対応する補正量を位相情報ＬＳＢｂとして第２の位相補間回路１０１ｂに出力する。以下、その詳細を説明する。

図９は図１の受信回路の処理方法を示すフローチャートであり、図１０（Ａ）〜（Ｈ）は第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相調整方法を示す図である。まず、初期状態では、ＳＤ＝０であり、図１０（Ａ）に示すように、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂは、０〜３１の位相ｋに対して非線形性Ｅ（ｋ）を有する。位相ｋは、位相情報ＰＨと同じく０〜３１の位相を表す。非線形性Ｅ（ｋ）は、図７の実線のクロック信号と破線のクロック信号との差分である。

まず、ステップＳ９０１では、受信回路は、シフト量ＳＤ＝ｄに設定し、変数ｋ＝０に設定する。加算器１０６は、位相情報ＰＨにシフト量ＳＤ＝ｄを加算した位相を、位相情報ＭＳＢａとして第１の位相補間回路１０１ａに出力する。すると、図１０（Ａ）の第１のクロック信号ＣＬＫａは、シフト量ＳＤ＝ｄの位相シフトが行われ、図１０（Ｂ）に示すように、第１のクロック信号ＣＬＫａは位相が調整される。

次に、ステップＳ９０２では、受信回路は、次式により、補正量Ｃｄ（ｋ）を演算し、補正量Ｃｄ（ｋ）をレジスタＲＥＧａに書き込む。
Ｃｄ（ｋ）＝｛Ｅ（ｋ）−Ｅ（ｋ＋ｄ）｝

次に、ステップＳ９０３では、受信回路は、変数ｋが位相最大値ＰＩ＿ＭＡＸと同じか否かを判定する。位相最大値ＰＩ＿ＭＡＸは、例えば３１である。同じである場合にはステップＳ９０５に進み、同じでない場合にはステップＳ９０４に進む。

ステップＳ９０４では、受信回路は、変数ｋをインクリメントし、ステップＳ９０２に戻り、上記の処理を繰り返す。これにより、ｋ＝０〜３１の各補正量Ｃｄ（ｋ）がレジスタＲＥＧａに書き込まれる。その結果、図１０（Ｃ）に示すように、第１のクロック信号ＣＬＫａは、位相が調整される。

ステップＳ９０５では、受信回路は、レジスタＲＥＧａ内のすべての補正量Ｃｄ（ｋ）をレジスタＲＥＧｂにコピーする。

次に、ステップＳ９０６では、受信回路は、位相ＳＡｂ＝ｄに設定する。加算器１０９ｂは、位相情報ＰＨに位相ＳＡｂ＝ｄを加算する。すると、図１０（Ｄ）に示すように、第２のクロック信号ＣＬＫｂは、位相が調整される。

次に、ステップＳ９０７では、受信回路は、シフト量ＳＤ＝ｅに設定し、変数ｋ＝０に設定する。加算器１０６は、位相情報ＰＨにシフト量ＳＤ＝ｅを加算した位相を、位相情報ＭＳＢａとして第１の位相補間回路１０１ａに出力する。すると、図１０（Ｄ）の第１のクロック信号ＣＬＫａは、シフト量ＳＤ＝ｅの位相シフトが行われ、図１０（Ｅ）に示すように、第１のクロック信号ＣＬＫａは位相が調整される。

次に、ステップＳ９０８では、受信回路は、次式により、補正量Ｃｄｅ（ｋ）を演算し、補正量Ｃｄｅ（ｋ）をレジスタＲＥＧａに書き込む。
Ｃｄｅ（ｋ）＝Ｅ（ｋ−ｄ）−Ｅ（ｋ＋ｅ）

次に、ステップＳ９０９では、受信回路は、変数ｋが位相最大値ＰＩ＿ＭＡＸと同じか否かを判定する。位相最大値ＰＩ＿ＭＡＸは、例えば３１である。同じである場合にはステップＳ９１１に進み、同じでない場合にはステップＳ９１０に進む。

ステップＳ９１０では、受信回路は、変数ｋをインクリメントし、ステップＳ９０８に戻り、上記の処理を繰り返す。これにより、ｋ＝０〜３１の各補正量Ｃｄｅ（ｋ）がレジスタＲＥＧａに書き込まれる。その結果、図１０（Ｆ）に示すように、第１のクロック信号ＣＬＫａは、位相が調整される。

ステップＳ９１１では、受信回路は、レジスタＲＥＧｂのすべて位相の補正量を０にクリアする。これにより、レジスタＲＥＧｂは、加算器１０９ｂの出力値にかかわらず、常に「０」の位相情報ＬＳＢｂを出力する。

次に、ステップＳ９１２では、受信回路は、位相ＳＡａ＝ｄに設定する。加算器１０９ａは、位相情報ＰＨに位相ＳＡａ＝ｄを加算する。すると、図１０（Ｇ）に示すように、第１のクロック信号ＣＬＫａは位相が調整され、第２のクロック信号ＣＬＫｂは、レジスタＲＥＧｂのクリアにより図１０（Ａ）の状態に戻る。

次に、ステップＳ９１３では、受信回路は、シフト量ＳＤ＝ｄ＋ｅに設定する。加算器１０６は、位相情報ＰＨにシフト量ＳＤ＝ｄ＋ｅを加算した位相を、位相情報ＭＳＢａとして第１の位相補間回路１０１ａに出力する。すると、図１０（Ｈ）に示すように、第１のクロック信号ＣＬＫａは、位相が調整される。

これにより、シフト量ＳＤ＝ｄ＋ｅにおける第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂが生成される。レジスタＲＥＧａは、加算器１０９ａの出力値に応じた補正量Ｃｄｅ（ｋ）を位相情報ＬＳＢａとして出力する。レジスタＲＥＧｂは、常に「０」の位相情報ＬＳＢｂを出力する。第１のクロック信号ＣＬＫａは、レジスタＲＥＧａ内の補正量Ｃｄｅ（ｋ）により補正されるので、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差は、位相情報ＰＨにかかわらずにほぼ一定になる。第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの振動は低減されるので、第１の判定回路１０２ａは、入力データＤｉの中心をサンプリングすることができ、判定エラー率を低減させることができる。

図１１は、他の実施形態による受信回路の構成例を示す図である。図１１の受信回路は、図１の受信回路に対して、第１の遅延回路１１０１ａ及び第２の遅延回路１１０１ｂを追加したものである。以下、図１１の受信回路が図１の受信回路と異なる点を説明する。

第１の位相補間回路１０１ａは、位相情報ＭＳＢａのみにより第１のクロック信号ＣＬＫａの位相を調整する。第２の位相補間回路１０１ｂは、位相情報ＭＳＢｂのみにより第２のクロック信号ＣＬＫｂの位相を調整する。第１の遅延回路１１０１ａは、位相情報ＬＳＢａに応じて、第１の位相補間回路１０１ａの出力信号を遅延することにより、第１のクロック信号ＣＬＫａの位相を調整し、第１のクロック信号ＣＬＫａを第１の判定回路１０２ａに出力する。第２の遅延回路１１０１ｂは、位相情報ＬＳＢｂに応じて、第２の位相補間回路１０１ｂの出力信号を遅延することにより、第２のクロック信号ＣＬＫｂの位相を調整し、第２のクロック信号ＣＬＫｂを第２の判定回路１０２ｂに出力する。この場合、第１の位相補間回路１０１ａ及び第１の遅延回路１１０１ａが第１の位相調整回路を構成し、第２の位相補間回路１０１ｂ及び第２の遅延回路１１０１ｂが第２の位相調整回路を構成する。

以上のように、補正回路１０７は、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相差のばらつきを低減するための位相情報ＬＳＢａを生成する。第１の位相調整回路は、位相情報ＭＳＢａ及び位相情報ＬＳＢａを基に第１のクロック信号ＣＬＫａの位相を調整する。第２の位相調整回路は、位相情報ＰＨを基に第２のクロック信号ＣＬＫｂの位相を調整する。補正回路１０７を設けることにより、第１のクロック信号ＣＬＫａ及び第２のクロック信号ＣＬＫｂの位相差のばらつきを低減することができるので、データエラーの発生率を低減することができる。

図１の場合、第１の位相調整回路は、位相情報ＭＳＢａ及び位相情報ＬＳＢａを基に、複数のリファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘを位相補間することにより第１のクロック信号ＣＬＫａを生成する第１の位相補間回路１０１ａを有する。第２の位相調整回路は、位相情報ＰＨ（＝ＭＳＢｂ）を基に、複数のリファレンスクロック信号ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘ，ＣＬＫｒａを位相補間することにより第２のクロック信号ＣＬＫｂを生成する第２の位相補間回路１０１ｂを有する。なお、レジスタＲＥＧｂがクリアされた後は、位相情報ＬＳＢｂは０になる。

図１１の場合、第１の位相調整回路は、位相情報ＭＳＢａを基に、複数のリファレンスクロック信号ＣＬＫｒａ，ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘを位相補間することによりクロック信号を生成する第１の位相補間回路１０１ａと、位相情報ＬＳＢａを基に、第１の位相補間回路１０１ａにより生成されるクロック信号を遅延することにより第１のクロック信号ＣＬＫａを生成する第１の遅延回路１１０１ａとを有する。第２の位相調整回路は、位相情報ＰＨ（＝ＭＳＢｂ）を基に、複数のリファレンスクロック信号ＣＬＫｒｂ，ＣＬＫｒａｘ，ＣＬＫｒｂｘ，ＣＬＫｒａを位相補間することにより第２のクロック信号ＣＬＫｂを生成する第２の位相補間回路１０１ｂを有する。なお、レジスタＲＥＧｂがクリアされた後は、位相情報ＬＳＢｂ＝０になり、第２の遅延回路１１０１ｂは遅延を行わず、第２の位相補間回路１０１ｂが第２のクロック信号ＣＬＫｂを生成することになる。

補正回路１０７は、第１の判定回路１０２ａの判定値の位相毎のビットエラーレートＢＥＲｋのばらつきを低減するための位相情報ＬＳＢａを生成する。具体的には、補正回路１０７は、第１の判定回路１０２ａの判定値の位相毎のビットエラーレートＢＥＲｋと位相毎のビットエラーレートの平均値ＢＥＲａｖｅとを基に位相情報ＬＳＢａを生成する。また、補正回路１０７は、加算器１０６が第１のシフト量ｄを加算した場合のビットエラーレートＢＥＫｋと加算器１０６が第２のシフト量ｅを加算した場合のビットエラーレートＢＥＲｋとを基に位相情報ＬＳＢａを生成する。

上記のように、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相差は、それに対応するビットエラーレートＢＥＲｋと相関関係がある。したがって、補正回路１０７は、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相差の平均値を演算し、第２のクロック信号ＣＬＫｂに対する第１のクロック信号ＣＬＫａの位相差と上記の平均値とを基に位相情報ＬＳＢａを生成することを意味する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ａ 第１の位相補間回路
１０１ｂ 第２の位相補間回路
１０２ａ 第１の判定回路
１０２ｂ 第２の判定回路
１０３ 位相検出回路
１０４ パターンチェッカ
１０５ フィルタ
１０６，１０９ａ，１０９ｂ 加算器
１０７ 補正回路
１０８ ビットエラーレート比較回路

Claims (7)

1. 第１のクロック信号を生成する第１の位相調整回路と、
   第２のクロック信号を生成する第２の位相調整回路と、
   前記第１のクロック信号に同期して入力データを２値判定する第１の判定回路と、
   前記第２のクロック信号に同期して前記入力データを２値判定する第２の判定回路と、
   前記第１の判定回路及び前記第２の判定回路の判定値を基に位相を検出する位相検出回路と、
   前記位相検出回路により検出された位相をフィルタリングすることにより第１の位相情報を出力するフィルタと、
   前記第１の位相情報にシフト量を加算することにより第２の位相情報を出力する加算器と、
   前記第２のクロック信号に対する前記第１のクロック信号の位相差のばらつきを低減するための第３の位相情報を生成する補正回路とを有し、
   前記第１の位相調整回路は、前記第２の位相情報及び前記第３の位相情報を基に前記第１のクロック信号の位相を調整し、
   前記第２の位相調整回路は、前記第１の位相情報を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路。
2. 前記補正回路は、前記第２のクロック信号に対する前記第１のクロック信号の位相差の平均値を演算し、前記第２のクロック信号に対する前記第１のクロック信号の位相差と前記平均値とを基に第３の位相情報を生成することを特徴とする請求項１記載の受信回路。
3. 前記補正回路は、前記第１の判定回路の判定値の位相毎のビットエラーレートのばらつきを低減するための前記第３の位相情報を生成することを特徴とする請求項１又は２記載の受信回路。
4. 前記補正回路は、前記第１の判定回路の判定値の位相毎のビットエラーレートと前記位相毎のビットエラーレートの平均値とを基に前記第３の位相情報を生成することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
5. 前記補正回路は、前記加算器が第１のシフト量を加算した場合のビットエラーレートと前記加算器が第２のシフト量を加算した場合のビットエラーレートとを基に前記第３の位相情報を生成することを特徴とする請求項４記載の受信回路。
6. 前記第１の位相調整回路は、前記第２の位相情報及び前記第３の位相情報を基に、複数のリファレンスクロック信号を位相補間することにより前記第１のクロック信号を生成する第１の位相補間回路を有し、
   前記第２の位相調整回路は、前記第１の位相情報を基に、複数のリファレンスクロック信号を位相補間することにより前記第２のクロック信号を生成する第２の位相補間回路を有することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
7. 前記第１の位相調整回路は、前記第２の位相情報を基に、複数のリファレンスクロック信号を位相補間することによりクロック信号を生成する第１の位相補間回路と、前記第３の位相情報を基に、前記第１の位相補間回路により生成されるクロック信号を遅延することにより前記第１のクロック信号を生成する第１の遅延回路とを有し、
   前記第２の位相調整回路は、前記第１の位相情報を基に、複数のリファレンスクロック信号を位相補間することによりクロック信号を生成する第２の位相補間回路と、前記第２の位相補間回路により生成されるクロック信号を遅延することにより前記第２のクロック信号を生成する第２の遅延回路とを有することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。

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