JP2014003375A - データ受信回路 - Google Patents

Abstract

【課題】ビットタイム歪に対する耐性を高める。
【解決手段】規定ビットタイムの２^Ｎ倍の同期用クロックで受信データを同期して同期受信信号を生成するとともに、同期受信信号からエッジを検出するエッジ検出部と、同期受信信号をサンプリングするための受信クロックと、受信クロックを一回おきに有効にするための受信クロックイネーブル信号とを生成する受信クロック抽出部とを備え、受信クロック抽出部は、同期用クロックでラップアラウンド動作するＮビット幅のカウンタを備え、カウンタの最上位ビットが変化したときに受信クロックイネーブル信号を反転させ、カウンタの最上位から２ビット目が変化したときに受信クロックを反転させ、エッジ検出信号を検出すると、その時点の受信クロックと受信クロックイネーブル信号との排他的論理和に応じて、次のカウント値をセットするデータ受信回路。
【選択図】図１

Description

本発明は、データ受信回路に関し、特に、各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信するデータ受信回路に関する。

計測・制御機器間でのディジタル通信を行なうための規格であるフィールドバス等の通信においてマンチェスターコードが用いられている。マンチェスターコードは、０／１の各ビットを示す信号の中央で信号レベルが変化する。これにより、伝送の基準となる受信クロックをデータ信号に重ねて送ることができる。

図７は、マンチェスターコードにエンコードされたデータを受信する従来のデータ受信回路の構成例を示すブロック図である。本図に示すように、通信伝送路５００からデータを受信するデータ受信回路４００は、ＭＡＵ４１０、エッジ検出部４２０、受信クロック抽出部４３０、コード検出部４４０、受信制御部４５０を備えている。通信伝送路５００は、同軸ケーブル等の有線であっても、無線であってもよい。

ＭＡＵ（Medium Attachment Unit）４１０は、通信伝送路５００の伝送媒体に流れる信号を受信信号に変換する。エッジ検出部４２０は、受信信号を、データ受信回路４００内部の同期用クロックで同期化して同期受信信号を生成するとともに、生成した同期受信信号から、立ち下がりエッジおよび立ち上がりエッジを検出して、エッジ検出信号を出力する。なお、同期用クロックは、Ｎを３以上の整数として、規定の通信速度の２^Ｎ倍とする。

図８は、同期受信信号の立ち下がりエッジおよび立ち上がりエッジから、エッジ検出信号が出力される様子を示す波形図である。マンチェスターコードの同期受信信号は、１ビットの転送時間に対応したビットタイムの中央で変化し、その変化が検出されて同期用クロック幅のエッジ検出信号が出力される。また、同じビット信号が連続する場合等には、後のビットタイムの開始においてもエッジ検出信号が出力される。したがって、エッジ検出信号は、ビットタイムの開始あるいは中央のいずれかを示すことになる。

図７の説明に戻って、受信クロック抽出部４３０は、同期用クロックとエッジ検出信号に基づいて、受信クロックと受信クロックイネーブル信号とを生成する。受信クロック信号は、コード検出部４４０が、中央で信号レベルが変化するビット信号をサンプリングするためのクロックである。１つのビット信号について、２回サンプリングを行なう必要があるため、受信クロックは、１ビットあたりの通信速度の２倍の速さのクロックである。

受信クロックイネーブル信号は、生成された受信クロックを入力する後段の受信制御部４５０が、受信クロックの１／２の速さである通信速度のクロックで動作できるように、受信クロックを一回おきに有効にさせる信号である。

コード検出部４４０は、同期受信信号を受信クロックの立ち上がりタイミングでサンプリングしてデコードし、コード種別信号および受信データを出力する。ここで、コード種別信号は、プリアンブル、スタートデリミタ、エンドデリミタ、データコード等を示す信号である。図９は、マンチェスターコードにおけるプリアンブル、スタートデリミタ、エンドデリミタの各コード定義と、データコード例（"１１００１０１０"）とを示している。

図７の説明に戻って、受信制御部４５０は、受信データとコード種別信号とを入力して、受信データの受信制御を行なう。この動作は、ビットタイムを基準に行なうため、受信制御部４５０は、受信クロックを、受信クロックイネーブル信号で一回おきに有効にして用いる。

受信クロック抽出部４３０は、同期用クロックとエッジ検出信号に基づいて受信クロックと受信クロックイネーブル信号を生成するために、クロック抽出カウンタ４３２を備えている。クロック抽出カウンタ４３２は、同期用クロックをカウントするカウンタであり、同期用クロックが規定の通信速度の２^Ｎ倍のとき、Ｎビット幅のラップアラウンド（wrap around）動作を行なう。すなわち、オーバーフローすると０に戻る。例えば、Ｎ＝４とすると、同期用クロック毎に、０、１、２、…、１４、１５、０、１、…と変化する。

Ｎ＝４の場合、規定の通信速度であれば、ビットタイムは、２^４＝１６クロック分であるから、図１０に示すように、受信クロックは、４クロック毎に反転させ、受信クロックイネーブル信号は、８クロック毎に反転させればよい。すなわち、クロック抽出カウンタ４３２のカウント値が４、８、１２、０に変化したときに受信クロックを反転させ、カウント値が８、０に変化したときに受信クロックイネーブル信号を反転させる。

Ｎビット幅のクロック抽出カウンタ４３２であれば、受信クロックは、クロック抽出カウンタ４３２の最上位から２ビット目が変化したときに反転させ、受信クロックイネーブル信号は、最上記ビットが変化したときに反転させればよい。

しかしながら、実際の通信においては、ビットタイム歪が生じて、ビットタイムが同期用クロックの２^Ｎクロック分よりも大きくなったり、小さくなる場合がある。この場合、図１１に示すように、受信クロックを基準としたサンプリング間隔と、同期受信信号のビットタイムとがずれるため、同期受信信号のサンプリングに失敗する場合がある。本図は、ビットタイムが２^Ｎクロックよりも大きい場合を例にしており、図中の破線円内で同じ信号を２回サンプリングしている。

このような事態を防ぐため、受信クロック抽出部４３０は、エッジ検出信号に基づいて、カウント値を調整するクロック抽出制御部４３１を備えている。クロック抽出制御部４３１は、エッジ検出信号を検出したときのクロック抽出カウンタ４３２のカウンタ値に応じて、次のカウント値を調整する。具体的には、規定通りの値よりも進んでいれば、カウンタ値を増加させず、規定通りの値よりも遅れて入れていれば、カウント値を通常よりも１多く増加させる。

すなわち、エッジ検出信号を検出したときのクロック抽出カウンタ４３２の下位（Ｎ−１）ビットの値が、１〜２^Ｎ−２であれば、次のカウンタ値を現カウント値のまま増加させず、下位（Ｎ−１）ビットの値が、２^Ｎ−２〜２^Ｎ−１−１であれば、次のカウンタ値を通常よりも１多い２だけ増加させる。前者の場合は、同じ値を２回カウントすることになり、後者の場合は、カウントを１つ飛ばすことになる。その他の場合は、調整する必要がないため、通常通りカウント値を１増加させる。

クロック抽出カウンタ４３２が４ビット幅のときは、規定の通信速度であれば、カウント値が０または８のときにエッジ検出信号が検出される。このため、カウント値が０または８のときにエッジ検出信号が検出された場合には、調整せずに通常通りカウント値を１増加させる。

これに対し、ビットタイムが規定より大きく、カウント値が１〜４、９〜１２のときにエッジ検出信号が検出された場合は、カウント値を現カウント値のまま増加させず、ビットタイムが規定より小さく、カウント値が５〜７、１３〜１５のときにエッジ検出信号が検出された場合は、カウント値を２増加させる。

例えば、図１２に示すように、ビットタイムが規定よりも大きく、タイミングＴ１において、カウント値が９のときにエッジ検出信号を検出したとする。この場合、次のカウント値を１０ではなく、現カウント値のまま９とする。これにより、以降のサンプリングタイミングを同期用クロックの１クロック分遅らせることができる。受信クロック抽出部４３０は、このような調整を行なうことにより、ビットタイミングの歪にカウント値を追随させるようにしている。

特開２００２−３０５５１０号公報

しかし、従来の調整方法では、カウント値の判定を行なって、次のカウント値を調整するクロック抽出制御部４３１が必要になるのに加え、ビットタイムの歪が蓄積すると同期受信信号のサンプリングに失敗するという問題がある。

例えば、上述の図１２は、ビットタイムが同期用クロック１８回分のデータが連続した場合を示している。タイミングＴ１の後、タイミングＴ２において、カウント値が１０のときに、エッジ検出信号が検出され、調整のため、次のカウント値が１０のままとなっている。その後、Ｔ３、Ｔ４、Ｔ５においてカウント値の調整が行なわれるが、エッジ検出信号検出時のカウント値は、２、１０、１１となっていき、本来の０あるいは８からのずれ幅が大きくなっていく。

そして、タイミングＴ６では、エッジ検出信号と、カウント値１２のサンプリングタイミングとが重なってしまい、ビットタイム前半のサンプリングに失敗してしまう。

ビットタイム歪が蓄積しないように、例えば、エッジ検出信号を検出する度に次のカウント値を中間値８の次の値である９にセットすることが考えられるが、エッジ検出信号は、ビットタイムの中間値８以外にもビットタイムの開始値０で発生する場合もある。このため、一律に９にセットすると、カウンタ値の最上位ビットの変化毎に反転する受信クロックイネーブル信号を生成することができなくなってしまう。

また、カウント値の進み、遅れ具合に応じてカウントの調整値を変更することも考えられるが、その分回路規模が大きくなってしまう。

そこで、本発明は、各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信して、受信クロックおよび受信クロックイネーブル信号を生成するデータ受信回路において、簡易な構成で、ビットタイム歪に対する耐性を高めることを目的とする。

上記課題を解決するため、本発明のデータ受信回路は、各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信するデータ受信回路であって、規定ビットタイムの２^Ｎ倍の同期用クロックで受信データを同期して同期受信信号を生成するとともに、生成した同期受信信号からエッジを検出して、エッジ検出信号を出力するエッジ検出部と、前記同期受信信号をサンプリングするための受信クロックと、前記受信クロックを一回おきに有効にするための受信クロックイネーブル信号とを生成する受信クロック抽出部とを備え、前記受信クロック抽出部は、前記同期用クロックでラップアラウンド動作するＮビット幅のカウンタを備え、前記カウンタの最上位ビットが変化したときに受信クロックイネーブル信号を反転させ、前記カウンタの最上位から２ビット目が変化したときに受信クロックを反転させ、前記エッジ検出信号を検出すると、その時点の受信クロックと受信クロックイネーブル信号との排他的論理和に応じて、次のカウント値をセットすることを特徴とする。
ここで、前記受信クロック抽出部は、次のカウント値を、最上位ビットおよび最下位ビットのみ１、最下位ビットのみ１のいずれかにセットすることができる。
より具体的には、前記受信クロック抽出部は、カウントの開始時において受信クロックと受信クロックイネーブル信号とが同相であれば、排他的論理和が１のときに、次のカウント値を、最上位ビットおよび最下位ビットのみ１にセットし、排他的論理和が０のときに、次のカウント値を、最下位ビットのみ１にセットすることができる。
また、前記受信クロック抽出部は、カウントの開始時において受信クロックと受信クロックイネーブル信号とが逆相であれば、排他的論理和が１のときに、次のカウント値を、最下位ビットのみ１にセットし、排他的論理和が０のときに、次のカウント値を、最上位ビットおよび最下位ビットのみ１にセットすることができる。

本発明によれば、各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信して、受信クロックおよび受信クロックイネーブル信号を生成するデータ受信回路において、簡易な構成で、ビットタイム歪に対する耐性を高めることができる。

マンチェスターコードにエンコードされたデータを受信する本実施形態のデータ受信回路の構成例を示すブロック図である。 受信クロックと受信クロックイネーブル信号との排他的論理和を説明する図である。 クロック抽出カウンタの構成例を示すブロック図である。 受信クロック抽出部の動作を説明するフローチャートである。 本実施形態のデータ受信回路のカウント調整法を説明する図である。 本実施形態のデータ受信回路のカウント調整法を説明する図である。 マンチェスターコードにエンコードされたデータを受信する従来のデータ受信回路の構成例を示すブロック図である。 同期受信信号の立ち下がりエッジおよび立ち上がりエッジから、エッジ検出信号が出力される様子を示す波形図である。 マンチェスターコードにおけるコード定義とデータコード例とを示す図である。 規定の通信速度における受信クロックと受信クロックイネーブル信号の生成を説明する図である。 ビットタイム歪みについて説明する図である。 従来のデータ受信回路のカウント調整法および問題点を説明する図である。

本発明の実施の形態について図面を参照して説明する。図１は、マンチェスターコードにエンコードされたデータを受信する本実施形態のデータ受信回路の構成例を示すブロック図である。ただし、本発明は、マンチェスターコードに限られず、０／１の各ビットを示す信号の中央で信号レベルが変化するバイフェーズコードにエンコードされたデータを受信するデータ受信回路全般に適用することができる。

本図に示すように、通信伝送路５００からデータを受信するデータ受信回路１００は、ＭＡＵ１１０、エッジ検出部１２０、受信クロック抽出部１３０、コード検出部１４０、受信制御部１５０を備えている。通信伝送路５００は、同軸ケーブル等の有線であっても、無線であってもよい。

ＭＡＵ（Medium Attachment Unit）１１０は、従来と同様に、通信伝送路５００の伝送媒体に流れる信号を受信信号に変換する。エッジ検出部１２０は、従来と同様に、受信信号を、データ受信回路１００内部の同期用クロックで同期化して同期受信信号を生成するとともに、生成した同期受信信号から、立ち下がりエッジおよび立ち上がりエッジを検出して、エッジ検出信号を出力する。なお、同期用クロックは、Ｎを３以上の整数として、規定の通信速度の２^Ｎ倍とする。

受信クロック抽出部１３０は、同期用クロックとエッジ検出信号に基づいて、受信クロックと受信クロックイネーブル信号とを生成する。受信クロックと受信クロックイネーブル信号の用途は、従来と同様である。

コード検出部１４０は、従来と同様に、同期受信信号を受信クロックの立ち上がりタイミングでサンプリングしてデコードし、コード種別信号および受信データを出力する。

受信制御部１５０は、従来と同様に、受信データとコード種別信号とを入力して、受信データの受信制御を行なう。この動作は、ビットタイムを基準に行なうため、受信制御部１５０は、受信クロックを、受信クロックイネーブル信号で一回おきに有効にして用いる。

受信クロック抽出部１３０は、同期用クロックとエッジ検出信号に基づいて受信クロックと受信クロックイネーブル信号を生成するために、クロック抽出カウンタ１３１を備えている。クロック抽出カウンタ１３１は、同期用クロックをカウントするカウンタであり、同期用クロックが規定の通信速度の２^Ｎ倍のとき、Ｎビット幅のラップアラウンド（wrap around）動作を行なう。すなわち、オーバーフローすると０に戻る。例えば、Ｎ＝４とすると、同期用クロック毎に、０、１、２、…、１４、１５、０、１、…と変化する。

そして、クロック抽出カウンタ１３１の最上位から２ビット目が変化したときに受信クロックを反転させ、最上記ビットが変化したときに受信クロックイネーブル信号を反転させる。Ｎ＝４の場合は、クロック抽出カウンタ１３１のカウント値が４、８、１２、０に変化したときに受信クロックを反転させ、カウント値が８、０に変化したときに受信クロックイネーブル信号を反転させる。

本実施形態において、クロック抽出カウンタ１３１は、ビットタイム歪にカウンタ値を追随させるために、エッジ検出信号が入力されると、次のカウンタ値を最下位ビットのみ１の値、あるいは、最上位ビットおよび最下位ビットのみ１の値にセットする。

規定通りのビットタイムであれば、全ビット０、あるいは、最上位ビットのみ１のカウント値でエッジ検出信号が検出されるため、エッジ検出信号が検出された次のカウント値を最下位ビットのみ１の値、あるいは、最上位ビットおよび最下位ビットのみ１の値にセットすればよい。

このとき、ビットタイム歪により、エッジ検出信号が検出されたときのカウント値が全ビット０の方に近ければ、次のカウント値を最下位ビットのみ１の値にセットし、エッジ検出信号が検出されたときのカウント値が最上位ビットのみ１の方に近ければ、次のカウント値を最上位ビットおよび最下位ビットのみ１の値にセットする。

Ｎ＝４のときは、エッジ検出信号が検出されたときのカウント値が８に近い４〜１１であれば、次のカウント値を９（＝１００１）にセットし、カウント値が０に近い１２〜１５、０〜３であれば、次のカウント値を１（＝０００１）にセットする。

ただし、エッジ検出信号が検出されたときのカウント値を判別すると、受信クロック抽出部１３０の回路規模が大きくなってしまう。そこで、本実施形態では、簡易な構成で実現するために、エッジ検出信号が検出されたときの受信クロックと受信クロックイネーブル信号との排他的論理和（ＸＯＲ）に基づいて、次のカウント値をどちらに設定するかを決定する。

図２（ａ）に示すように、カウント開始時の初期状態において受信クロックと受信クロックイネーブル信号とが同相のときは、受信クロックと受信クロックイネーブル信号との排他的論理和が１であれば、次のカウント値を最上位ビットおよび最下位ビットのみ１である９（＝１００１）にセットし、受信クロックと受信クロックイネーブル信号との排他的論理和が０であれば、次のカウント値を最下位ビットのみ１である１（＝０００１）にセットする。なお、図２は、Ｎ＝４のときの例である。

また、図２（ｂ）に示すように、カウント開始時の初期状態において受信クロックと受信クロックイネーブル信号とが逆相のときは、受信クロックと受信クロックイネーブル信号との排他的論理和が１であれば、次のカウント値を０（＝０００１）にセットし、受信クロックと受信クロックイネーブル信号との排他的論理和が０であれば、次のカウント値を９（＝１００１）にセットする。

図３は、このような動作を実現するクロック抽出カウンタ１３１の構成例を示すブロック図である。本図は４ビットの場合の構成例であり、同期用クロックでカウントアップするカウンタを基本構成とし、最上位ビットｄ［３］を受信クロックイネーブル信号として取り出し、最上位から２ビット目ｄ［２］を受信クロックとして取りだしている。

そして、エッジ検出信号が入力されると、最下位ビットｄ［０］を１とし、ｄ［１］およびｄ［２］を０とする。また、最上位ビットｄ［３］は、受信クロックと受信クロックイネーブル信号との排他的論理和をセットする。ここでは、カウント開始時の初期状態において受信クロックと受信クロックイネーブル信号とが同相の場合を例にしている。

図４は、本実施形態の受信クロック抽出部１３０の動作を説明するフローチャートである。まず、初期設定としてカウント値を０にセットし、受信クロックと受信クロックイネーブル信号を初期値とする（Ｓ１０１）。ここでは、受信クロックと受信クロックイネーブル信号とも同相の０にセットする。

同期用クロックが入力されると（Ｓ１０２）、同じタイミングでエッジ検出信号が入力されたかどうかを判定する（Ｓ１０３）。エッジ検出信号が入力されていない場合（Ｓ１０３：Ｎｏ）は、次の同期用クロックでカウンタを１増加させる（Ｓ１０４）。

一方、エッジ検出信号が入力されている場合（Ｓ１０３：Ｙｅｓ）は、次の同期クロックでカウンタ値をセットする（Ｓ１０５）。カウンタ値のセットは、受信クロックと受信クロックイネーブル信号との排他的論理和が１であれば、最上位ビットおよび最下位ビットのみ１にセットし、受信クロックと受信クロックイネーブル信号との排他的論理和が０であれば、最下位ビットのみ１にセットする。

前同期クロックにおける判定結果に基づいてカウンタが更新された結果、上位から２ビット目が変化した場合（Ｓ１０６：Ｙｅｓ）は、受信クロックを反転する（Ｓ１０７）。また、最上位ビットが変化した場合（Ｓ１０８：Ｙｅｓ）は、受信クロックイネーブル信号を反転させる（Ｓ１０９）。受信クロック抽出部１３０は、以上の処理を、終了するまで繰り返す（Ｓ１１０）。

このような動作を行なうことにより、各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信して受信クロックおよび受信クロックイネーブル信号を生成するデータ受信回路において、簡易な構成で、ビットタイム歪に対する耐性を高めることが可能となる。具体的には、２つの基準カウント値のうち近い方のカウント値側にセットするため、１ビットタイムに対して、±（２^Ｎ−２−１）クロックまでのビットタイム歪が許容範囲となる。

例えば、図５に示すように、ビットタイムが規定よりも大きい場合、タイミングＴ１でエッジ検出信号が検出されると、受信クロックと受信クロックイネーブル信号との排他的論理和は１であるため、次のカウント値は９にセットされる。この結果、９が２回カウントされることになる。なお、図５は、Ｎ＝４のときを例にしている。

タイミングＴ２においても同様に、次のカウント値は９にセットされる。この結果、９と１０が２回カウントされることになり、ビットタイム歪の大きさに応じた調整がなされる。その後、タイミングＴ３でエッジ検出信号が検出されると、受信クロックと受信クロックイネーブル信号との排他的論理和は０であるため、次のカウント値は１にセットされる。このような動作を繰り返すことで、ビットタイムの歪は蓄積せず、受信クロックを基準としたタイミングで正常にサンプリングを行なうことができる。また、受信クロックイネーブル信号は、受信クロックを一回おきに有効にすることができる。

また、図６に示すように、ビットタイムが規定よりも小さい場合、タイミングＴ１でエッジ検出信号が検出されると、受信クロックと受信クロックイネーブル信号との排他的論理和は１であるため、次のカウント値は９にセットされる。この結果、８が飛ばされることになる。なお、８が飛ばされた場合であっても、９において最上位ビットおよび２番目のビットが変化するため、受信クロックおよび受信クロックイネーブル信号は正常に反転する。図６も、Ｎ＝４のときを例にしている。

タイミングＴ２においても同様に、次のカウント値は９にセットされる。この結果、７と８が飛ばされることになり、ビットタイム歪の大きさに応じた調整がなされる。その後、タイミングＴ３でエッジ検出信号が検出されると、受信クロックと受信クロックイネーブル信号との排他的論理和は０であるため、次のカウント値は１にセットされる。このような動作を繰り返すことで、ビットタイムの歪は蓄積せず、受信クロックを基準としたタイミングで正常にサンプリングを行なうことができる。また、受信クロックイネーブル信号は、受信クロックを一回おきに有効にすることができる。

また、規定よりも長いビットタイムと規定よりも短いビットタイムとがランダムに混在する場合や、ビットタイムの変動が大きい場合であっても、同様の調整が行なわれ、ビットタイムの歪は蓄積せず、受信クロックを基準としたタイミングで正常にサンプリングを行なうことができる。また、受信クロックイネーブル信号は、受信クロックを一回おきに有効にすることができる。

１００…データ受信回路、１１０…ＭＡＵ、１２０…エッジ検出部、１３０…受信クロック抽出部、１３１…クロック抽出カウンタ、１４０…コード検出部、１５０…受信制御部、４００…データ受信回路、４１０…ＭＡＵ、４２０…エッジ検出部、４３０…受信クロック抽出部、４３１…クロック抽出制御部、４３２…クロック抽出カウンタ、４４０…コード検出部、４５０…受信制御部、５００…通信伝送路

Claims (4)

1. 各ビットを示す信号の中央で信号レベルが変化するコードにエンコードされたデータを受信するデータ受信回路であって、
   規定ビットタイムの２^Ｎ倍の同期用クロックで受信データを同期して同期受信信号を生成するとともに、生成した同期受信信号からエッジを検出して、エッジ検出信号を出力するエッジ検出部と、
   前記同期受信信号をサンプリングするための受信クロックと、前記受信クロックを一回おきに有効にするための受信クロックイネーブル信号とを生成する受信クロック抽出部とを備え、
   前記受信クロック抽出部は、
   前記同期用クロックでラップアラウンド動作するＮビット幅のカウンタを備え、
   前記カウンタの最上位ビットが変化したときに受信クロックイネーブル信号を反転させ、
   前記カウンタの最上位から２ビット目が変化したときに受信クロックを反転させ、
   前記エッジ検出信号を検出すると、その時点の受信クロックと受信クロックイネーブル信号との排他的論理和に応じて、次のカウント値をセットすることを特徴とするデータ受信回路。
2. 前記受信クロック抽出部は、次のカウント値を、最上位ビットおよび最下位ビットのみ１、最下位ビットのみ１のいずれかにセットすることを特徴とする請求項１に記載のデータ受信回路。
3. 前記受信クロック抽出部は、
   カウントの開始時において受信クロックと受信クロックイネーブル信号とが同相であれば、排他的論理和が１のときに、次のカウント値を、最上位ビットおよび最下位ビットのみ１にセットし、排他的論理和が０のときに、次のカウント値を、最下位ビットのみ１にセットすることを特徴とする請求項２に記載のデータ受信回路。
4. 前記受信クロック抽出部は、
   カウントの開始時において受信クロックと受信クロックイネーブル信号とが逆相であれば、排他的論理和が１のときに、次のカウント値を、最下位ビットのみ１にセットし、排他的論理和が０のときに、次のカウント値を、最上位ビットおよび最下位ビットのみ１にセットすることを特徴とする請求項２または３に記載のデータ受信回路。