JP7169781B2 - 信号処理装置および方法 - Google Patents
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Description
差動入力信号を処理する信号処理装置であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信手段と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出手段と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出手段と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成手段と、
前記クロックを生成するクロック生成手段であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成手段と、を備える。
以下、第1実施形態の、差動入力信号を処理する信号処理装置の一例としての、受信回路について説明する。図1は、第1実施形態に係る受信回路100の構成例を示すブロック図である。受信回路100は、送信回路10から出力された差動入力信号120を受信し、差動入力信号120に対応する出力信号125を生成し、出力する。
第1実施形態は、受信回路100において差動出力信号OUTP121と差動出力信号OUTN122のいずれか、もしくは両方のデューティが崩れたとしても、差動の立上りのエッジを検出することでデューティのずれを抑える例を示した。一方、第1実施形態では、生成回路104は、第一エッジ検出信号123と第二エッジ検出信号124の排他的論理和(XOR)で出力信号125を形成している。この生成回路104においても立上り、立下りの駆動力の差でデューティのずれが生じる。生成回路104におけるこのようなデューティのずれは、データレートが数Gbpsを超える高速伝送において受信特性に影響する。従って、生成回路104の信号の立上り時と立下り時の駆動力の差で生じるデューティのずれの影響を低減することが望ましい。そこで、第2実施形態では、受信部101におけるデューティずれの影響を低減または解消することに加えて、生成回路104そのもので発生するデューティずれの影響も低減または解消する回路構成を示す。
第2実施形態では、第1実施形態の受信部101のデューティずれの影響を抑えることに加えて、生成回路104そのもので発生するデューティずれの影響を低減する回路構成例を示した。第2実施形態では、第一エッジ検出信号123と第二エッジ検出信号124のサンプリングに用いるクロック126が受信回路100の外部から供給されている。第3実施形態では、第一エッジ検出信号123と第二エッジ検出信号124をサンプリングするためのクロックを生成するための回路を受信回路100に設けた例を説明する。
(1)第一エッジ検出信号123を再生クロック152の立上りのタイミングでサンプリングして、第一サンプリング信号130を出力する。
(2)第二エッジ検出信号124を再生クロック152の立上りのタイミングでサンプリングして、第二サンプリング信号131を出力する。
(3)第一エッジ検出信号123を再生クロック152の立下りのタイミングでサンプリングして、第三サンプリング信号153を出力する。
(4)第二エッジ検出信号124を再生クロック152の立下りのタイミングでサンプリングして、第四サンプリング信号154を出力する。
第4実施形態では、第3実施形態において示した位相計算回路106の具体的な構成例を説明する。位相計算回路106は、出力信号125と位相計算信号155の位相関係から位相情報151を生成する回路である。第4実施形態では、位相計算回路106の具体例としてBang-Bang型位相比較器の構成を用いた構成を示す。なお、Bang-Bang型位相比較器そのものは公知の技術である。Bang-Bang型位相比較器では、クロックの立上りと立下りでデータをサンプリングして、サンプリングのどのタイミングでデータが遷移するかにより位相を検出する。
Claims (8)
- 差動入力信号を処理する信号処理装置であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信手段と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出手段と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出手段と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成手段と、
前記クロックを生成するクロック生成手段であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成手段と、を備えることを特徴とする信号処理装置。 - 前記第一エッジ検出手段は、前記一方の信号の立上りまたは立下りの検出に応じて、前記第一エッジ検出信号の出力を反転することを特徴とする請求項1に記載の信号処理装置。
- 前記第二エッジ検出手段は、前記他方の信号の立上りまたは立下りの検出に応じて、前記第一エッジ検出手段が出力している前記第一エッジ検出信号を前記第二エッジ検出信号として出力することを特徴とする請求項2に記載の信号処理装置。
- 前記生成手段は、出力信号として、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれの前記サンプリング信号の排他的論理和を出力することを特徴とする請求項1乃至3のいずれか1項に記載の信号処理装置。
- 前記クロック生成手段は、前記第一エッジ検出信号と前記第二エッジ検出信号を前記クロックの立上りでサンプリングして得られた信号の排他的論理和により得られる第1の信号と、前記第一エッジ検出信号と前記第二エッジ検出信号を前記クロックの立下りでサンプリングして得られた信号の排他的論理和により得られる第2の信号との位相関係に基づいて、前記クロックの位相を調整することを特徴とする請求項1乃至4のいずれか1項に記載の信号処理装置。
- 前記第1の信号と前記第2の信号に基づいて前記クロックの位相を進めることおよび遅らせることを指示する位相情報を生成する位相計算手段をさらに備えることを特徴とする請求項5に記載の信号処理装置。
- 前記位相計算手段は、Bang-Bang型位相比較器を備えることを特徴とする請求項6に記載の信号処理装置。
- 差動入力信号を処理する信号処理方法であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信工程と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出工程と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出工程と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成工程と、
前記クロックを生成するクロック生成工程であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成工程と、を備えることを特徴とする信号処理方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2006254447A (ja) | 2005-03-08 | 2006-09-21 | Synthesys Research Inc | エッジ検出信号の位相を変調する方法及び装置 |
US20060273827A1 (en) | 2005-06-02 | 2006-12-07 | Samsung Electronics Co., Ltd. | Systems, apparatuses and methods for synchronizing clock signals |
JP2013009118A (ja) | 2011-06-23 | 2013-01-10 | Panasonic Corp | 差動入力インターフェース回路、表示ドライバic、表示パネルモジュールおよび画像表示装置 |
US20160103423A1 (en) | 2014-10-14 | 2016-04-14 | Intel Corporation | Bang-Bang Time to Digital Converter Systems and Methods |
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JP2006254447A (ja) | 2005-03-08 | 2006-09-21 | Synthesys Research Inc | エッジ検出信号の位相を変調する方法及び装置 |
US20060273827A1 (en) | 2005-06-02 | 2006-12-07 | Samsung Electronics Co., Ltd. | Systems, apparatuses and methods for synchronizing clock signals |
JP2013009118A (ja) | 2011-06-23 | 2013-01-10 | Panasonic Corp | 差動入力インターフェース回路、表示ドライバic、表示パネルモジュールおよび画像表示装置 |
US20160103423A1 (en) | 2014-10-14 | 2016-04-14 | Intel Corporation | Bang-Bang Time to Digital Converter Systems and Methods |
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