JP7169781B2

JP7169781B2 - 信号処理装置および方法

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Publication number: JP7169781B2
Application number: JP2018110509A
Authority: JP
Inventors: 豊旗浅澤; 伸逸山下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2018-06-08
Filing date: 2018-06-08
Publication date: 2022-11-11
Anticipated expiration: 2038-06-08
Also published as: JP2019213166A

Description

本発明は、信号処理装置及び方法に関し、特に、シリアル伝送における差動信号を処理する信号処理技術に関する。

半導体集積回路の高性能化、大容量化、高速化に伴い、半導体チップ間などにおけるデータ伝送の高速化が求められている。高速化されたデータ伝送の受信回路においては、波形の時間軸方向の揺らぎが、データ伝送の受信特性（たとえば、ビットエラーレート）の劣化要因となる。時間軸方向の揺らぎの原因には、たとえばランダムジッタと呼ばれる時間軸方向のノイズ成分、もしくはデータ波形の立上りと立下りの遅延時間の差によるデューティのずれなどが挙げられる。受信回路でデューティのずれが生じる原因としては、例えば電源電圧や温度の変動により生じる、電子回路内部のＰＭＯＳ／ＮＭＯＳトランジスタの駆動力の差や差動シングル回路のミスマッチなどがある。特に、数Ｇｂｐｓを超える高速伝送になると、ピコ秒（ｐｓ）単位での時間軸方向の揺らぎが受信特性の劣化につながる。

特許文献１には、このようなデューティのずれを低減する受信回路として、入力信号である差動信号の立上り、もしくは立下りのみを使って波形を形成する構成が提案されている。特許文献１では、差動信号のそれぞれの信号の立上り（または立下り）遷移を検出して短パルスを生成し、その短パルスをＳＲ（セットリセット）ラッチ回路に入力して、波形を生成する。特許文献1によれば、差動信号の立上り（または立下り）のみを検出して波形を作るため、差動信号の立上りと立下りの遅延差で生じるデューティずれの影響が低減される。

特開２００３－０３７４８４号公報

しかしながら、特許文献１では、エッジの検出に短パルスを生成している。そのため、伝送レートよりも高速に動作する短いパルスを生成する必要があり、高速伝送への適応が困難であった。加えて、特許文献１の構成を用いた場合、波形生成回路のＳＲラッチ回路そのもので発生するデューティのずれが受信特性劣化の要因となり得る。

本発明は、信号処理時のデューティずれの影響を低減することを目的とする。

本発明の一態様による受信回路は以下の構成を備える。すなわち、
差動入力信号を処理する信号処理装置であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信手段と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出手段と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出手段と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成手段と、
前記クロックを生成するクロック生成手段であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成手段と、を備える。

本発明によれば、信号処理時のデューティずれの影響が低減される。

第１実施形態に係る受信回路の構成例を示すブロック図。第１実施形態に係る受信回路における信号波形を示す図。第２実施形態に係る受信回路の構成例を示すブロック図。第２実施形態に係る受信回路における信号波形を示す図。第３実施形態に係る受信回路の構成例を示すブロック図。第３実施形態に係る受信回路における信号波形を示す図。第３実施形態に係る受信回路における信号波形を示す図。第４実施形態に係る位相計算回路の構成例を示すブロック図。第４実施形態に係る受信回路における信号波形を示す図。

以下、添付図面を参照して本発明の実施形態のいくつかを説明する。尚、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また以下の実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

＜第１実施形態＞
以下、第１実施形態の、差動入力信号を処理する信号処理装置の一例としての、受信回路について説明する。図１は、第１実施形態に係る受信回路１００の構成例を示すブロック図である。受信回路１００は、送信回路１０から出力された差動入力信号１２０を受信し、差動入力信号１２０に対応する出力信号１２５を生成し、出力する。

受信部１０１は、送信回路１０から伝送される差動入力信号１２０を受信し、これを増幅して、差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２を出力する。なお、送信回路１０と受信回路１００は、別々の装置に設けられていてもよいし、１つの装置に設けられたものでもよい。いずれにしても、送信回路１０と受信回路１００との間では、差動信号を用いた信号伝送が行われ得る。例えば、ケーブル接続された装置間の高速シリアル伝送、１つの装置内の回路を接続するバスにおける高速シリアル伝送などに、受信回路１００を適用することができる。尚、送信回路１０と受信回路１００との間で、ソースシンクロナスのパラレル伝送を行うようにすることも可能である。

第一エッジ検出回路１０２は、入力信号としての差動出力信号ＯＵＴＰ１２１の一方向への遷移（例えば、立上り）を検出し、その遷移の検出に応じて信号値が切り替わる第一エッジ検出信号１２３を出力する。本実施形態では、第一エッジ検出回路１０２が、Ｄフリップフロップ（以下、ＤＦＦ１１１ａ）で構成される例を示す。本実施形態の第一エッジ検出回路１０２は、入力信号としての差動出力信号ＯＵＴＰ１２１をＤＦＦ１１１ａのクロック端子（ＣＬ）に入力し、出力の反転信号（ＱＢ）をデータ端子（Ｄ）に入力し、第一エッジ検出信号１２３（出力Ｑ）を出力する。結果、第一エッジ検出信号１２３は、差動出力信号ＯＵＴＰ１２１の立上りの検出に応じて出力が反転する（ＨｉｇｈとＬｏｗが切り替わる）信号となる。

第二エッジ検出回路１０３は、入力信号としての差動出力信号ＯＵＴＮ１２２の一方向の遷移（例えば、立上り）を検出し、その遷移の検出に応じて信号値が切り替わる第二エッジ検出信号１２４を出力する。本実施形態では、第一エッジ検出回路１０２と同様、第二エッジ検出回路１０３がＤフリップフロップ（以下、ＤＦＦ１１１ｂ）で構成される例を示す。第二エッジ検出回路１０３は、第一エッジ検出信号１２３をＤＦＦ１１１ｂのデータ端子（Ｄ）に入力し、差動出力信号ＯＵＴＮ１２２をＤＦＦ１１１ｂのクロック端子（ＣＬ）に入力し、第二エッジ検出信号１２４（Ｑ）を出力する。結果、第二エッジ検出信号１２４は、差動出力信号ＯＵＴＮ１２２の立上りの検出に応じて、その時点における第一エッジ検出信号１２３の状態を反映したものとなる。なお、本実施形態の第一エッジ検出回路１０２と第二エッジ検出回路１０３は入力信号の立上りを検出する例を示したが、立下り信号が用いられてもよい。また、差動出力信号ＯＵＴＰ１２１をＤＦＦ１１１ｂのクロック端子に、差動出力信号ＯＵＴＮ１２２をＤＦＦ１１１ａのクロック端子に入力するようにしてもよい。

生成回路１０４は、第一エッジ検出信号１２３と第二エッジ検出信号１２４の２つのエッジ検出信号に基づいて、出力信号１２５を生成し、出力する回路である。第１実施形態の生成回路１０４は排他的論理和（以下、ＸＯＲ１１２と記載）で構成され、第一エッジ検出信号１２３と第二エッジ検出信号１２４の排他的論理和を出力信号１２５として出力する。

次に、第１実施形態によるデューティのずれの影響を低減する受信回路１００の動作について説明する。図２は、第１実施形態による受信回路１００の動作を説明するタイミングチャートである。本実施形態では受信部１０１の出力の立上りと立下りの遅延差でデューティずれが発生し、差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２の立上りを基準として、立下りにデューティずれが生じる場合の例を示す。本実施形態では、受信部１０１の作動出力信号の立上りのみ（あるいは立下りのみ）を用いて波形を生成することで、デューティずれの影響を受けない出力信号１２５を生成する。

波形の時間方向の位相のずれ（ジッタ）には、製造時の半導体のばらつきで発生する「固定的なジッタ」と、動作時にノイズによってランダムに発生する「ランダムなジッタ」がある。本実施形態では、固定的なジッタによる影響を低減する。図２において、差動出力信号ＯＵＴＰ１２１は、時間Ｔ１、Ｔ３で立ち上り、時間Ｔ２、Ｔ４で立ち下がる。第１実施形態では、差動出力信号ＯＵＴＰ１２１は信号の立下りにデューティのずれの影響があり、立下りのタイミングは時間Ｔ２、Ｔ４に対し固定的にずれる例を示す。同様に差動出力信号ＯＵＴＮ１２２は、時間Ｔ２、Ｔ４で立ち上り、時間Ｔ１、Ｔ３で立ち下がる。第１実施形態では、差動出力信号ＯＵＴＮ１２２では立下りにデューティのずれの影響があり、立下りのタイミングは時間Ｔ１、Ｔ３に対し固定的にずれる例を示す。

差動出力信号ＯＵＴＰ１２１は時間Ｔ１、Ｔ３において立ち上がる。第一エッジ検出回路１０２は、差動出力信号ＯＵＴＰ１２１の立上りを検出すると、第一エッジ検出信号１２３を反転する。また、時間Ｔ２、Ｔ４において差動出力信号ＯＵＴＮ１２２が立ち上がる。第二エッジ検出回路１０３は、差動出力信号ＯＵＴＮ１２２の立上りの検出に応じて、第一エッジ検出信号１２３の値を保持し、これを第二エッジ検出信号１２４として出力する。出力信号１２５は、第一エッジ検出信号１２３と第二エッジ検出信号１２４の２つの信号の排他的論理和を出力する。すなわち、出力信号１２５は、第一エッジ検出信号１２３と第二エッジ検出信号１２４のいずれか一方がＨｉｇｈで他方がＬｏｗとなっているタイミングでＨｉｇｈとなり、その他の状態でＬｏｗとなる。

以上のように、第１実施形態の受信回路１００では、差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２のそれぞれの立上りエッジを検出して波形を生成する。これにより、差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２のいずれか、もしくは両方に存在するデューティのずれの影響を受けずに（影響を低減して）、出力信号１２５が生成される。

また、第１実施形態では、第一エッジ検出回路１０２と第二エッジ検出回路１０３がそれぞれＤＦＦ１１１ａとＤＦＦ１１１ｂを用いて構成され、生成回路１０４がＸＯＲ１１２を用いて構成される例を示した。第１実施形態の構成によれば、第一エッジ検出信号１２３と第二エッジ検出信号１２４は、差動入力信号１２０より高速に遷移することはない。そのため、エッジを検出して短パルスを生成し、その出力をＳＲラッチ回路に入力する公知のデューティ補正回路と比べて、本実施形態は高速な信号を生成する必要がなく、高速化が容易である。すなわち、本実施形態の受信回路１００は、高速な入力信号（高速シリアル伝送）に適した回路構成である。以上のように、第１実施形態の受信回路１００によれば、差動入力信号１２０から生成された出力信号１２５は、受信部１０１で発生するデューティずれの影響を受けないまたは低減されたものとなる。

なお、第１実施形態の構成はたとえば差動信号のように２信号の立上りおよび立下りが、２入力で交互に生じることを前提とした回路構成であり、片側に連続で遷移が生じる構成では波形を生成できない。

＜第２実施形態＞
第１実施形態は、受信回路１００において差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２のいずれか、もしくは両方のデューティが崩れたとしても、差動の立上りのエッジを検出することでデューティのずれを抑える例を示した。一方、第１実施形態では、生成回路１０４は、第一エッジ検出信号１２３と第二エッジ検出信号１２４の排他的論理和（ＸＯＲ）で出力信号１２５を形成している。この生成回路１０４においても立上り、立下りの駆動力の差でデューティのずれが生じる。生成回路１０４におけるこのようなデューティのずれは、データレートが数Ｇｂｐｓを超える高速伝送において受信特性に影響する。従って、生成回路１０４の信号の立上り時と立下り時の駆動力の差で生じるデューティのずれの影響を低減することが望ましい。そこで、第２実施形態では、受信部１０１におけるデューティずれの影響を低減または解消することに加えて、生成回路１０４そのもので発生するデューティずれの影響も低減または解消する回路構成を示す。

デューティのずれによる受信特性の劣化は、クロックによるサンプリングの対象となる入力信号にデューティずれがある場合に生じる。クロックによるサンプリング後の信号は、デジタル回路においてクロックでタイミングを管理することができるため、サンプリング後で発生するデューティのずれはタイミング管理を正しくすれば受信特性に影響しない。そこで、第２実施形態では、デューティずれが低減または解消されている第一エッジ検出信号１２３と第二エッジ検出信号１２４をクロックでサンプリングすることにより、生成回路１０４の出力信号におけるデューティずれによる影響を低減または解消する。

以下、図３を参照して、第２実施形態による受信回路１００について説明する。図３は、第２実施形態に係る信号処理装置としての、高速シリアル伝送における受信回路１００の構成例を示すブロック図である。受信回路１００は、送信回路１０（不図示）から出力された差動信号を差動入力信号１２０として受信し、出力信号１２５を出力する。なお、図３に示される第２実施形態の受信回路１００において、第１実施形態と同様の機能を持つ構成には図１と同一の参照番号を付してある。

図３に示すように、受信回路１００において、第一エッジ検出回路１０２および第二エッジ検出回路１０３と生成回路１０４との間にサンプリング回路１０５が設けられている。サンプリング回路１０５は、第一エッジ検出信号１２３をクロック１２６でサンプリングして、第一サンプリング信号１３０を出力するＤＦＦ１１１ｃを有する。また、サンプリング回路１０５は、第二エッジ検出信号１２４をクロック１２６でサンプリングして第二サンプリング信号１３１を出力するＤＦＦ１１１ｄを有する。生成回路１０４は、第一サンプリング信号１３０と第二サンプリング信号１３１を入力として、それらの排他的論理和（ＸＯＲ１１２）を出力信号１２５として出力する。なお、第２実施形態では、クロック１２６はエッジ検出信号が遷移しないタイミングで立ち上がるように調整されている。このようなクロックの位相調整の一例については、第３実施形態で詳述する。また、第２実施形態では、サンプリング回路１０５がクロック１２６の立上りでエッジ検出信号をサンプリングする例を示すが、クロック１２６の立下りでエッジ検出信号をサンプリングするようにしてもよい。

図４は、第２実施形態による受信回路１００の動作を示すタイミングチャートである。第１実施形態と同様、時間Ｔ１、Ｔ３で立ち上がる差動出力信号ＯＵＴＰ１２１の立上りの検出に応じて、第一エッジ検出信号１２３の信号（値）が反転する。また、時間Ｔ２、Ｔ４で立ち上がる差動出力信号ＯＵＴＮ１２２の立上りの検出に応じて、第二エッジ検出信号１２４が第一エッジ検出信号１２３の値（状態）に遷移する。第一サンプリング信号１３０は、ＤＦＦ１１１ｃが第一エッジ検出信号１２３をクロック１２６の立上りでサンプリングした波形であり、時間Ｔ５とＴ７で波形が遷移する（信号が反転する）。第二サンプリング信号１３１は、ＤＦＦ１１１ｄが第二エッジ検出信号１２４をクロック１２６の立上りでサンプリングした波形であり、時間Ｔ６とＴ８で波形が遷移する。出力信号１２５は、第一サンプリング信号１３０と第二サンプリング信号１３１の２つの信号の排他的論理和（ＸＯＲ１１２の出力）である。すなわち、第一サンプリング信号１３０と第二サンプリング信号１３１の一方がＨｉｇｈであり他方がＬｏｗであるタイミングで出力信号１２５はＨｉｇｈとなり、他の状態で出力信号１２５はＬｏｗとなる。

第２実施形態の冒頭で説明した通り、受信特性が劣化する要因の一つはサンプリング時の波形に重畳されるデューティのずれにある。これに対し、第２実施形態では、差動信号の立上り信号で生成した第一エッジ検出信号１２３と第二エッジ検出信号１２４をサンプリングする。すなわち、デューティずれが低減もしくは解消された信号（１２３，１２４）をサンプリングすることで、デューティずれの影響が低減または解消される。生成回路１０４はクロック１２６によるサンプリングを行った後に出力信号の波形生成を行うことで、受信回路１００の出力信号の生成時に生じるデューティずれの影響を低減することができる。

以上のように、第２実施形態では、第１実施形態と同様に、差動信号の立上りのみ（または立下りのみ）を利用することで受信部１０１において生じる差動出力信号ＯＵＴＰ１２１と差動出力信号ＯＵＴＮ１２２のデューティずれの影響を低減または解消する。加えて、第２実施形態では、出力信号１２５の波形が、第一エッジ検出信号１２３と第二エッジ検出信号１２４をサンプリングした後の信号に基づいて生成される。これにより、第２実施形態によれば、さらに、生成回路１０４で発生するデューティずれの影響を低減または解消し、受信特性を改善することができる。

＜第３実施形態＞
第２実施形態では、第１実施形態の受信部１０１のデューティずれの影響を抑えることに加えて、生成回路１０４そのもので発生するデューティずれの影響を低減する回路構成例を示した。第２実施形態では、第一エッジ検出信号１２３と第二エッジ検出信号１２４のサンプリングに用いるクロック１２６が受信回路１００の外部から供給されている。第３実施形態では、第一エッジ検出信号１２３と第二エッジ検出信号１２４をサンプリングするためのクロックを生成するための回路を受信回路１００に設けた例を説明する。

図５は、第３実施形態に係る、信号処理装置としての受信回路１００の構成例を示すブロック図である。受信回路１００は、送信回路１０（不図示）から、高速シリアル伝送により出力された差動入力信号１２０を受信し、出力信号１２５を出力する。なお、第３実施形態（図５）の受信回路１００において、第２実施形態（図３）で示した受信回路１００と同様の機能を有するブロックには、図３と同一の参照番号を付してある。

第３実施形態の受信回路１００は、第一エッジ検出信号１２３および第二エッジ検出信号１２４をサンプリングするためのクロックを生成及び調整するための位相計算回路１０６およびクロック生成回路１０７を有する。サンプリング回路１０５は、入力信号の値を、位相調整されたクロック（再生クロック１５２）の立上りもしくは立下りのタイミングで保持して出力する。サンプリング回路１０５は以下の４つの動作を行う。
（１）第一エッジ検出信号１２３を再生クロック１５２の立上りのタイミングでサンプリングして、第一サンプリング信号１３０を出力する。
（２）第二エッジ検出信号１２４を再生クロック１５２の立上りのタイミングでサンプリングして、第二サンプリング信号１３１を出力する。
（３）第一エッジ検出信号１２３を再生クロック１５２の立下りのタイミングでサンプリングして、第三サンプリング信号１５３を出力する。
（４）第二エッジ検出信号１２４を再生クロック１５２の立下りのタイミングでサンプリングして、第四サンプリング信号１５４を出力する。

生成回路１０４は、第一サンプリング信号１３０と第二サンプリング信号１３１をＸＯＲ１１２ａに入力して、出力信号１２５を出力する。また、生成回路１０４は、第三サンプリング信号１５３と第四サンプリング信号１５４をＸＯＲ１１２ｂに入力して、位相計算信号１５５を出力する。出力信号１２５は、再生クロック１５２を基準として差動入力信号１２０から生成された信号であり、クロック再生が正しく動作している場合には、差動入力信号１２０と論理が一致する。

位相計算回路１０６は、出力信号１２５と位相計算信号１５５の位相関係を計算して、再生クロック１５２の位相を進めることおよび遅らせることを指示する位相情報１５１を出力する。なお、第３実施形態では、出力信号１２５と位相計算信号１５５の位相関係は、サンプリング回路１０５に入力される２つのエッジ検出信号（第一エッジ検出信号１２３、第二エッジ検出信号１２４）と再生クロック１５２の位相関係と同じ関係にある。そのため、位相情報１５１はサンプリング回路１０５に入力される２つのエッジ検出信号と再生クロック１５２の位相関係の情報を持つ。

クロック生成回路１０７は、位相情報１５１をもとにして、再生クロック１５２の位相を調整して出力する。クロック生成回路１０７は、例えば、ループフィルタと電圧制御発振器で構成され得る。第３実施形態のクロック生成回路１０７は、再生クロック１５２の位相を、クロック生成回路１０７によりサンプリング回路１０５に入力される２つのエッジ検出信号と一致するように調整する。

図６と図７は、第３実施形態の動作を示すタイミングチャートである。図６のタイミングチャートは、再生クロック１５２の位相がエッジ検出信号（１２３、１２４）より進んでいる例を示す。また、図７のタイミングチャートは、再生クロック１５２の位相がエッジ検出信号（１２３、１２４）より遅れている例を示す。以下、主として第２実施形態と相違する点について説明する。

図６と図７において、第一サンプリング信号１３０は、第一エッジ検出信号１２３を再生クロック１５２の立上りでサンプリングした波形であり、時間Ｔ５とＴ７で波形が遷移する（信号の値が反転する）。第二サンプリング信号１３１は、第二エッジ検出信号１２４を再生クロック１５２の立上りでサンプリングした波形であり、時間Ｔ６とＴ８で波形が遷移する（信号の値が反転する）。第三サンプリング信号１５３は、第一エッジ検出信号１２３を再生クロック１５２の立下りでサンプリングした波形であり、時間Ｔ２とＴ９で波形が遷移する（信号の値が反転する）。第四サンプリング信号１５４は、第二エッジ検出信号１２４を再生クロック１５２の立下りでサンプリングした波形であり、時間Ｔ３とＴ１０で波形が遷移する（信号の値が反転する）。

生成回路１０４は、２信号の排他的論理和を出力するＸＯＲ１１２ａに第一サンプリング信号１３０と第二サンプリング信号１３１を入力し、ＸＯＲ１１２ａの出力を出力信号１２５として得る。すなわち、出力信号１２５は、第一サンプリング信号１３０と第二サンプリング信号１３１のいずれか一方がＨｉｇｈ、他方がＬｏｗのタイミングでＨｉｇｈとなる。また、生成回路１０４は、２信号の排他的論理和を出力するＸＯＲ１１２ｂに第三サンプリング信号１５３と第四サンプリング信号１５４を入力し、ＸＯＲ１１２ｂの出力を位相計算信号１５５として得る。すなわち、位相計算信号１５５は、第三サンプリング信号１５３と第四サンプリング信号１５４のいずれか一方がＨｉｇｈ、他方がＬｏｗのタイミングでＨｉｇｈとなる。

具体的に以下でエッジ検出信号と再生クロック１５２の位相関係について説明する。第一エッジ検出信号１２３の立上りがＴ１とＴ５の間の期間に、立下りがＴ３とＴ７の間の期間に生じる。また、第二エッジ検出信号１２４の立上りはＴ２とＴ６の間の期間に、立下りはＴ４とＴ８の間の期間に生じる。クロック生成回路１０７は、再生クロック１５２の立下り信号を２つのエッジ検出信号の遷移に合わせるように動作する。時間Ｔ１を例にとると、再生クロック１５２の立下りの位相は第一エッジ検出信号１２３に対して進んでいることがわかる。

この時、再生クロック１５２の立下りで第一エッジ検出信号１２３をサンプリングすると、時間Ｔ１の段階ではＬｏｗを保持し、その後の立下りのタイミングである時間Ｔ２で第三サンプリング信号が立ち上がる。このように、再生クロック１５２の位相がエッジ検出信号より進んでいる場合、再生クロック１５２の立下りで遷移を検出するタイミングが遅れる。そして、最終的に図６に示すように出力信号１２５と比べて、位相計算信号１５５の位相が遅れる結果となる。

逆に、図７に示すように再生クロック１５２の位相がエッジ検出信号に比べて遅れている場合、例えば第一エッジ検出信号１２３の立上りが時間Ｔ０とＴ１の間にある場合、Ｔ１で遷移後の第三サンプリング信号１５３が取得される。そのため、第三サンプリング信号１５３はＴ１で立ち上がることとなり、結果的に位相計算信号１５５は出力信号１２５より位相が早い状態となる。位相計算回路１０６は、出力信号１２５と位相計算信号１５５の位相関係からエッジ検出信号と再生クロック１５２の位相関係を取得して、位相情報１５１として出力する。

以上のように、第３実施形態によれば、デューティのずれの影響が低減または解消された第一エッジ検出信号１２３と第二エッジ検出信号１２４を再生クロック１５２でサンプリングする。再生クロック１５２でサンプリングされた後の信号、すなわち、サンプリング回路１０５から出力される４つのサンプリング信号（１３０，１３１，１５３，１５４）に重畳されるデューティずれは受信特性に影響しない。また、再生クロック１５２でサンプリングした後の信号はタイミングを管理できることから、出力信号１２５と位相計算信号１５５で生じるデューティのずれも受信特性に影響しない。従って、第３実施形態によれば、デューティずれによる受信特性の劣化を低減または解消することができ、再生クロック１５２の位相調整においてもデューティずれの影響を低減することができる。

＜第４実施形態＞
第４実施形態では、第３実施形態において示した位相計算回路１０６の具体的な構成例を説明する。位相計算回路１０６は、出力信号１２５と位相計算信号１５５の位相関係から位相情報１５１を生成する回路である。第４実施形態では、位相計算回路１０６の具体例としてＢａｎｇ－Ｂａｎｇ型位相比較器の構成を用いた構成を示す。なお、Ｂａｎｇ－Ｂａｎｇ型位相比較器そのものは公知の技術である。Ｂａｎｇ－Ｂａｎｇ型位相比較器では、クロックの立上りと立下りでデータをサンプリングして、サンプリングのどのタイミングでデータが遷移するかにより位相を検出する。

図８は、第４実施形態による位相計算回路１０６の回路構成例を示す図である。位相計算回路１０６は、出力信号１２５と位相計算信号１５５を再生クロック１５２でサンプリングして、それぞれ出力遅延信号１８０と位相計算遅延信号１８１として出力する。ＸＯＲ１１２ｃの出力である位相情報ＤＯＷＮ信号１８２は、出力信号１２５と位相計算遅延信号１８１の排他的論理和であり、再生クロック１５２の位相がエッジ検出信号より進んでいる場合にＨｉｇｈとなる。ＸＯＲ１１２ｄの出力である位相情報ＵＰ信号１８３は、出力遅延信号１８０と位相計算遅延信号１８１の排他的論理和であり、再生クロック１５２の位相がエッジ検出信号より遅れている場合にＨｉｇｈとなる信号である。

図９は、第４実施形態による受信回路１００の動作を説明する図である。図９（Ａ）は、再生クロック１５２の位相がエッジ検出信号より進んでいる場合のタイミングチャートである。図９（Ａ）において図示されていない信号（差動出力信号、エッジ検出信号など）は図６と同様である。図９（Ｂ）は、再生クロック１５２の位相がエッジ検出信号より遅れている場合のタイミングチャートである。図９（Ｂ）において、図示されていない信号（差動出力信号、エッジ検出信号など）は図７と同様である。

出力遅延信号１８０は、出力信号１２５を再生クロック１５２の１周期分遅延させた信号である。位相計算遅延信号１８１は、位相計算信号１５５を再生クロック１５２の半周期分遅延させた信号である。位相情報ＤＯＷＮ信号１８２は、出力信号１２５と位相計算遅延信号１８１の２つの信号の排他的論理和（ＸＯＲ１１２ｃ）の出力である。位相情報ＤＯＷＮ信号１８２は、出力信号１２５と位相計算遅延信号１８１のいずれか一方がＨｉｇｈで他方がＬｏｗのタイミングでＨｉｇｈとなり、他のタイミングでＬｏｗとなる。位相情報ＵＰ信号１８３は、出力遅延信号１８０と位相計算遅延信号１８１の２つの信号の排他的論理和（ＸＯＲ１１２ｄ）の出力である。位相情報ＵＰ信号１８３は、出力遅延信号１８０と位相計算遅延信号１８１のいずれか一方がＨｉｇｈで他方がＬｏｗのタイミングでＨｉｇｈとなり、他のタイミングでＬｏｗとなる。

図９（Ａ）に示すように、再生クロック１５２の位相がエッジ検出信号より進んでいる場合、出力信号１２５と位相計算遅延信号１８１にずれが生じる。そのため、両信号の値が一致しない期間において位相情報ＤＯＷＮ信号１８２はＨｉｇｈとなる。また、出力遅延信号１８０と位相計算遅延信号１８１は同じ波形となるため、位相情報ＵＰ信号１８３はＬｏｗとなる。一方、図９（Ｂ）に示すように、再生クロック１５２の位相がエッジ検出信号より遅れている場合、出力遅延信号１８０と位相計算遅延信号１８１にずれが生じる。そのため、両信号の値が一致しない期間において位相情報ＵＰ信号１８３はＨｉｇｈとなる。また、出力信号１２５と位相計算遅延信号１８１は同じ波形となるため、位相情報ＤＯＷＮ信号１８２はＬｏｗとなる。

位相情報１５１は、位相情報ＤＯＷＮ信号１８２と位相情報ＵＰ信号１８３を含む。クロック生成回路１０７は、位相情報１５１を入力して、位相情報ＤＯＷＮ信号１８２がＨｉｇｈの場合に再生クロック１５２の位相が遅れるように調整する。また、クロック生成回路１０７は、位相情報ＵＰ信号１８３がＨｉｇｈの場合に再生クロック１５２の位相が進むように調整する。クロック生成回路１０７は上記の動作をすることで、送信されてきたデータを受信できるように再生クロック１５２の位相（再生クロック１５２の立下り）を受信データの位相と一致するように調整する。これにより、エッジ検出信号が遷移しないタイミングで再生クロック１５２が立ち上がるように調整される。以上のように位相計算回路１０６は、出力信号１２５と位相計算信号１５５の位相関係から位相情報１５１を生成する。

以上のように、第４実施形態によれば、受信部のデューティのずれの影響を抑えることに加えて、位相情報にデューティのずれの影響が混入して、再生クロック１５２の位相調整が合わないことによる受信特性の劣化が生じることを抑えることができる。これにより、第４実施形態の受信回路１００は、より効果的にデューティのずれの影響を低減または解消し、受信特性を改善することができる。

１００：受信回路、１０１：受信部、１０２：第一エッジ検出回路、１０３：第二エッジ検出回路、１０４：生成回路、１２０：差動入力信号、１２１：差動出力信号ＯＵＴＰ、１２２：差動出力信号ＯＵＴＮ、１２３：第一エッジ検出信号、１２４：第二エッジ検出信号、１２５：出力信号

Claims

差動入力信号を処理する信号処理装置であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信手段と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出手段と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出手段と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成手段と、
前記クロックを生成するクロック生成手段であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成手段と、を備えることを特徴とする信号処理装置。
前記第一エッジ検出手段は、前記一方の信号の立上りまたは立下りの検出に応じて、前記第一エッジ検出信号の出力を反転することを特徴とする請求項１に記載の信号処理装置。
前記第二エッジ検出手段は、前記他方の信号の立上りまたは立下りの検出に応じて、前記第一エッジ検出手段が出力している前記第一エッジ検出信号を前記第二エッジ検出信号として出力することを特徴とする請求項２に記載の信号処理装置。
前記生成手段は、出力信号として、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれの前記サンプリング信号の排他的論理和を出力することを特徴とする請求項１乃至３のいずれか１項に記載の信号処理装置。
前記クロック生成手段は、前記第一エッジ検出信号と前記第二エッジ検出信号を前記クロックの立上りでサンプリングして得られた信号の排他的論理和により得られる第１の信号と、前記第一エッジ検出信号と前記第二エッジ検出信号を前記クロックの立下りでサンプリングして得られた信号の排他的論理和により得られる第２の信号との位相関係に基づいて、前記クロックの位相を調整することを特徴とする請求項１乃至４のいずれか１項に記載の信号処理装置。
前記第１の信号と前記第２の信号に基づいて前記クロックの位相を進めることおよび遅らせることを指示する位相情報を生成する位相計算手段をさらに備えることを特徴とする請求項５に記載の信号処理装置。
前記位相計算手段は、Ｂａｎｇ－Ｂａｎｇ型位相比較器を備えることを特徴とする請求項６に記載の信号処理装置。
差動入力信号を処理する信号処理方法であって、
入力された差動入力信号を増幅して差動出力信号を出力する受信工程と、
前記差動出力信号の一方の信号の一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第一エッジ検出信号を出力する第一エッジ検出工程と、
前記差動出力信号の他方の信号の前記一方向への遷移を検出し、当該遷移の検出に応じて信号値が切り替わる第二エッジ検出信号を出力する第二エッジ検出工程と、
前記第一エッジ検出信号と前記第二エッジ検出信号をそれぞれクロックによりサンプリングし、前記サンプリングにより得られた、前記第一エッジ検出信号と前記第二エッジ検出信号のそれぞれのサンプリング信号に基づいて、前記差動入力信号に対応する出力信号を生成する生成工程と、
前記クロックを生成するクロック生成工程であって、前記第一エッジ検出信号と前記第二エッジ検出信号とを、前記クロックの立上りと立下りでサンプリングした信号に基づいて前記クロックの位相を調整するクロック生成工程と、を備えることを特徴とする信号処理方法。