CN110391819B - 接收电路、包括其的半导体装置和使用其的半导体系统 - Google Patents
接收电路、包括其的半导体装置和使用其的半导体系统 Download PDFInfo
- Publication number
- CN110391819B CN110391819B CN201811452934.3A CN201811452934A CN110391819B CN 110391819 B CN110391819 B CN 110391819B CN 201811452934 A CN201811452934 A CN 201811452934A CN 110391819 B CN110391819 B CN 110391819B
- Authority
- CN
- China
- Prior art keywords
- signal
- clock signal
- sampling
- generate
- receive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000005070 sampling Methods 0.000 claims abstract description 126
- 230000003111 delayed effect Effects 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 230000000295 complement effect Effects 0.000 description 9
- 238000012549 training Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了接收电路、包括所述接收电路的半导体装置以及使用所述接收电路的半导体系统。所述半导体装置可以包括内部时钟发生电路、接收器和采样电路。所述内部时钟发生电路可以基于参考时钟信号产生接收时钟信号和采样时钟信号，所述采样时钟信号具有与所述接收时钟信号不同的相位。所述接收器可以与所述接收时钟信号同步地接收输入信号，并产生放大信号。所述采样电路可以与所述采样时钟信号同步地对所述放大信号进行采样，并产生输出信号。
Description
相关申请的交叉引用
本申请要求于2018年4月17日向韩国知识产权局提交的韩国专利申请号10-2018-0044303的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例总体而言涉及接收电路和包括接收电路的半导体装置，更具体地，涉及接收电路和/或包括接收电路的半导体装置，以及半导体系统。
背景技术
每个电子设备可以包括大量的电子组件。在电子设备之中，计算机系统可以包括由半导体构成的大量的半导体装置。构成计算机系统的半导体装置可以通过发送或接收时钟和数据而彼此通信。随着计算机系统的运行速度增加，半导体装置的运行速度也在增加。例如，时钟信号的频率在增加，使得可以在半导体装置之间以高速执行数据通信。
半导体装置可以与时钟信号同步地向外部装置发送数据，或者可以与时钟信号同步地接收从外部装置发送的数据。随着时钟信号频率的增加，用于发送和接收数据的时间裕度(余量)逐渐减小。另外，与减小的裕度成比例地，发送和接收的数据的眼(信号眼图中的“眼睛”图案)或有效窗口也在减小。半导体装置可以通过信号发送线与外部装置耦接。信号发送线可以包括用于发送时钟信号的时钟总线和用于发送数据的数据总线。在通过多个信号发送线发送某些信号的情况下，在相邻的信号发送线之间可能发生串扰。此外，由于在信号发送线中发生的反射，可能出现串扰。串扰可以作为进一步减少数据的眼或有效窗口的因素。
发明内容
在实施例中，一种半导体装置包括内部时钟发生电路、接收器和采样电路。所述内部时钟发生电路被配置为基于参考时钟信号来产生接收时钟信号和采样时钟信号，所述采样时钟信号具有与所述接收时钟信号不同的相位。所述接收器被配置为与接收时钟信号同步地接收输入信号，并产生放大信号。所述采样电路配置为与所述采样时钟信号同步地对所述放大信号进行采样，并产生输出信号。
在实施例中，一种半导体装置包括内部时钟发生电路、接收器和采样电路。所述内部时钟发生电路被配置为基于参考时钟信号来产生具有第一脉冲宽度的接收时钟信号和具有与所述第一脉冲宽度不同的第二脉冲宽度的采样时钟信号，所述采样时钟信号具有比所述接收时钟信号迟的相位。所述接收器被配置为与所述接收时钟信号同步地接收输入信号，并产生放大信号。所述采样电路被配置为与所述采样时钟信号同步地对所述放大信号进行采样，并产生输出信号。
在实施例中，一种接收电路包括接收器、信号线和采样电路。所述接收器被配置为与接收时钟信号同步地接收输入信号，并产生放大数据。所述信号线被配置为基于所述接收时钟信号来将所述放大数据的电平保持预定时间。所述采样电路被配置为与所述采样时钟信号同步地放大所述数据线的电压电平，并产生输出数据。
附图说明
图1是示出根据实施例的半导体系统的配置的图。
图2是示出根据实施例的半导体装置的配置的图。
图3是示出图2所示的接收电路的配置的图。
图4是示出图2所示的内部时钟发生电路的配置的图。
图5是示出图4所示的接收时钟发生器和采样时钟发生器的配置的图。
图6是帮助说明根据本实施例的半导体装置的操作的时序图。
图7是示出根据实施例的半导体装置的配置的图。
图8是帮助说明根据本实施例的半导体装置的操作的时序图。
图9是示出根据实施例的半导体装置的配置的图。
具体实施方式
下文，将参考附图通过实施例的各个示例描述接收电路、使用接收电路的半导体装置和半导体系统。
各个实施例关注于能够通过使用具有不同特性的多个时钟信号来接收数据的接收电路，以及使用接收电路的半导体装置和半导体系统。
图1是示出根据实施例的半导体系统1的配置的图。在图1中，半导体系统1可以包括外部装置110和半导体装置120。外部装置110可以提供半导体装置120操作所需的各种控制信号。外部装置110可以包括各种装置。例如，外部装置110可以是主机装置，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器AP或存储器控制器。此外，外部装置110可以是用于测试半导体装置120的测试装置或测试设备。半导体装置120可以是例如存储装置，而存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，而非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
半导体装置120可以通过多个总线与外部装置110耦接。多个总线可以是用于发送信号的信号发送路径、链路或通道(channel)。多个总线可以包括时钟总线、数据总线和命令地址总线。时钟总线和命令地址总线可以是单向总线，数据总线可以是双向总线。在图1中，半导体装置120可以通过时钟总线101与外部装置110耦接。外部装置110可以通过时钟总线101将外部时钟信号CLKE发送到半导体装置120，并且半导体装置120可以通过时钟总线101接收外部时钟信号CLKE。外部时钟信号CLKE可以包括一对或更多对时钟信号。半导体装置120可以通过至少一个信号总线102与外部装置110耦接。外部装置110可以通过信号总线102将同步信号SS发送到半导体装置120，或者接收从半导体装置120发送的同步信号SS。半导体装置120可以通过信号总线102接收从外部装置110发送的同步信号SS，或者将同步信号SS发送到外部装置110。外部装置110和半导体装置120可以与外部时钟信号CLKE同步地发送和接收同步信号SS。同步信号SS可以是与外部时钟信号CLKE同步地发送和接收的某种信号。例如，同步信号SS可以是数据。
外部装置110可以包括时钟发生电路111、时钟发送器112、发送电路113和接收电路114。时钟发生电路111可以产生外部时钟信号CLKE。时钟发生电路111可以包括例如时钟发生器，诸如锁相环。时钟发生电路111可以产生具有多个不同相位的多个时钟信号，并且可以输出多个时钟信号中的一些或全部作为外部时钟信号CLKE。时钟发送器112可以基于从时钟发生电路111产生的外部时钟信号CLKE来驱动时钟总线101。通过驱动时钟总线101，时钟发送器112可以将外部时钟信号CLKE发送到半导体装置120。发送电路113可以与信号总线102耦接，并基于外部装置110的内部信号DI1来驱动信号总线102。通过驱动信号总线102，发送电路113可以将内部信号DI1作为同步信号SS发送到半导体装置120。接收电路114可以与信号总线102耦接，并且可以接收通过信号总线102发送的同步信号SS，并产生内部信号DI1。
半导体装置120可以包括内部时钟发生电路121、发送电路123和接收电路124。内部时钟发生电路121可以与时钟总线101耦接，并且可以接收通过时钟总线101发送的外部时钟信号CLKE。内部时钟发生电路121可以通过接收外部时钟信号CLKE来产生多个内部时钟信号INCLK。内部时钟发生电路121可以产生可用于半导体装置120中的各种内部时钟信号INCLK，并且多个内部时钟信号INCLK可以具有不同的脉冲宽度和不同的相位。发送电路123可以与信号总线102耦接，并且基于半导体装置120的内部信号DI2来驱动信号总线102。通过驱动信号总线102，发送电路123可以将内部信号DI2作为同步信号SS发送到外部装置110。发送电路123还可以接收内部时钟信号INCLK。发送电路123可以与内部时钟信号INCLK同步地将同步信号SS发送到外部装置110。接收电路124可以与信号总线102耦接，并且可以接收通过信号总线102发送的同步信号SS，并产生内部信号DI2。接收电路124还可以接收内部时钟信号INCLK。接收电路124可以基于内部时钟信号INCLK从同步信号SS产生内部信号DI2。接收电路124可以基于具有不同脉冲宽度和不同相位的至少两个内部时钟信号INCLK来从同步信号SS产生内部信号DI2。
图2是示出根据实施例的半导体装置200的配置的框图。在图2中，半导体装置200可以包括内部时钟发生电路210和接收电路220。内部时钟发生电路210和接收电路220可以分别用作图1所示的内部时钟发生电路121和接收电路124。内部时钟发生电路210可以接收外部时钟信号CLKE，并产生接收时钟信号PE和采样时钟信号PS。内部时钟发生电路210可以产生与外部时钟信号CLKE同步的参考时钟信号CLKR，并且可以基于参考时钟信号CLKR产生接收时钟信号PE和采样时钟信号PS。接收时钟信号PE和采样时钟信号PS可以具有不同的脉冲宽度和不同的相位。例如，采样时钟信号PS可以具有比接收时钟信号PE宽的脉冲宽度，并且采样时钟信号PS的相位可以比接收时钟信号PE的相位迟。
接收电路220可以接收输入信号IN、接收时钟信号PE和采样时钟信号PS，并产生输出信号OUT。接收电路220可以与接收时钟信号PE同步地放大输入信号IN。接收电路220可以通过与采样时钟信号PS同步地对与接收时钟信号PE同步放大的信号进行采样来产生输出信号OUT。接收电路220接收输入信号IN的定时和对接收信号进行采样的定时可以彼此不同。接收电路220可以通过放大输入信号IN来接收输入信号IN。接收电路220可以通过额外地接收输入信号IN的互补信号INB来放大输入信号IN。替代地，接收电路220可以通过另外接收参考电压VREF来放大输入信号IN。参考电压VREF可以具有与例如输入信号IN的摆动宽度的中间相对应的电压电平。输入信号IN可以是输入数据，输出信号OUT可以是输出数据并且可以是半导体装置200的内部数据。接收电路220可以是接收输入数据的数据接收电路。
在实施例中，接收时钟信号PE可以具有第一脉冲宽度，并且第一脉冲宽度可以是与输入信号IN的有效窗口或有效眼相对应的脉冲宽度。有效窗口或有效眼可以意指输入信号IN可以具有准确限定的电平而不受噪声或毛刺(glitch，短脉冲干扰)影响的时段或持续时间。采样时钟信号PS可以具有第二脉冲宽度，并且第二脉冲宽度可以比第一脉冲宽度宽。第二脉冲宽度可以对应于外部时钟信号CLKE的脉冲宽度，或者比外部时钟信号CLKE的脉冲宽度宽。第二脉冲宽度可以对应于参考时钟信号CLKR的脉冲宽度。接收电路220可以仅在输入信号IN的有效窗口和/或有效眼的时段中与接收时钟信号PE同步地放大输入信号IN，从而可以准确地接收输入信号IN。此外，接收电路220可以与采样时钟信号PS同步地对放大信号进行采样，从而可以充分地确保设置和/或保持用于从输入信号IN产生输出信号OUT的裕度。因此，接收电路220可以准确地产生与输入信号IN的电平相对应的输出信号OUT，而不管诸如串扰之类的周围环境的因素。
图3是示出图2所示的接收电路220的配置的图。在图3中，接收电路220可以包括接收器310和采样电路320。接收器310可以接收输入信号IN以及输入信号IN的互补信号INB和参考电压VREF中的一个。接收器310可以通过将输入信号IN与互补信号INB和参考电压VREF中的一个进行比较和放大来产生放大信号AOUT和AOUTB。接收器310可以是差分放大器，并且可以产生一对放大信号。接收器310可以接收接收时钟信号PE。接收器310可以通过与接收时钟信号PE同步地将输入信号IN放大来产生放大信号AOUT和AOUTB。在接收时钟信号PE的使能时段中，接收器310可以从输入信号IN产生放大信号AOUT和AOUTB。在接收时钟信号PE的禁止时段中，接收器310可以不执行放大操作。接收器310可以产生放大信号AOUT和AOUTB，并且可以将放大信号AOUT和AOUTB输出到信号线SL和SLB。信号线SL和SLB可以是一对线。例如，接收器310可以将放大信号AOUT输出到信号线SL，并将放大信号AOUTB输出到信号线SLB。
采样电路320可以与信号线SL和SLB耦接，对信号线SL和SLB的电压电平进行采样并产生输出信号OUT。采样电路320可以接收采样时钟信号PS。采样电路320可以通过与采样时钟信号PS同步地对放大信号AOUT和AOUTB进行采样来产生输出信号OUT。采样电路320可以通过与采样时钟信号PS同步地对信号线SL和SLB的电压电平进行采样来产生输出信号OUT。采样电路320可以通过在采样时钟信号PS的使能时段中对信号线SL和SLB的电压电平进行采样来产生输出信号OUT。
在图3中，接收电路220还可以包括同步开关330、预充电电路340和电容器350。同步开关330可以接收接收时钟信号PE，并且可以与接收时钟信号PE同步地将接收器310与信号线SL和SLB耦接。同步开关330可以与接收时钟信号PE同步地将放大信号AOUT和AOUTB发送到信号线SL和SLB，并且可以在接收时钟信号PE的使能时段中将放大信号AOUT和AOUTB输出到信号线SL和SLB。预充电电路340可以与信号线SL和SLB耦接。预充电电路340可以通过接收预充电信号PCG对信号线SL和SLB进行预充电。当预充电信号PCG被使能时，预充电电路340可以将信号线SL和SLB以及信号线SL和SLB上的放大信号AOUT和AOUTB的电平初始化。预充电信号PCG可以具有比采样时钟信号PS迟的相位。预充电信号PCG可以在采样电路320的采样操作完成之后被使能。预充电电路340可以接收例如高电压VH，并且可以基于预充电信号PCG来用高电压VH对信号线SL和SLB的电压电平进行预充电。电容器350可以与信号线SL和SLB耦接。例如，电容器350可以耦接在低电压VL的端子与信号线SL和SLB之间。低电压VL可以具有比高电压VH低的电平。在实施例中，高电压VH和低电压VL可以具有与接收器310或采样电路320的电源电压相对应的电压电平。当通过同步开关330将放大信号AOUT和AOUTB发送到信号线SL和SLB时，电容器350可以稳定地保持信号线SL和SLB的电压电平。
图4是示出图2所示的内部时钟发生电路210的配置的图。在图4中，内部时钟发生电路210可以包括接收时钟发生器410、采样时钟发生器420和时钟缓冲器430。时钟缓冲器430可以通过接收外部时钟信号CLKE来产生参考时钟信号CLKR。外部时钟信号CLKE可以被接收为差分信号，并且时钟缓冲器430可以通过差分放大外部时钟信号CLKE和互补信号CLKEB来产生参考时钟信号CLKR。接收时钟发生器410可以基于参考时钟信号CLKR来产生延迟时钟信号CLKD和接收时钟信号PE。接收时钟发生器410可以通过将参考时钟信号CLKR延迟第一时间来产生延迟时钟信号CLKD，并且可以通过将延迟时钟信号CLKD延迟第二时间来产生接收时钟信号PE。采样时钟发生器420可以接收延迟时钟信号CLKD。采样时钟发生器420可以通过将延迟时钟信号CLKD延迟第二时间和第三时间来产生采样时钟信号PS。后面将描述第一时间至第三时间。
在图4中，内部时钟发生电路210还可以包括分频器440。分频器440可以通过对从时钟缓冲器430输出的参考时钟信号CLKR进行频率分频来产生分频参考时钟信号。例如，分频器440可以通过将参考时钟信号CLKR除以2或4(二分频或四分频)来产生分频参考时钟信号。当使用分频器440时，分频参考时钟信号可以具有比外部时钟信号CLKE更低的频率和更长的周期。
图5是示出图4所示的接收时钟发生器410和采样时钟发生器420的配置的图。接收时钟发生器410可以包括第一可变延迟511、第二可变延迟212、第三可变延迟513和逻辑门514。第一可变延迟511可以接收参考时钟信号CLKR，并将参考时钟信号CLKR延迟预定时间tA。可以基于不同实施例和不同情况来改变预定时间tA。
本文中关于诸如预设时间的参数所使用的“预定”一词意味着参数的值在过程或算法中使用该参数之前确定。对于一些实施例，参数的值在过程或算法开始之前确定。在其他实施例中，参数的值在过程或算法期间但在过程或算法中使用参数之前确定。
第一可变延迟511可以接收例如训练码TC，并且可以具有基于训练码TC的可变延迟量。可以基于在图1所示的外部装置110与图2所示的半导体装置200之间执行的训练操作来产生训练码TC。第一可变延迟511可以使得接收时钟信号PE的使能时间与输入信号IN的有效窗口和/或有效眼的开始时间同步。第二可变延迟512可以接收第一可变延迟511的输出并输出延迟时钟信号CLKD。第二可变延迟512可以通过将第一可变延迟511的输出延迟第一时间t1来产生延迟时钟信号CLKD。第一时间可以被定义为从输入信号IN的有效窗口和/或有效眼的开始时间到输入信号IN的中心的时间。输入信号IN的中心可以是与外部时钟信号CLKE和/或参考时钟信号CLKR同步的时间点。第二可变延迟512的延迟量和第一时间t1可以基于训练码TC改变。第三可变延迟513可以接收延迟时钟信号CLKD。第三可变延迟513可以将延迟时钟信号CLKD延迟第二时间t2。第三可变延迟513可以使通过将延迟时钟信号CLKD延迟第二时间t2产生的信号反相，并且输出反相信号。第二时间t2可以被定义为从输入信号IN的中心到输入信号IN的有效窗口和/或有效眼的结束时间的时间。第三可变延迟513的延迟量和第二时间t2可以基于训练码TC改变。逻辑门514可以接收第三可变延迟513的输出和参考时钟信号CLKR，并产生接收时钟信号PE。逻辑门514可以被配置为执行AND(逻辑与)运算。例如，逻辑门514可以包括AND门。逻辑门514的延迟时间可以是tL。当假设逻辑门514的延迟时间tL是相当小的值时，第一时间t1和第二时间t2的总和可以是与输入信号IN的有效窗口和/或有效眼的持续时间相对应的时间，并且接收时钟信号PE可以具有与第一时间t1和第二时间t2的总和相对应的脉冲宽度。采样时钟发生器420可以包括第四可变延迟521。第四可变延迟521可以接收延迟时钟信号CLKD，并产生采样时钟信号PS。第四可变延迟521的延迟量可以基于训练码TC改变。第四可变延迟521的延迟量可以是第二时间t2、逻辑门514的延迟时间tL和第三时间t3的总和。第三时间t3可以限定采样时钟信号PS在接收时钟信号PE被禁止之后被使能的时间点。虽然在图5中示出了接收时钟发生器410和采样时钟发生器420的示例，但是应当注意，实施例不限于此。可以以各种方式设计用于产生接收时钟信号PE和采样时钟信号PS的时钟发生器。
图6是帮助说明根据本实施例的半导体装置200的操作的时序图。下面将参考图2至图6描述根据本实施例的半导体装置200的操作。可以通过与输入信号IN的窗口和/或眼中心对准来接收外部时钟信号CLKE。在一个实施例中，可以通过与输入信号IN的窗口和/或眼边沿对准来接收外部时钟信号CLKE。假设输入信号IN是具有低电平的信号。由于参考时钟信号CLKR可以通过将外部时钟信号CLKE除以2来产生，所以参考时钟信号CLKR可以类似于外部时钟信号CLKE，与输入信号IN中心对准。
内部时钟发生电路210可以产生具有脉冲的接收时钟信号PE，接收时钟信号PE被使能与输入信号IN的有效窗口和/或有效眼相对应的时间TE。接收时钟信号PE可以具有比参考时钟信号CLKR的上升沿早第一时间t1而产生的上升沿，并且可以具有比参考时钟信号CLKR的上升沿迟第二时间t2而产生的下降沿。对于该示例，将不考虑逻辑门514的延迟时间tL。接收器310可以通过与接收时钟信号PE同步地将输入信号IN放大与输入信号IN的有效窗口相对应的时间TE，来产生具有低电平的放大信号AOUT。因此，接收器310可以通过准确地放大输入信号IN的有效电平来产生放大信号AOUT。同步开关330可以与接收时钟信号PE同步地将放大信号AOUT发送到信号线SL和SLB。因此，信号线SL的电压电平可以被降低到低电平，并且降低的低电平可以被保持。如果接收时钟信号PE被禁止，则接收器310可以中断放大操作，并且可以关断同步开关330。信号线SL可以被保持在与放大信号AOUT相对应的电压电平。
如果在接收时钟信号PE被禁止之后经过第三时间t3，则采样时钟信号PS可以被使能。采样电路320可以通过与采样时钟信号PS同步地对信号线SL的电压电平进行采样来产生输出信号OUT。因此，在采样时钟信号PS被使能时的时间点，输出信号OUT可以转变为具有低电平。如果采样时钟信号PS被禁止，则预充电信号PCG可以被使能。如果预充电信号PCG被使能，则预充电电路340可以将信号线SL预充电到高电压VH的电平。
图7是示出根据实施例的半导体装置700的配置的图。在图7中，半导体装置700可以包括内部时钟发生电路710和多个接收电路。多个接收电路可以包括第一接收电路721、第二接收电路722、第三接收电路723和第四接收电路724。内部时钟发生电路710可以接收外部时钟信号CLKE。内部时钟发生电路710可以从外部时钟信号CLKE产生参考时钟信号。参考时钟信号可以包括多个相位时钟信号。多个相位时钟信号可以包括第一相位时钟信号ICLK、第二相位时钟信号QCLK、第三相位时钟信号IBCLK和第四相位时钟信号QBCLK。第二相位时钟信号QCLK可以具有比第一相位时钟信号ICLK迟90度的相位，第三相位时钟信号IBCLK可以具有比第二相位时钟信号QCLK迟90度的相位，并且第四相位时钟信号QBCLK可以具有比第三相时钟信号IBCLK迟90度的相位。内部时钟发生电路710可以基于第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK来产生第一接收时钟信号PEI、第二接收时钟信号PEQ、第三接收时钟信号PEIB和第四接收时钟信号PEQB。此外，内部时钟发生电路710可以基于第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK来产生第一采样时钟信号PSI、第二采样时钟信号PSQ、第三采样时钟信号PSIB和第四采样时钟信号PSQB。第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK可以分别与顺序接收的第一输入信号至第四输入信号IN同步。例如，第一相位时钟信号ICLK可以与第一输入信号IN0中心对准，并且第一接收时钟信号PEI可以具有与第一输入信号IN0的有效窗口和/或有效眼相对应的脉冲宽度。第二相位时钟信号QCLK可以与第二输入信号IN1中心对准，并且第二接收时钟信号PEQ可以具有与第二输入信号IN1的有效窗口和/或有效眼相对应的脉冲宽度。当与第一接收时钟信号PEI的脉冲相比较时，第二接收时钟信号PEQ的脉冲可以迟与参考时钟信号的90度相对应的相位而产生。也就是说，第一接收时钟信号PEI和第二接收时钟信号PEQ的相位差可以与第一相位时钟信号ICLK和第二相位时钟信号QCLK的相位差相同。第三相位时钟信号IBCLK可以与第三输入信号IN2中心对准，并且第三接收时钟信号PEIB可以具有与第三输入信号IN2的有效窗口和/或有效眼相对应的脉冲宽度。当与第二接收时钟信号PEQ的脉冲相比较时，第三接收时钟信号PEIB的脉冲可以迟与参考时钟信号的90度相对应的相位而产生。也就是说，第二接收时钟信号PEQ和第三接收时钟信号PEIB的相位差可以与第二相位时钟信号QCLK和第三相位时钟信号IBCLK的相位差相同。第四相位时钟信号QBCLK可以与第四输入信号IN3中心对准，并且第四接收时钟信号PEQB可以具有与第四输入信号IN3的有效窗口和/或有效眼相对应的脉冲宽度。当与第三接收时钟信号PEIB的脉冲相比较时，第四接收时钟信号PEQB的脉冲可以迟与参考时钟信号的90度相对应的相位而产生。也就是说，第三接收时钟信号PEIB和第四接收时钟信号PEQB的相位差可以与第三相位时钟信号IBCLK和第四相位时钟信号QBCLK的相位差相同。
第一接收电路至第四接收电路721、722、723和724可以分别接收输入信号IN以及输入信号IN的互补信号INB和参考电压VREF中的一个。第一接收电路721可以接收第一接收时钟信号PEI和第一采样时钟信号PSI，并且可以与第一接收时钟信号PEI同步地放大输入信号IN。第一接收电路721可以通过与第一采样时钟信号PSI同步地对放大信号进行采样来产生第一输出信号OUTI。第二接收电路722可以接收第二接收时钟信号PEQ和第二采样时钟信号PSQ，并且可以与第二接收时钟信号PEQ同步地放大输入信号IN。第二接收电路722可以通过与第二采样时钟信号PSQ同步地对放大信号进行采样来产生第二输出信号OUTQ。第三接收电路723可以接收第三接收时钟信号PEIB和第三采样时钟信号PSIB，并且可以与第三接收时钟信号PEIB同步地放大输入信号IN。第三接收电路723可以通过与第三采样时钟信号PSIB同步地对放大信号进行采样来产生第三输出信号OUTIB。第四接收电路724可以接收第四接收时钟信号PEQB和第四采样时钟信号PSQB，并且可以与第四接收时钟信号PEQB同步地放大输入信号IN。第四接收电路724可以通过与第四采样时钟信号PSQB同步地对放大信号进行采样来产生第四输出信号OUTQB。图3所示的接收电路220可以被用作第一接收电路至第四接收电路721、722、723和724中的每一个。
图8是帮助说明根据本实施例的半导体装置700的操作的图。下面将参考图7和图8描述根据本实施例的半导体装置700的操作。输入信号IN可以作为连续流输入，并且示出了输入第一输入信号至第四输入信号IN<0>、IN<1>、IN<2>和IN<3>的示例。外部时钟信号CLKE的上升沿和下降沿可以分别与第一输入信号至第四输入信号IN<0>、IN<1>、IN<2>和IN<3>中心对准。内部时钟发生电路710可以通过对外部时钟信号CLKE进行分频来产生顺序地具有90度相位差的第一相位时钟信号ICLK、第二相位时钟信号QCLK、第三相位时钟信号IBCLK和第四相位时钟信号QBCLK。内部时钟发生电路710可以基于第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK来产生第一接收时钟信号至第四接收时钟信号PEI、PEQ、PEIB和PEQB以及第一采样时钟信号至第四采样时钟信号PSI、PSQ、PSIB和PSQB。例如，内部时钟发生电路710可以通过延迟第四相位时钟信号QBCLK来产生第一接收时钟信号PEI和第一采样时钟信号PSI，可以通过延迟第一相位时钟信号ICLK来产生第二接收时钟信号PEQ和第二采样时钟信号PSQ，可以通过延迟第二相位时钟信号QCLK来产生第三接收时钟信号PEIB和第三采样时钟信号PSIB，并且可以通过延迟第三相位时钟信号IBCLK来产生第四接收时钟信号PEQB和第四采样时钟信号PSQB。在实施例中，半导体装置700可以延迟输入信号IN。内部时钟发生电路710可以通过延迟第一相位时钟信号ICLK来产生第一接收时钟信号PEI和第一采样时钟信号PSI，可以通过延迟第二相位时钟信号QCLK来产生第二接收时钟信号PEQ和第二采样时钟信号PSQ，可以通过延迟第三相位时钟信号IBCLK来产生第三接收时钟信号PEIB和第三采样时钟信号PSIB，并且可以通过延迟第四相位时钟信号QBCLK来产生第四接收时钟信号PEQB和第四采样时钟信号PSQB。半导体装置700可以将输入信号IN延迟与相位时钟信号的90度相对应的相位，使得延迟的输入信号可以分别与通过延迟第一相位时钟信号至第四相位时钟信号ICLK、QCLK、IBCLK和QBCLK产生的第一接收时钟信号至第四接收时钟信号PEI、PEQ、PEIB和PEQB同步。
第一接收时钟信号PEI可以具有与第一输入信号IN<0>的有效窗口和/或有效眼相对应的脉冲宽度，第二接收时钟信号PEQ可以具有与第二输入信号IN<1>的有效窗口和/或有效眼相对应的脉冲宽度，第三接收时钟信号PEIB可以具有与第三输入信号IN<2>的有效窗口和/或有效眼相对应的脉冲宽度，并且第四接收时钟信号PEQB可以具有与第四输入信号IN<3>的有效窗口和/或有效眼相对应的脉冲宽度。第一接收时钟信号至第四接收时钟信号PEI、PEQ、PEIB和PEQB的脉冲宽度可以全部相同。第一接收电路721可以与第一接收时钟信号PEI同步地放大第一输入信号IN<0>的电平，第二接收电路722可以与第二接收时钟信号PEQ同步地放大第二输入信号IN<1>的电平，第三接收电路723可以与第三接收时钟信号PEIB同步地放大第三输入信号IN<2>的电平，并且第四接收电路724可以与第四接收时钟信号PEQB同步地放大第四输入信号IN<3>的电平。
可以在第一接收时钟信号至第四接收时钟信号PEI、PEQ、PEIB和PEQB被禁止之后分别产生第一采样时钟信号至第四采样时钟信号PSI、PSQ、PSIB和PSQB。第一接收电路721可以通过与第一采样时钟信号PSI同步地对与第一接收时钟信号PEI同步放大的信号进行采样来产生第一输出信号OUTI。如果第一采样时钟信号PSI被禁止，则预充电信号PCGI可以被使能，并且可以对第一接收电路721的信号线进行预充电。第二接收电路722可以通过与第二采样时钟信号PSQ同步地对与第二接收时钟信号PEQ同步放大的信号进行采样来产生第二输出信号OUTQ。如果第二采样时钟信号PSQ被禁止，则预充电信号PCGQ可以被使能，并且可以对第二接收电路722的信号线进行预充电。第三接收电路723可以通过与第三采样时钟信号PSIB同步地对与第三接收时钟信号PEIB同步放大的信号进行采样来产生第三输出信号OUTIB。如果第三采样时钟信号PSIB被禁止，则预充电信号PCGIB可以被使能，并且可以对第三接收电路723的信号线进行预充电。第四接收电路724可以通过与第四采样时钟信号PSQB同步地对与第四接收时钟信号PEQB同步放大的信号进行采样来产生第四输出信号OUTQB。如果第四采样时钟信号PSQB被禁止，则预充电信号PCGQB可以被使能，并且可以对第四接收电路724的信号线进行预充电。
图9是示出根据实施例的半导体装置900的配置的图。在图9中，半导体装置900可以包括内部时钟发生电路910和多个通道接收电路。多个通道接收电路可以包括第一通道接收电路921、第二通道接收电路922、第三通道接收电路923和第四通道接收电路924。第一通道接收电路921可以与第一通道和/或第一信号总线耦接，并且接收第一输入信号IN1。第一通道接收电路921可以接收第一输入信号IN1的互补信号IN1B或第一参考电压VREF1。第二通道接收电路922可以与第二通道和/或第二信号总线耦接，并且接收第二输入信号IN2。第二通道接收电路922可以接收第二输入信号IN2的互补信号IN2B或第二参考电压VREF2。第三通道接收电路923可以与第三通道和/或第三信号总线耦接，并且接收第三输入信号IN3。第三通道接收电路923可以接收第三输入信号IN3的互补信号IN3B或第三参考电压VREF3。第四通道接收电路924可以与第四通道和/或第四信号总线耦接，并且接收第四输入信号IN4。第四通道接收电路924可以接收第四输入信号IN4的互补信号IN4B或第四参考电压VREF4。第一信号总线至第四信号总线可以是不同的通道，并且可以具有不同的通道特性和偏斜(skew)。半导体装置900可以根据第一通道至第四通道的特性，利用图1所示的外部装置110对第一通道至第四通道执行训练操作，并且可以将第一参考电压至第四参考电压VREF1、VREF2、VREF3和VREF4的电平设置为彼此相同或不同。
内部时钟发生电路910可以接收外部时钟信号CLKE，并产生参考时钟信号CLKR。内部时钟发生电路910可以基于参考时钟信号CLKR来产生第一通道接收时钟信号至第四通道接收时钟信号PE1、PE2、PE3和PE4以及第一采样时钟信号至第四采样时钟信号PS1、PS2、PS3和PS4。第一通道接收时钟信号PE1可以具有与第一输入信号IN1的有效窗口和/或有效眼相对应的脉冲宽度。第二通道接收时钟信号PE2可以具有与第二输入信号IN2的有效窗口和/或有效眼相对应的脉冲宽度。第三通道接收时钟信号PE3可以具有与第三输入信号IN3的有效窗口和/或有效眼相对应的脉冲宽度。第四通道接收时钟信号PE4可以具有与第四输入信号IN4的有效窗口和/或有效眼相对应的脉冲宽度。第一通道接收时钟信号至第四通道接收时钟信号PE1、PE2、PE3和PE4的脉冲宽度可以根据第一通道至第四通道的特性而彼此相同或不同。也就是说，根据第一通道至第四通道的特性，第一通道接收时钟信号至第四通道接收时钟信号PE1、PE2、PE3和PE4可以在不同的时间点被使能，并在不同的时间点被禁止。此外，根据第一通道至第四通道的特性，第一采样时钟信号至第四采样时钟信号PS1、PS2、PS3和PS4可以在不同的时间点被使能。
第一通道接收电路921可以与第一通道接收时钟信号PE1同步地放大第一输入信号IN1。第一通道接收电路921可以通过与第一采样时钟信号PS1同步地对与第一通道接收时钟信号PE1同步放大的信号进行采样来产生第一输出信号OUT1。第二通道接收电路922可以与第二通道接收时钟信号PE2同步地放大第二输入信号IN2。第二通道接收电路922可以通过与第二采样时钟信号PS2同步地对与第二通道接收时钟信号PE2同步放大的信号进行采样来产生第二输出信号OUT2。第三通道接收电路923可以与第三通道接收时钟信号PE3同步地放大第三输入信号IN3。第三通道接收电路923可以通过与第三采样时钟信号PS3同步地对与第三通道接收时钟信号PE3同步放大的信号进行采样来产生第三输出信号OUT3。第四通道接收电路924可以与第四通道接收时钟信号PE4同步地放大第四输入信号IN4。第四通道接收电路924可以通过与第四采样时钟信号PS4同步地对与第四通道接收时钟信号PE4同步放大的信号进行采样来产生第四输出信号OUT4。
虽然以上对各个实施例进行了描述，但本领域的技术人员应该理解的是，所述的实施例仅作为示例。因此，不应该基于所述的实施例来限制本文所描述的接收电路、使用接收电路的半导体装置和半导体系统。
Claims (20)
1.一种接收电路，包括：
内部时钟发生电路，其被配置为基于参考时钟信号来产生接收时钟信号和采样时钟信号，所述采样时钟信号具有与所述接收时钟信号不同的相位；
接收器，其被配置为与所述接收时钟信号同步地接收输入信号，并产生放大信号，其中，所述接收时钟信号具有与所述输入信号的有效窗口相对应的脉冲宽度；以及
采样电路，其被配置为与所述采样时钟信号同步地对所述放大信号进行采样，并产生输出信号。
2.根据权利要求1所述的接收电路，其中，所述采样时钟信号具有与所述参考时钟信号相同的脉冲宽度。
3.根据权利要求1所述的接收电路，其中，所述内部时钟发生电路包括：
接收时钟发生器，其被配置为通过将所述参考时钟信号延迟预定时间和第一时间来产生延迟时钟信号，并且通过将所述延迟时钟信号延迟第二时间来产生所述接收时钟信号；以及
采样时钟发生器，其被配置为通过将所述延迟时钟信号延迟所述第二时间和第三时间来产生所述采样时钟信号。
4.根据权利要求3所述的接收电路，其中，所述第一时间和所述第二时间的总和对应于所述输入信号的有效窗口的持续时间。
5.根据权利要求3所述的接收电路，还包括：
时钟缓冲器，所述时钟缓冲器配置为接收外部时钟信号；以及
分频器，所述分频器配置为对所述时钟缓冲器的输出进行分频，并产生所述参考时钟信号。
6.根据权利要求1所述的接收电路，还包括：
同步开关，其被配置为与所述接收时钟信号同步地输出所述放大信号。
7.根据权利要求1所述的接收电路，还包括：
预充电电路，其被配置为基于预充电信号来初始化所述放大信号的电平，
其中，所述预充电信号具有比所述采样时钟信号迟的相位。
8.一种半导体装置，包括：
内部时钟发生电路，其被配置为基于参考时钟信号产生具有第一脉冲宽度的接收时钟信号和具有与所述第一脉冲宽度不同的第二脉冲宽度的采样时钟信号，所述采样时钟信号具有比所述接收时钟信号迟的相位；
接收器，其被配置为与所述接收时钟信号同步地接收输入信号，并产生放大信号；以及
采样电路，其被配置为与所述采样时钟信号同步地对所述放大信号进行采样，并产生输出信号。
9.根据权利要求8所述的半导体装置，其中，所述第二脉冲宽度比所述第一脉冲宽度宽。
10.根据权利要求8所述的半导体装置，其中，所述第一脉冲宽度对应于所述输入信号的有效窗口的持续时间。
11.根据权利要求8所述的半导体装置，其中，所述内部时钟发生电路包括：
接收时钟发生器，其被配置为通过将所述参考时钟信号延迟预定时间和第一时间来产生延迟时钟信号，并且通过将所述延迟时钟信号延迟第二时间来产生所述接收时钟信号；以及
采样时钟发生器，其被配置为通过将所述延迟时钟信号延迟所述第二时间和第三时间来产生所述采样时钟信号。
12.根据权利要求11所述的半导体装置，其中，所述第一时间和所述第二时间的总和对应于所述输入信号的有效窗口的持续时间。
13.根据权利要求11所述的半导体装置，还包括：
时钟缓冲器，其被配置为接收外部时钟信号；以及
分频器，其被配置为对所述时钟缓冲器的输出进行分频，并产生所述参考时钟信号。
14.根据权利要求11所述的半导体装置，还包括：
同步开关，其被配置为与所述接收时钟信号同步地输出所述放大信号。
15.根据权利要求11所述的半导体装置，还包括：
预充电电路，其被配置为基于预充电信号来初始化所述放大信号的电平，
其中，所述预充电信号具有比所述采样时钟信号迟的相位。
16.一种接收电路，包括：
接收器，其被配置为与接收时钟信号同步地接收输入数据，并产生放大数据，所述接收时钟信号具有与所述输入数据的有效窗口的持续时间相对应的脉冲宽度；
信号线，其被配置为基于所述接收时钟信号来保持所述放大数据的电平；以及
采样电路，其被配置为与采样时钟信号同步地放大信号线的电压电平，并产生输出数据。
17.根据权利要求16所述的接收电路，其中，所述采样时钟信号具有比所述接收时钟信号宽的脉冲宽度，并且所述采样时钟信号具有比所述接收时钟信号迟的相位。
18.根据权利要求16所述的接收电路，还包括：
同步开关，其被配置为向所述信号线提供所述放大数据。
19.根据权利要求16所述的接收电路，还包括：
电容器，其被配置为耦接到所述信号线，并保持所述放大数据的电平。
20.根据权利要求16所述的接收电路，还包括：
预充电电路，其被配置为基于预充电信号来初始化所述信号线的电压电平，
其中，所述预充电信号具有比所述采样时钟信号迟的相位。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2018-0044303 | 2018-04-17 | ||
| KR1020180044303A KR102490577B1 (ko) | 2018-04-17 | 2018-04-17 | 수신 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110391819A CN110391819A (zh) | 2019-10-29 |
| CN110391819B true CN110391819B (zh) | 2021-03-30 |
Family
ID=68162299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811452934.3A Active CN110391819B (zh) | 2018-04-17 | 2018-11-30 | 接收电路、包括其的半导体装置和使用其的半导体系统 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10523216B2 (zh) |
| KR (1) | KR102490577B1 (zh) |
| CN (1) | CN110391819B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7000574B2 (ja) * | 2018-07-11 | 2022-01-19 | オリンパス株式会社 | 画像処理装置 |
| CN111063381B (zh) * | 2019-11-19 | 2023-06-27 | 珠海妙存科技有限公司 | 基于对数据选通信号采样的相位同步方法及电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9438410B2 (en) * | 2014-12-15 | 2016-09-06 | SK Hynix Inc. | Semiconductor apparatus and system |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2696901B2 (ja) * | 1988-04-08 | 1998-01-14 | ソニー株式会社 | サンプリング周波数変換回路 |
| US6424684B1 (en) * | 1999-08-30 | 2002-07-23 | Micron Technology, Inc. | Method and apparatus for receiving synchronous data |
| JP2002082830A (ja) * | 2000-02-14 | 2002-03-22 | Mitsubishi Electric Corp | インターフェイス回路 |
| JP4269855B2 (ja) * | 2003-09-05 | 2009-05-27 | ソニー株式会社 | データ受信装置 |
| KR100564593B1 (ko) * | 2003-12-12 | 2006-03-28 | 삼성전자주식회사 | 반도체 메모리 소자의 입력신호 수신장치 |
| CN1933015A (zh) * | 2005-09-13 | 2007-03-21 | 株式会社瑞萨科技 | 半导体集成电路器件 |
| KR100912091B1 (ko) * | 2007-04-30 | 2009-08-13 | 삼성전자주식회사 | 전력 소모를 줄일 수 있는 데이터 인터페이스 방법 및 장치 |
| JP2012515376A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
| WO2011126619A1 (en) | 2010-04-05 | 2011-10-13 | Rambus Inc. | Methods and apparatus for transmission of data |
| US8836394B2 (en) * | 2012-03-26 | 2014-09-16 | Rambus Inc. | Method and apparatus for source-synchronous signaling |
| US9584345B1 (en) * | 2015-12-09 | 2017-02-28 | International Business Machines Corporation | High data rate multilevel clock recovery system |
-
2018
- 2018-04-17 KR KR1020180044303A patent/KR102490577B1/ko active IP Right Grant
- 2018-11-27 US US16/201,315 patent/US10523216B2/en active Active
- 2018-11-30 CN CN201811452934.3A patent/CN110391819B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9438410B2 (en) * | 2014-12-15 | 2016-09-06 | SK Hynix Inc. | Semiconductor apparatus and system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102490577B1 (ko) | 2023-01-25 |
| KR20190120916A (ko) | 2019-10-25 |
| US10523216B2 (en) | 2019-12-31 |
| CN110391819A (zh) | 2019-10-29 |
| US20190319629A1 (en) | 2019-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10348537B2 (en) | Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures | |
| US20210091772A1 (en) | Signal generation circuit and a semiconductor apparatus using the signal generation circuit | |
| CN112397116A (zh) | 与时钟信号同步的信号生成电路及使用其的半导体装置 | |
| US10311924B2 (en) | Receiver circuit, and semiconductor device and system including the same | |
| US9478264B2 (en) | Integrated circuits and semiconductor systems including the same | |
| KR20200136098A (ko) | 클럭 위상 및 전압 오프셋 보정 방법 및 이를 수행하는 데이터 복원 회로 | |
| CN110391819B (zh) | 接收电路、包括其的半导体装置和使用其的半导体系统 | |
| US10050633B2 (en) | Clock generation circuit, and semiconductor device and system using the same | |
| JP4481326B2 (ja) | 信号伝送システム | |
| US10644685B1 (en) | Signal receiving circuit, and semiconductor apparatus and semiconductor system using the signal receiving circuit | |
| US9590596B1 (en) | Receiving circuit, semiconductor apparatus and system using the same | |
| CN110299161B (zh) | 用于与时钟信号同步地发送和接收信号的半导体装置 | |
| CN109245774B (zh) | 串行化器、数据传输电路、半导体装置以及包括其的系统 | |
| US10305500B1 (en) | Amplification circuit, and frequency dividing circuit, semiconductor apparatus and semiconductor system including the amplification circuit and or frequency dividing circuit | |
| KR101180392B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 | |
| CN113539314A (zh) | 执行相位匹配操作的系统 | |
| US9847775B2 (en) | Buffer, and multiphase clock generator, semiconductor apparatus and system using the same | |
| US11972837B2 (en) | Data sampling circuit and data transmitter circuit | |
| KR20190103698A (ko) | 데이터 수신 회로 | |
| US9425774B1 (en) | Semiconductor apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |