JP2012515376A - クロック転送低電力シグナリングシステム - Google Patents
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Abstract
【解決手段】 低電力シグナリングシステムにおいて、集積回路素子は、協働して、ソース同期タイミング基準を伴わない情報搬送シンボルの高速送信を可能にする開ループクロック分配回路および送信回路とを含む。開ループクロック分配回路は、外部供給クロック信号に応答して送信クロック信号を生成し、送信回路は、送信クロック信号の遷移に応答して、シンボルシーケンスを外部信号線に出力する。各シンボルは、送信回路の出力においてシンボル時間にわたって有効であり、送信クロック信号と外部供給クロック信号との位相オフセットは、少なくともシンボル時間だけドリフトすることが許される。
【選択図】 図1A
Description
本願は、以下の米国特許出願に対する優先権を主張するものである:
(i)2009年1月12日に出願された「4.3 GB/S Mobile Meomory Interface with Power-Efficient Bandwidth Scaling」という名称の米国仮特許出願第61/144,135号、および
(ii)2009年3月2日に出願された「Mesochronous Low-Power Signaling System」という名称の米国仮特許出願第61/156,872号。
引き続き図1Aを参照すると、コントローラコア105は、ホストインタフェースを介して(例えば、プロセッサまたは他のメモリアクセス要求装置から)受信したメモリアクセス要求を入れるトランザクションキュー109(または要求キュー)と、トランザクションキューの状態を監視する電力モードコントローラ111を含む。トランザクションキューが空になると、電力モードコントローラは、最後の(すなわち、最後にキューから出される)トランザクションが完了する前に、追加のトランザクション要求が受信され(キューに入れられ)るか否かに応じて、低電力クロック停止モードになる準備をする。最後のトランザクションが完了する前に、追加のトランザクション要求が受信される場合、電力モードコントローラは、クロックイネーブル信号114をデアサート(または一時停止信号をアサート)して、システムクロックおよび好ましくは(必須ではないが)コントローラ側シグナリングクロックの切り替えを一時停止する。結果として生じるクロック停止またはクロック一時停止は、メモリ側およびコントローラ側のI/O回路内のすべての送信クロックおよび受信クロックが切り替えを停止し、ひいては双安定論理状態間の消費電力範囲を通してクロック動作回路の駆動を回避するため、メモリ装置およびメモリコントローラ内の即時節電をもたらす。
図2Aは、メモリ側およびコントローラ側I/O回路およびシステムクロックアーキテクチャの実施形態をさらに詳細に示す。限定ではなく、明確にするために、特定の数および種類のシグナリングリンク、クロック周波数、クロック周波数比、および直列化深度(serialization depth)が、図2Aおよび続く関連図に示される。例えば、差動シグナリングリンクが、8つのデータリンク(DQ[0〜7])、2つのコマンド/アドレスリンク(CA[0,1])、データマスクリンク(DM)、およびシステムクロックリンク(SCK)のそれぞれを実施するために提供される一方で、シングルエンドリンクが、一対の相対的に低いシグナリングレートの側波帯リンク(SL[0,1])を実施するために使用される。あるいは、各差動リンクは、シングルエンドリンク(またはその逆)であってもよく、より多数または少数のリンクを使用して、コマンドパスおよび/またはデータパスを実施してもよく、データマスクリンク(単方向コマンドパスの部分として考えられ得る)および関連付けられた回路を一緒に省いてもよい。データリンクまたはコマンドリンクのうちの一方を介する帯域外シグナリングを優先して、専用側波帯リンクを省いてもよい。
すべてのシステムタイミングエッジは共通のクロック信号(すなわち、それ自体は基準クロック信号REFCK1から導出されるPLLの出力)から導出されるため、システム内の様々なクロックはメソクロナスである。すなわち、様々なクロックは、任意の逓倍/分周を考慮した後同じ周波数を有するが、クロックがメモリコントローラおよびメモリ装置内の様々な適用点に達するために必要な伝播時間が異なることにより潜在的に異なる位相を有する。一般に、オンダイまたはチップ間導電体を介したそのような伝播時間は、動作中のシステム温度および電圧範囲にわたって比較的一定のままである。しかし、メモリコントローラおよびメモリ装置内のクロック線を駆動するために設けられるバッファ増幅器等の能動構成要素を通る伝播時間は、環境変化(少なくとも温度および電圧)により大きく影響されがちであり、したがって、様々な分配クロック間の、その他の点では比較的安定した位相関係に環境により誘発されるドリフトをもたらす。
図2Aの実施形態では、タイミング補償回路が、コントローラ側直列化/非直列化回路と共に設けられて、メモリ側I/O回路内の自由にドリフトする送受信クロック位相を補償する。より詳細には、タイミング補償回路は、コントローラ側I/Oタイミング領域を、リンク単位で、ドリフトするメモリ側I/Oタイミング領域と位置合わせして、ビット内サンプリング位相誤差のみならず、メモリ側位相ドリフトがビット境界を越える場合に生じるビット時間位置合わせずれおよび様々なリンクでの異なるビット時間位置合わせずれに起因するリンク毎のパケット位置合わせずれも補償する。実際には、タイミング補償回路は、補償されない場合にはデータ直列化/非直列化誤差(すなわち、ビットの、シグナリングリンクの反対側での異なるビット境界でのパケットへのフレーム化ビット)の原因となる恐れがあるビット境界を跨ぐドリフトおよびパケットがメモリコントローラまたはメモリ装置内のコアのクロック領域とI/O回路のクロック領域との間でパケットが転送される際の領域を跨ぐ誤差を含め、相手方のメモリ側I/O回路内の送受信クロックの位相ドリフトを補償するドリフト追跡送受信クロック位相を各コントローラ側I/O回路内に確立する。
図2Aのメモリシステムでは、ドリフト補償非直列化器および直列化器のそれぞれ内のクロック位相回路、ビット位置合わせ回路、およびパケット位置合わせ回路の較正は、較正中のシグナリングリンクを介して送信されるデータに基づいて実行される。一実施形態では、初期較正動作が実行されて、ドリフト補償非直列化器内での確実な動作、次にドリフト補償直列化器内での確実な動作を確立し、その後、周期的(または時折の)タイミング較正動作が、メモリ側タイミングドリフト(より一般には、システム全体のタイミングドリフト)を追跡するのに十分な頻度で実行されて、較正設定を付加的に調整する。一実施形態では、例えば、図3Aに示されるドリフト補償非直列化回路(および、例えば図4Bに示される相手方のメモリ側直列化回路)が、その他の点では単方向的なリンク(例えば、制御/アドレスおよびデータマスク)のそれぞれに設けられ、それにより、同一の較正手順を各シグナリングリンクに対して実行することができる。代替の実施形態では、メモリ装置からメモリコントローラへの別の返送パス(例えば、側波帯リンク)を使用して、単方向コントローラ−メモリリンクを較正し得る。その場合、単方向リンクを介してコントローラから送信されるデータは、メモリコントローラに送信するための代替の返送パスに切り替え可能にルーティングし得、それにより、メモリコントローラが、元々送信されたデータがメモリ装置により適宜受信されたか否かを判断することができる。
初期タイミング較正作業において、ドリフト補償直列化/非直列化回路に対して位相、ビットおよびパケットの位置合わせ動作が完了した後、メモリ装置とメモリコントローラとの間での完全なデータレートデータ転送を使用して、アクティブメモリ動作を開始し得る。上述したように、メモリ装置内にドリフト補償回路がないことは、初期位相較正が、温度および電圧(または他の環境要因)の変化に応答して所望の位置合わせから比較的高速にドリフトするため、比較的頻繁な補正を必要とすることを意味する。この補正を提供するために、周期的または時折のタイミング較正動作が実行される。
図11Aは、図2Aの実施形態内で使用される例示的なクロック構成を示し、コントローラI/Oクロック(PCK8)のクロック停止論理601およびクロックバッファ603ならびにメモリ装置に転送されたデータレートシステムクロック(PCK4)のクロック停止論理605およびクロックバッファ607を明示的に示す。PCK4クロック停止論理605の詳細図610を参照すると、クロックイネーブル信号(ENPCK4)は、コントローラコア内の電力モード論理によりアサートおよびデアサート(この例では、論理ハイおよびローのそれぞれ)、PCK4クロックをイネーブルおよびディセーブル(すなわち、開始および停止)する。一実施形態では、電力モード論理は、アサートまたはデアサートされた場合、クロックイネーブル信号が、整数のPCK1サイクルにわたってアサートまたはデアサートされた状態を保つように、コントローラコアクロックPCK1によりクロック制御される。この構成により、クロックイネーブル信号がローになり、クロック停止低電力モードを確立し、後に立ち上がってクロックを再開する際に、コントローラコアクロック(PCK1)とメモリコアクロック(MCK1)との位相関係が維持され、それにより、クロックが停止され再開された場合であっても、初期較正中に確立されたビット位置合わせおよびパケット位置合わせを保持することが保証される。この特定の例では、コントローラコアおよびメモリコアが同じレートでクロック制御されることに留意する。代替の実施形態では、コントローラコアおよびメモリコアを異なるレートでクロック制御してもよい(したがって、異なる深度の直列化および非直列化パイプラインを駆動してもよい)。その場合、クロック停止間隔は、最長期間を有する整数のコアクロック信号に制限し得る。例えば、コントローラコアクロックレートが800MHzに増大されるが、メモリコアクロックレートが400MHzのままである場合、クロック停止間隔を、整数のメモリコアクロックサイクル(この例では、2.5nS)に制限し、それにより、コントローラコアクロックとメモリコアクロックとの位相が維持されることを保証し得る。
一実施形態では、メモリコントローラが要求されたすべてのメモリトランザクションを完了し、そのため、仕事がなくなった場合は常に、クロック停止低電力モードが開始される。一実施形態では、このアイドル状態は、保留中トランザクションのキュー(「トランザクションキュー」)を監視し、したがって、トランザクションキューが空であるときが通知されるメモリコントローラコア内の電力モード論理により決定される。キューが空の場合にコントローラI/Oクロックおよびシステムクロックを即座に停止するのではなく、電力モード論理は少なくとも、キューから引き出された最後のトランザクション(すなわち、最終トランザクション)が、少なくともメモリ装置およびコントローラI/O回路の観点から完了するのに十分に長い時間を待ってから、クロックイネーブル信号ENPCK4およびENPCK8をデアサートして、コントローラI/Oクロック信号およびシステムクロック信号(PCK8およびPCK4のそれぞれ)を正確に停止させる。
図11Aを参照して考察したように、所定の電源オン/リセット状態を強制する回路がない場合、メモリ側コアクロックMCK1を生成する(すなわち、メモリ側I/Oクロック(MCK4)を4で分周することにより)ために設けられる例示的なモジュロ4カウンタ(225、616)は、4つの可能な状態(00、01、10、11)のうちの任意の1つに電源投入し得、したがって、MCK1とコントローラ側コアクロック(PCK1)との間に可能な4つの位相関係のうちの1つを任意に確立し得る。各MCK4サイクルは2ビット時間に及ぶため、4つの可能な位相MCK1〜PCK1位相関係は、互いに均等に2ビット時間位相オフセットで離間される(システムクロックリンクを介する伝播またはクロックバッファ遅延によるいかなる位相オフセットも考慮しない)。一実施形態では、MCK1〜PCK1位相関係は電源投入(またはリセット)時に設定され、その後、メモリコントローラのドリフト補償直列化/非直列化回路内のビット位置合わせ回路およびパケット位置合わせ回路の較正を通しての変更なしで説明される。これは、状況によっては待ち時間の増大に繋がり得るため、MCK4分周器225が、初期較正中に、最も待ち時間の長いデータリンクの位相がコントローラ側コアクロック領域に相対して進められ(図3DのFCK1[0]のタイミングを2ビット時間進めることをイメージする)、したがって、最悪の場合のリンクタイミングを低減すると共に、最短読み取り待ち時間を延ばす状態に調整される代替の実施形態では、待ち時間の利点を達成し得る。
一実施形態では、上記クロック停止論理は、周期的タイミング較正動作の開始時および終了時に利用されて、位相跳躍中に、クロック停止論理が使用されない場合にはコントローラ側の受信クロックおよび送信クロックに発生する恐れのあるグリッチを抑制(またはマスキング)する。すなわち、図15Aに示されるように、所与のリンクRCK8[i]のデータサンプリングクロックの位相が、ライブデータ(RCK8[i]LIVE)の受信に使用されるアイ中心位相から、タイミングドリフト(RCK8[i]PTC)の検出に使用される境界位相に急に遷移する(すなわち、CalClkSelアサートに応答しての位相跳躍)場合、非直列化器フレーム化論理をグリッチするのに十分に短いラントクロックパルス775が、正味クロック波形RCK8[i]NETにより示されるように、クロック線上に出現し得る。より詳細には、ラントパルス775の持続時間は、短すぎて、パケットフレーム回路内での不定動作として現れ(すなわち、フレームクロックの生成に使用されるカウンタ回路によりカウントされる場合もあれば、カウントされない場合もある)、それにより、ライブデータ転送に戻る(すなわち、周期的タイミング較正を終了する)際にパケットフレーム誤差をもたらす恐れがある。一般に、そのようなクロックグリッチおよび結果として生じる論理グリッチは、PTC位相跳躍動作中にコントローラ側クロックを抑制することにより回避し得る。
低電力クロック停止モードを有するメモリシステムについて、メモリコントローラおよび単一のメモリ装置の文脈の中でこれまで説明してきた。そのような密に結合されたコントローラ/メモリシステムは、いくつかのモバイル用途で使用し得るが、単一のメモリコントローラ集積回路(コントローラIC)は代替として、様々なアーキテクチャで配置された複数のメモリ装置(メモリIC)を制御することもできる。さらに、1つまたは複数のメモリICの別個の群をそれぞれ制御する複数のメモリコントローラチャネルを単一のICに実装してもよく、それにより、複数のコントローラ側I/O回路および開ループメモリ側クロック分配回路にクロック信号を生成することが可能である。
一実施形態では、上述したメソクロナス低電力シグナリングシステムは、アクティブ動作モード(アクティブモード)および上述したクロック停止低電力モードに加えて、2つの他の電力モード:信号送信器および受信器内のバイアス電流源が遮断される電力者遮断モードおよびコントローラ側PLL(図2Aの要素161)を、コントローラコア内の論理回路と共にディセーブルし得る大規模電力遮断モードをサポートする。すべての電力モード間の遷移は、コントローラコアからのコマンドトラフィックに応答して、上述した電力モード論理により管理し得る。電力モード(本明細書では電力状態とも呼ばれる)を使用して、終了待ち時間の増大と引き替えに消費電力の低減を得る。以下の表(表1)に、アクティブモード(P4)ならびに3つの低電力モードを示して、一実施態様でのメモリコントローラ電力状態性能をまとめる。
本明細書において開示される様々な集積回路、ダイ、およびパッケージを、コンピュータ支援設計ツールを使用して説明し得、挙動特徴、レジスタ転送特徴、論理構成要素特徴、トランジスタレイアウトジオメトリック特徴、および/または他の特徴に関して、様々なコンピュータ可読媒体に具現されるデータおよび/または命令として表現(または表)され得ることに留意されたい。
Claims (14)
- 集積回路メモリ装置であって、
外部ソースから第1のクロック信号を受信するクロック入力と、
前記第1のクロック信号の遷移に応答して、前記集積回路メモリ装置からデータ信号を出力するシグナリング回路であって、前記第1のクロック信号は、前記データ信号で搬送されるデータビット毎に各遷移を含む、シグナリング回路と、
前記第1のクロック信号の遷移に応答して、前記第1のクロック信号のNサイクル毎に1回循環する第2のクロック信号を生成するクロック生成回路であって、Nは1よりも大きな整数であり、前記クロック生成回路は、前記第2のクロック信号の位相を、前記第1のクロック信号の位相に相対して調整できるようにする位相調整回路を含む、クロック生成回路と
を備える、集積回路メモリ装置。 - 前記データ信号で搬送される各データビットは、各ビット時間にわたって前記集積回路メモリ装置の出力において有効であり、前記データ信号と前記第1のタイミング信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、請求項1に記載の集積回路メモリ装置。
- 記憶装置アレイと、
前記記憶装置アレイにアクセスする論理回路であって、前記第2のクロック信号によりクロック制御される、論理回路と
をさらに備える、請求項1に記載の集積回路メモリ装置。 - 前記位相調整回路は、前記第1のクロック信号の選択された数のサイクルだけ前記第2のクロック信号の位相をシフトさせる回路を備える、請求項1に記載の集積回路メモリ装置。
- 前記位相調整回路は、前記第1のクロック信号の選択された数のサイクルを指定する位相調整値を記憶するプログラム可能レジスタを備える、請求項4に記載の集積回路メモリ装置。
- 前記クロック生成回路は、前記第1のクロック信号の遷移カウントを生成するモジュロカウンタを備え、前記位相調整回路は、前記位相調整値を前記カウントに加算する加算回路を備える、請求項5に記載の集積回路メモリ装置。
- 前記位相調整値が加算された後の前記カウント値の最上位ビットは、前記第2のクロック信号として出力される、請求項6に記載の集積回路メモリ装置。
- 前記位相調整値を受信するための外部シグナリングパスへのインタフェースをさらに備える、請求項5に記載の集積回路メモリ装置。
- 第2のタイミング信号の周波数の逓倍である周波数を有する第1のタイミング信号を生成するクロック生成器と、
前記第2のタイミング信号に相対して前記第1のタイミング信号の位相を調整する位相調整回路と、
前記第1のタイミング信号をメモリ装置に出力する駆動回路であって、前記第1のタイミング信号は、データ信号を前記メモリ装置から前記メモリコントローラに送信するためのタイミングをとり、前記第1のクロック信号は、前記データ信号で搬送されるデータビット毎に各遷移を含む、駆動回路と
を備える、メモリコントローラ。 - 前記データ信号で搬送される各データビットは、各ビット時間にわたって前記メモリ装置の出力において有効であり、前記データ信号と前記第1のタイミング信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、請求項9に記載のメモリコントローラ。
- 前記第1のタイミング信号は、前記メモリ装置から前記メモリコントローラに送信される前記データ信号で搬送されるデータビット毎に各遷移を含む、請求項9に記載のメモリコントローラ。
- 前記クロック生成回路は、前記第2のタイミング信号をさらに生成する、請求項9に記載のメモリコントローラ。
- 前記位相調整回路は、前記第2のタイミング信号の位相を選択的にシフトすることにより、前記第2のタイミング信号に相対して前記第1のタイミング信号の位相を調整する回路を備える、請求項12に記載のメモリコントローラ。
- 前記位相調整回路は、前記第1のタイミング信号と前記第2のタイミング信号との間に選択された位相関係を確立する回路を備え、前記メモリコントローラは、前記第1のタイミング信号と前記第2のタイミング信号との間の複数の位相関係のそれぞれでのデータ返送待ち時間を特定し、前記選択された位相関係として、メモリアクセスコマンドを発行してから対応する読み取りデータが返送されるまでの時間が、前記複数の位相関係のうちの別の関係よりも短い複数の位相関係のうちの1つを選択する較正回路をさらに備える、請求項9に記載のメモリコントローラ。
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