KR101499176B1 - 클럭 신호의 위상 튜닝 방법 및 그 장치 - Google Patents

클럭 신호의 위상 튜닝 방법 및 그 장치 Download PDF

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Abstract

클럭 신호의 위상 튜닝 방법 및 그 장치가 개시된다. 본 발명의 위상 튜닝 방법은 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호의 위상 튜닝 방법에 관한 것으로, 데이터 클럭 신호를 수신하여 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 서로 다른 다위상의 분주 클럭 신호들을 생성하며, 다위상의 분주 클럭 신호들 각각을 메인 클럭의 위상과 비교하고 각 비교 결과에 기초하여, 위상 쉬프트양을 결정하는 코오스 튜닝 단계;와 결정된 위상 쉬프트양에 상응하는 위상 분주 클럭 신호와 메인 클럭의 위상을 비교하고, 비교 결과에 기초하여 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하는 파인 튜닝 단계를 구비하여, 위상 튜닝 시간을 줄이는 효과가 있다.

Description

클럭 신호의 위상 튜닝 방법 및 그 장치{Method of tuning clock signal and Apparatus there-of}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 데이터 입출력을 위한 데이터 클럭 신호의 위상 튜닝 방법 및 그 회로에 관한 것이다.
통상의 디램(DRAM, 예컨대, DDR1/2/3, GDDR3/4)은 메인 클럭(CK)을 사용해 코아(core) 동작을 수행하고 데이터 스트로브 신호(이하, DQS라 함)를 사용해 메모리 컨트롤러와 디램 간의 인터페이스 동작을 수행한다. 즉, 데이터는 DQS에 동기되어 전송된다. 코아 동작의 주요 동작은 디램의 코아인 메모리셀 어레이를 억세스하는 동작, 즉 메모리셀 어레이에 데이터를 쓰거나 읽는 동작이다. 이 때, 메인 클럭(CK)과 DQS의 주파수는 동일하다. 따라서, 데이터(DQ)가 DQS의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에서 전송되는 경우, 데이터(DQ)는 메인 클럭(CK) 대비 더블 데이터 레이트(DDR : double data rate)로 동작한다. DDR로 동작하는 반도체 장치의 경우, 데이터 인터페이스 속도는 코아 동작 속도에 비해 2배라 할 수 있다.
그런데, 고속 그래픽이나 게임의 발달로 인하여, 또한 메모리 컨트롤러의 속 도 향상으로 인하여 반도체 장치(예컨대, DRAM)의 데이터 인터페이스 속도도 지속적으로 증가될 필요가 있다.
그러나 DRAM의 코아 회로는 구조상 속도를 증가시키기가 매우 어려워 메인 클럭(CK)의 주파수를 증가시키는 데는 한계가 있다.
따라서, DRAM의 코아 속도는 그대로 유지한 채 커맨드당 입출력되는 데이터 개수(비트수 혹은 심볼수)를 증가시킴으로써 데이터 인터페이스의 속도만 증가 시켜 시스템의 요구에 대응하고 있다. 그런데, 통상의 DRAM처럼 메인 클럭(CK)과 DQS의 주파수를 동일하게 두고 DRAM의 코아 속도 대비 데이터 인터페이스의 속도를 증가시키는 데는 한계가 있다.
도 1은 관련 기술에 따른 DRAM의 동작 타이밍도이다.
이를 참조하면, 메모리 컨트롤러와 DRAM 간의 데이터 인터페이스를 위해 기존의 DQS대신 데이터 클럭 신호(WCK)가 사용된다. 데이터 클럭 신호(WCK)의 주파수는 코아 동작을 위한 메인 클럭(CK) 대비 2배이다. 커맨드(CMD) 및 어드레스 신호(ADDRESS)는 메인 클럭(CK)에 기초하여 전송되고 입력된다.
반면, 데이터(DQ)는 데이터 클럭 신호(WCK)에 기초하여 전송된다. 이 때, 데이터(DQ)는 DDR DRAM 과 유사하게 데이터 클럭 신호(WCK)의 라이징 에지와 폴링 에지에 응답하여 입출력될 수 있다.
따라서, 메인 클럭(CK)은 기존의 주파수를 유지하면서 데이터 전송 속도는 기존의 DRAM 대비 2배 증가한다. 즉 메인 클럭(CK) 기준으로 데이터(DQ)는 QDR(quadrature data rate)이다.
DRAM에 데이터를 기록하는 데이터 기록 동작의 경우를 살펴보면, DRAM은 메모리 컨트롤러로부터 입력되는 데이터(DQ)를 데이터 클럭 신호(WCK)를 이용하여 샘플링하고, 샘플링된 데이터는 메인 클럭(CK)을 이용하여 메모리 어레이에 저장한다. DRAM으로 데이터를 독출하는 데이터 독출 동작의 경우에도, DRAM은 메인 클럭(CK)을 이용해 메모리 어레이로부터 데이터를 독출한 후 독출된 데이터를 데이터 클럭 신호(WCK)를 이용하여 샘플링해서 메모리 컨트롤러로 전송한다.
따라서 메인 클럭(CK)에 기초하여 동작하는 영역과 데이터 클럭 신호(WCK)에 기초하여 동작하는 영역 간의 데이터 이동이 필요하다. 이 경우 메인 클럭(CK)와 데이터 클럭 신호(WCK) 사이에 영역 교차(domain crossing)가 발생하는데 데이터 클럭 신호(WCK)의 주파수가 2.5GHz 정도로 높아 위상 마진을 만족시키기가 어렵다. 따라서 데이터 클럭 신호(WCK)를 DRAM 내부에서 분주(dividing)해 메인 클럭(CK)과 주파수가 같은 클럭 신호를 생성할 필요성이 있다. 이러한 필요성에 따라 DRAM 내부적으로 데이터 클럭 신호(WCK)를 2분주하여 생성한 클럭 신호가 0도 분주 클럭(WCK/2_0)와 90도 분주 클럭(WCK/2_90)이다. 그러나 메인 클럭(CK) 한 주기에 데이터 클럭 신호(WCK)의 라이징 에지(rising edge)가 두 개 존재하므로 메인 클럭(CK)의 라이징 에지(rising edge)와 0도 분주 클럭(WCK/2_0)의 라이징 에지를 일치시키기는 쉽지 않다.
도 1에 도시된 바와 같이, 상단의 0도 분주 클럭(WCK/2_0)과 90도 분주 클럭(WCK/2_90)은 메인 클럭(CK)과 제대로 동기가 이루어진 경우이지만, 하단의 0도 분주 클럭(WCK/2_0')과 90도 분주 클럭(WCK/2_90')은 잘못 2분주된 경우로서 제대 로 동기되지 못한 경우(즉, 오동기된 경우)이다.
따라서, 데이터 클럭 신호(WCK) 혹은 데이터 클럭 신호의 분주 신호(WCK/2)가 메인 클럭(CK)과 오동기되는 것을 방지할 필요가 있다.
또한, 메모리 장치의 동작 속도를 개선하기 위하여 메인 클럭(CK)과 분주 클럭(WCK/2)의 위상을 일치시키는데(동기화하는데) 필요한 시간을 줄일 필요가 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 반도체 메모리 장치에서 메인 클럭과 주파수가 다른 데이터 클럭 신호 혹은 이의 분주 신호와 메인 클럭의 위상을 빠른 시간 내에 일치시킬 수 있는 위상 튜닝 방법 및 그 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 메인 클럭 신호와 다른 주파수를 가지는 데이터 클럭 신호를 사용하며, 클럭 신호 수신기 및 위상 튜닝부를 구비하는 반도체 메모리 장치가 제공된다.
상기 클럭 신호 수신기는 상기 메인 클럭과 상기 데이터 클럭 신호를 수신한다.
상기 위상 튜닝부는, 상기 데이터 클럭 신호를 상기 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 상기 분주 클럭 신호로부터 상기 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하여 위상 검출 신호를 출력하며, 상기 위상 검출 신호에 따라 상기 적어도 4위상의 분주 클럭 신호들 중 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고, 비교 결과를 출력한다.
상기 위상 튜닝부는 분주기, 다위상 신호 발생부 및 위상 검출기를 구비할 수 있다.
상기 분주기는 상기 데이터 클럭 신호를 분주하여 분주 클럭 신호를 발생한다. 상기 다위상 신호 발생부는 상기 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 적어도 4 위상의 분주 클럭 신호들을 생성하고, 상기 메모리 컨트롤러에 의해 설정된 위상 쉬프트 제어 신호에 응답하여 상기 적어도 4위상의 분주 클럭 신호들을 정렬하여 출력한다.
상기 위상 검출기는 상기 정렬된 적어도 4위상의 분주 클럭 신호들 중 어느 하나와 상기 메인 클럭의 위상을 비교하여 위상 검출 신호를 발생한다.
상기 정렬된 적어도 4위상의 분주 클럭 신호들은 데이터를 송수신하는데 사용될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호를 사용하며, 제1 메모리 장치; 및 메모리 컨트롤러를 구비하는 메모리 시스템이 제공된다.
상기 제1 메모리 장치는, 상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 제1 분주 클럭 신호를 발생하고, 상기 제1 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 제1 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과를 발생한다.
상기 메모리 컨트롤러는, 상기 메인 클럭과 상기 데이터 클럭 신호를 상기 제1 메모리 장치로 전송하고, 상기 제1 메모리 장치로부터 상기 각 비교 결과를 수신하여, 상기 각 비교 결과에 기초하여 상기 적어도 4위상의 분주 클럭 신호들 중 하나를 선택한다.
상기 제1 메모리 장치는 또한 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하여 상기 메모리 컨트롤러로 피드백하며, 상기 메모리 컨트롤러는, 또한 상기 피드백된 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고 비교 결과에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하여 전송한다.
상기 메모리 시스템은, 상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 제2 분주 클럭 신호를 발생하고, 상기 제2 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 제2 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과를 발생하는 제2 메모리 장치를 더 구비할 수 있다.
상기 메모리 시스템에서 상기 메인 클럭과 상기 데이터 클럭 신호는 각각 하나의 공유 신호선을 통해 전송되어 상기 제1 및 제2 메모리 장치로 각각 분배될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호의 위상 튜닝 방법이 제공된다.
상기 위상 튜닝 방법은 상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 상기 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과에 기초하여, 상기 적어도 4위상의 분주 클럭 신호들 중 하나를 선택하는 코오스 튜닝 단계; 및 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고, 비교 결과에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하는 파인 튜닝 단계를 구비한다.
상기 방법은, 상기 메인 클럭과 상기 데이터 클럭 신호를 메모리 컨트롤러로부터 반도체 메모리 장치로 전송하는 단계를 더 구비하며, 상기 미리 정해진 위상 간격은 90도 간격일 수 있다.
상기 코오스 튜닝 단계는, 상기 메모리 컨트롤러는 상기 분주 클럭 신호를 각각 0도, 90도, 180도 및 270도로 쉬프트하기 위하여 위상 쉬프트 제어 신호를 순차적으로 변경하여 설정하는 단계; 상기 반도체 메모리 장치는 상기 위상 쉬프트 제어 신호가 설정될 때마다 상기 설정된 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 위상의 분주 클럭 신호를 생성하여 상기 메인 클럭의 위상과 비교한 결과인 위상 검출 신호를 상기 메모리 컨트롤러로 피드백하는 단계; 및 상기 메모리 컨트롤러는 상기 0도, 90도, 180도 및 270도 각각에 대한 상기 위상 검출 신호에 기초하여 상기 분주 클럭 신호의 위상 쉬프트양을 선택하기 위한 상기 위상 쉬프트 제어 신호를 결정하는 단계를 구비할 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치에서 메인 클럭과 주파수가 다른 데이터 클럭 신호 혹은 이의 분주 신호와 메인 클럭의 위상을 빠른 시간 내에 일치시킬 수 있다. 따라서, 메모리 장치의 동작 속도를 개선할 수 있고, 또한 전력 소모를 줄일 수 있다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다. 또한 본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소와 접속 또는 연결되는 경우에는 상기 구성요소는 상기 다른 구성요소와 직접 접속 또는 연결될 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 접속 또는 연결될 수 있음을 의미한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(10)의 구성 블록도이다.
도 3은 도 2에 도시된 클럭 신호 발생기(130)의 일 예를 나타내는 구성 블록도이고, 도 4는 도 2에 도시된 위상 튜닝부(250)의 일 예를 나타내는 구성 블록도이고, 도 5는 도 4에 도시된 위상 검출기(254)의 일 예를 나타내는 구성 블록도이며, 도 6은 도 2에 도시된 커맨드/어드레스 수신기(210)의 일 예를 나타내는 구성 블록도이다.
본 실시예에서는 메모리 장치(200)는 DRAM(200)인 것으로 가정하나, 이에 한정되는 것은 아니다.
도 2를 참조하면 본 발명의 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 구비한다.
메모리 컨트롤러(100)는 DRAM(200)에 데이터(DQ)를 기록하고, 기록된 데이터를 독출하기 위하여 DRAM(200)을 제어한다. 이를 위하여, 메모리 컨트롤러(100)는 DRAM(200)에 커맨드(CMD), 어드레스(ADD) 및 클럭 신호(CK 및 WCK)를 공급한다.
메모리 컨트롤러(100)는 커맨드 및 어드레스(이하, 커맨드/어드레스라 함) 발생기(110), 커맨드/어드레스 송신기(120), 클럭 신호 발생기(130), 클럭 신호 송신기(140, 150) 및 데이터 송수신기(160)를 구비할 수 있다.
클럭 신호 발생기(130)는 도 3에 도시된 바와 같이 오실레이터(131) 및 PLL(Phase-locked loop) 혹은 DLL(Delay-locked loop) 회로(132, 이하, PLL/DLL 회로라 함)를 포함할 수 있으며, 메인 클럭(CK)과 데이터 클럭 신호(WCK)를 발생한다. 오실레이터(131)는 미리 정해진 주파수의 발진 신호를 출력한다. PLL/DLL회로(132)는 발진 신호를 이용하여 소정 주파수의 메인 클럭(CK)와 메인 클럭(CK)과 다른 주파수(예컨대, 메인 클럭의 2배)를 가지는 데이터 클럭 신호(WCK)를 발생한다. PLL/DLL회로(132)는 DRAM(200)으로부터 피드백되는 위상 검출 신호(PDS)에 기초하여, 데이터 클럭 신호(WCK)의 위상을 조절한다.
클럭 신호 송신기(140, 150)는 메인 클럭 송신기(140) 및 데이터 클럭 송신기(150)를 포함한다.
메인 클럭 송신기(140) 및 데이터 클럭 송신기(150)은 각각 클럭 신호 발생기(130)로부터 생성된 메인 클럭(CK)과 데이터 클럭 신호(WCK)를 DRAM(200)으로 전송한다.
커맨드/어드레스 송신기 (120)는 메인 클럭(CK)에 응답하여 커맨드 및 어드레스를 DRAM(200)으로 전송하고, 데이터 송수신기(160)는 데이터 클럭 신호(WCK)에 응답하여 데이터(DQ)를 송수신한다.
DRAM(200)은 커맨드/어드레스 수신기(210), 코아(220), 메인 클럭 수신기(230), 데이터 클럭 수신기(240), 위상 튜닝부(250), 데이터 송수신기(260) 및 MRS 회로(270)를 포함할 수 있다.
설명의 편의를 위하여, 도 2에서는 메모리 컨트롤러(100) 및 DRAM(200)의 구성이 개략적으로 도시되나, 메모리 컨트롤러(100) 및 DRAM(200)은 도시된 구성요소 이외의 구성요소를 더 포함할 수 있음은 물론이다.
메인 클럭 수신기(230) 및 데이터 클럭 수신기(240)는 각각 컨트롤러(100)로부터 메인 클럭(CK)과 데이터 클럭 신호(WCK)를 수신한다.
커맨드/어드레스 수신기(210)는 메인 클럭(CK)에 응답하여 컨트롤러(100)로 부터 커맨드 및 어드레스를 수신한다.
도 6을 참조하면, 커맨드/어드레스 수신기(210)는 메인 클럭(CK)에 응답하여 컨트롤러(100)로부터 전송되어 입력되는 커맨드 및 어드레스(CMD/ADD)를 래치하여 출력하는 플립플롭을 포함할 수 있다.
컨트롤러(100)의 커맨드/어드레스 송신기(120) 역시 커맨드/어드레스 수신기(210)의 구성과 유사하게, 메인 클럭(CK)에 응답하여 커맨드 및 어드레스(CMD/ADD)를 래치하여 DRAM(200)으로 출력하는 플립플롭을 포함할 수 있다.
MRS/EMRS((Mode Register Set/Extended Mode Register Set, 이하, MRS라 함) 회로(270)는 커맨드/어드레스 수신기(210)로부터 입력되는 MRS 명령 및 어드레스 신호에 따라 내부의 모드 레지스터를 설정할 수 있다.
후술되는 위상 쉬프트 제어 신호(TS) 역시 MRS 회로(270)에 설정되는 MRS 값일 수 있다.
위상 튜닝부(250)는 데이터 클럭 신호(WCK)를 메인 클럭(CK)의 주파수와 같도록 미리 정해진 분주율(예컨대, 2)로 분주하여 분주 클럭 신호(WCK/2)를 생성하고, 분주 클럭 신호(WCK/2)로부터 90도 간격의 다위상 분주 클럭 신호(예컨대, 0, 90, 180 및 270도 분주 클럭 신호(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))를 생성한다. 또한 위상 튜닝부(250)는 다위상 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270) 중 어느 하나의 신호(예컨대, WCK/2_0)와 메인 클럭(CK)의 위상을 비교하여, 비교 결과인 위상 검출 신호(PDS)를 컨트롤러(100)로 피드백한다.
이를 위하여, 위상 튜닝부(250)는 분주기(251), 다위상 신호 발생부(252, 253) 및 위상 검출기(254)를 포함할 수 있다. 다위상 신호 발생부(252, 253)는 다위상 발생기(252) 및 선택부(253)를 포함할 수 있다.
분주기(251)는 데이터 클럭 신호(WCK)를 2분주하여 분주 클럭 신호(WCK/2)를 생성한다. 다 위상 발생기(252)는 분주 클럭 신호(WCK/2)를 90도, 180도, 및 270도 쉬프트하여 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))을 발생할 수 있다. 또는, 다위상 발생기(152)는 분주 클럭 신호(WCK/2)를 반전하여 분주 클럭 신호(WCK/2)와 180도 위상차를 갖는 반전 분주 클럭 신호를 발생하고, 이 두 신호를 이용하여 90도 위상 간격을 가지는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))을 발생할 수 있다.
선택부(253)는 위상 쉬프트 제어 신호(TS)에 기초하여, 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))을 정렬하여 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)를 출력한다. 좀 더 구체적으로는, 선택부(253)는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 각각을 위상 쉬프트 제어 신호(TS)에 상응하는 위상 쉬프트양만큼 쉬프트된 신호부터 정렬하여 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)로서 출력할 수 있다.
위상 쉬프트 제어 신호(TS)은 2비트 신호일 수 있다. 따라서, 위상 쉬프트 제어 신호(TS)가 '00'인 경우, 다위상 신호 발생부(252, 253)는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 각각을 0도 쉬프트하여(즉, 쉬프트하지 않고), 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)로서 출력할 수 있다. 이 경우, 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)는 각각 0도, 90도, 180도, 270도 분주 클럭 신호(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)이다.
위상 쉬프트 제어 신호(TS)가 '01'인 경우, 다위상 신호 발생부(252, 253)는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 각각을 90도 쉬프트하여 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)로서 출력할 수 있다. 이 경우, 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)는 각각 90도, 180도, 270도, 0도 분주 클럭 신호(WCK/2_90, WCK/2_180, WCK/2_270, WCK/2_0)이다.
위상 쉬프트 제어 신호(TS)가 '10'인 경우, 다위상 신호 발생부(252, 253)는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 각각을 180도 쉬프트하여 출력할 수 있으며, 이 경우, 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)는 각각 180도, 270도, 0도, 90도 분주 클럭 신호(WCK/2_180, WCK/2_270, WCK/2_0, WCK/2_90) 이다.
위상 쉬프트 제어 신호(TS)가 '11'인 경우, 다위상 신호 발생부(252, 253)는 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호 들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 각각을 270도 쉬프트하여 출력할 수 있으며, 이 경우, 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)는 각각 270도, 0도, 90도, 180도 분주 클럭 신호(WCK/2_270, WCK/2_0, WCK/2_90, WCK/2_180)이다.
위상 검출기(254)는 메인 클럭(CK)과 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4) 중 어느 하나(본 실시예에서는 제1 위상 분주 클럭 신호(WCK/2_1)이나, 이에 한정되지 않는다)를 수신하고, 양 신호의 위상을 비교하여 비교결과 신호인 위상 검출 신호(PDS)를 발생한다.
도 5를 참조하면, 위상 검출기(254)는 메인 클럭(CK)에 응답하여 제1 위상 분주 클럭 신호(WCK/2_1)를 래치하여 위상 검출 신호(PDS)로서 출력하는 플립플롭을 포함할 수 있다.
위상 검출 신호(PDS)는 메인 클럭(CK)과 제1 위상 분주 클럭 신호(WCK/2_1) 중 어느 신호의 위상이 빠른지를 나타내는 1비트 신호일 수 있다. 예컨대, 위상 검출신호(PDS)는 제1 위상 분주 클럭 신호(WCK/2_1)가 메인 클럭(CK) 보다 위상이 빠르면(phase lead), 하이레벨('1')로 설정되고, 제1 위상 분주 클럭 신호(WCK/2_1)가 메인 클럭(CK) 보다 위상이 느리면(phase lag), 로우레벨('0')로 설정될 수 있다.
위상 검출 신호(PDS)는 메모리 컨트롤러(100)로 피드백된다. 위상 검출 신호(PDS)는 에러 검출 코드(EDC: error detection code) 신호를 전송하기 위한 EDC 라인을 통하여 메모리 컨트롤러(100)로 피드백될 수 있으나, 이에 한정되는 것은 아니다. 메모리 컨트롤러(100)는 DRAM(200)으로부터 피드백되는 위상 검출 신호(PDS)에 기초하여, DRAM(200)에서의 분주 클럭 신호(WCK/2)의 위상 쉬프트양을 선택하기 위한 제어 신호(TS)를 결정할 수 있으며, 메모리 컨트롤러(100)에서 송신되는 데이터 클럭 신호(WCK)의 위상을 조절할 수 있다.
데이터 송수신기(260)는 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)에 응답하여 데이터(DQ)를 송수신할 수 있다.
코아(220)는 데이터(DQ)를 저장하기 위한 메모리셀 어레이를 포함한다.
도 7은 본 발명의 일 실시예에 따른 위상 튜닝 방법을 나타내는 플로우차트이다. 본 발명의 일 실시예에 따른 위상 튜닝 방법은 도 2에 도시된 본 발명의 일 실시예에 따른 메모리 시스템에서 수행될 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 위상 튜닝 방법은 크게 코오스 튜닝 단계(S100)와 파인 튜닝 단계(S200)를 구비한다.
코오스 튜닝 단계에서는, 메모리 컨트롤러(100)는 DRAM(200)의 위상 쉬프트 제어 신호(TS)를 순차적으로 변경하여 가며, 각 위상 쉬프트 제어 신호(TS)에 대한 위상 검출 신호(PDS)를 피드백 받아 각 위상 쉬프트 제어 신호(TS)에 대한 위상 검출 신호(PDS)에 기초하여 적절한 위상 쉬프트 제어 신호(TS)을 결정하여 DRAM(200)에 설정한다.
도 8은 도 7에 도시된 코오스 튜닝 단계의 일 예를 나타내는 플로우챠트이다. 도 10은 코오스 튜닝 단계를 설정하기 위한 메인 클럭 및 다위상 분주 클럭 신호들의 파형도이다.
먼저, 메모리 컨트롤러(100)는 위상 쉬프트 제어 신호(TS)를 '00'을 설정하고, 이에 대응하는 위상 검출 신호(PDS)를 DRAM(200)으로부터 수신한다(S110). 위상 쉬프트 제어 신호(TS)가 '00'으로 설정되면, DRAM(200)은 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))을 생성하고 각각을 설정된 위상 쉬프트 제어 신호(TS)에 상응하는 위상 쉬프트양(0도)만큼 쉬프트하여 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)로서 출력한다. 이 경우, 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)는 각각 0도, 90도, 180도, 270도 분주 클럭 신호(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)이다. 위상 검출기(254)는 메인 클럭(CK)과 제1 위상 분주 클럭 신호(WCK/2_1)인 0도 위상 분주 클럭 신호(WCK/2_0)의 위상을 비교하여, 위상 검출 신호(PDS)를 컨트롤러(100)로 피드백한다. 도 10에 도시된 예에서는, 위상 쉬프트 제어 신호(TS)가 '00'인 경우 위상 검출 신호(PDS)는 0이다.
다음으로, 메모리 컨트롤러(100)는 위상 쉬프트 제어 신호(TS)를 '01'로 설정하고, 이에 대응하는 위상 검출 신호(PDS)를 DRAM(200)으로부터 수신한다(S120). 위상 쉬프트 제어 신호(TS)가 '01'로 설정되면, DRAM(200)은 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270))을 생성하고 각각을 설정된 위상 쉬프트 제어 신호(TS=01)에 상응하는 위상 쉬프트양(90도)만큼 쉬프트하여 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)로서 출력한다. 위상 검출기(254)는 메인 클럭(CK)과 제1 위상 분주 클럭 신호(WCK/2_1)인 90도 위상 분주 클럭 신호(WCK/2_90)의 위상을 비 교하여, 위상 검출 신호(PDS)를 컨트롤러(100)로 피드백한다. 도 10에 도시된 예에서는, 위상 쉬프트 제어 신호(TS)가 '01'인 위상 검출 신호(PDS)는 0이다.
상술한 바와 마찬가지로, 메모리 컨트롤러(100)는 위상 쉬프트 제어 신호(TS)를 '10'으로 설정하고 이에 대응하는 위상 검출 신호(PDS)를 DRAM(200)으로부터 수신하며(S130), 위상 쉬프트 제어 신호(TS)를 '11'로 설정하고 이에 대응하는 위상 검출 신호(PDS)를 DRAM(200)으로부터 수신한다(S140).
도 10에 도시된 예에서는, 위상 쉬프트 제어 신호(TS)가 '10'인 경우 위상 검출 신호(PDS)는 1이고, 위상 쉬프트 제어 신호(TS)가 '11'인 경우 위상 검출 신호(PDS)는 1이다.
메모리 컨트롤러(100)는 상기 4가지 경우의 위상 검출 신호(PDS)에 기초하여 분주 클럭 신호(WCK/2)의 위상 쉬프트양을 선택하기 위한 위상 쉬프트 제어 신호(TS)를 결정하고, 이를 명령어 및/또는 어드레스를 이용하여 DRAM(200)의 MRS 회로(270)에 설정한다(S150).
도 10에 도시된 실시예에서는, 메인 클럭(CK)의 제 1 에지(예컨대, 라이징 에지)는 1에서 0으로 천이하는 전과 후의 위상 검출 신호(PDS)에 각각 상응하는 다위상 분주 클럭 신호의 이웃하는 제1 에지(예컨대, 라이징 에지) 사이에 존재한다.
도 10에 도시된 예에서는, 위상 쉬프트 제어 신호(TS)가 '11'인 경우 위상 검출 신호(PDS)는 1이고, 위상 쉬프트 제어 신호(TS)가 '00'인 경우 위상 검출 신호(PDS)는 0이므로, 위상 쉬프트 제어 신호(TS)가 '11'인 경우의 제1 위상 분주 클럭 신호(즉, 270도 위상 분주 클럭 신호(WCK/2_270))의 라이징 에지와 위상 쉬프트 제어 신호(TS)가 '00'인 경우의 제1 위상 분주 클럭 신호(즉, 0도 위상 분주 클럭 신호(WCK/2_0))의 인접 라이징 에지 사이에 메인 클럭(CK)의 라이징 에지가 존재한다.
따라서, 메모리 컨트롤러(100)는 상기 4가지 경우의 위상 검출 신호(PDS)에 기초하여 위상 쉬프트 제어 신호(TS)를 '00' 혹은 '11'로 설정할 수 있다. 이 때, 메인 클럭(CK)의 라이징 에지와 0도 위상 분주 클럭 신호 혹은 270도 위상 분주 클럭 신호의 라이징 에지와의 위상차는 ±45도(즉, ±1/8tCK)이내이다. 여기서, tCK는 메인 클럭(CK)의 한 주기이다.
즉, 코오스 튜닝이 완료되면, 메인 클럭(CK)과 선택된 위상 분주 클럭 신호간의 위상차는 ±45도 이내에 있게 된다. 여기서, 선택된 위상 분주 클럭 신호란 다위상 분주 클럭 신호들(예컨대, 0도, 90도, 180도, 270도 분주 클럭 신호들(WCK/2_0, WCK/2_90, WCK/2_180, WCK/2_270)) 중 설정된 위상 쉬프트 제어 신호(TS)에 상응하는 위상을 가지는 분주 클럭 신호를 말한다.
코오스 튜닝에 의하여 메인 클럭(CK)과 선택된 위상 분주 클럭 신호간의 위상차가 ±45도 이내에 있게 됨으로써, 파인 튜닝의 시간이 단축될 수 있다.
도 9는 도 7에 도시된 파인 튜닝 단계의 일 예를 나타내는 플로우챠트이다. 도 11은 파인 튜닝 단계를 설정하기 위한 메인 클럭 및 선택된 위상 분주 클럭 신호들의 파형도이다.
코오스 튜닝 완료 후 설정된 위상 쉬프트 제어 신호(TS)는 '00'이며 이에 따라 선택된 위상 분주 클럭 신호, 즉 제1 위상 분주 클럭 신호(WCK/2_1)는 0도 위상 분주 클럭 신호(WCK/2_0)인 것으로 가정한다.
즉, 메모리 컨트롤러(100)는 DRAM(200)의 위상 쉬프트 제어 신호(TS)를 '00'으로 설정한 상태이다.
DRAM(200)은 설정된 위상 쉬프트 제어 신호('00')에 따라 제1 내지 제4 위상 분주 클럭 신호(WCK/2_i, i=1,2,3,4)를 발생하고(S210), 그 중 제1 위상 분주 클럭 신호(WCK/2_1)와 메인 클럭(CK)의 위상을 비교하여 위상 검출 신호(PDS)를 발생한다(S220). 발생된 위상 검출 신호(PDS)는 컨트롤러(100)로 피드백된다(S230).
이 때, 제1 위상 분주 클럭 신호(즉, 0도 위상 분주 클럭 신호(WCK/2_0))의 위상이 메인 클럭(CK)의 위상보다 늦으므로, 위상 검출 신호(PDS)는 '0'이다.
컨트롤러(100)는 위상 검출 신호(PDS)가 이전 위상 검출신호와 비교하여 레벨 천이가 되었는지 판단한다. 예컨대, 컨트롤러(100)는 위상 검출 신호(PDS)가 여전히 '0'인 경우에는, 데이터 클럭 신호(WCK)의 위상을 미리 정해진 위상 스텝의 한 스텝만큼 조절(예컨대, 위상을 한 스텝만큼 당김)하여 전송함으로써 제1 위상 분주 클럭 신호(WCK/2_1)의 위상이 도 11에 도시된 바와 같이 당겨지도록 한다.
이와 같이, 메모리 컨트롤러(100)는 위상 검출 신호(PDS)가 '1'로 피드백될 때까지 데이터 클럭 신호(WCK)의 위상을 같은 방향(예컨대 위상을 당기는 방향)으로 한 위상 스텝씩 조절하여 전송한다. 위상 검출 신호(PDS)가 '1'이 되면, 파인 튜닝은 종료된다.
본 발명의 일 실시예에 의하면, 코오스 튜닝 단계에서 분주 클럭 신호(WCK/2)의 위상을 90도 간격으로 쉬프트하여, 다위상(본 실시예에서는 4위상)의 분주 클럭 신호들을 생성하고 그 신호들 중 메인 클럭(CK)과의 위상차가 ±45도(즉, ±1/8tCK) 이내가 되는 하나의 위상 분주 클럭 신호를 선택, 즉 위상 쉬프트 양을 결정한다.
즉, 본 발명의 일 실시예에 의하면, 파인 튜닝 전에 위상 쉬프트 제어 신호(TS)를 순차적으로 가변하여, 분주 클럭 신호(WCK/2)의 위상을 90도 간격으로 360도 스윕(sweep)하여 각 쉬프트된 위상에 대한 메인 클럭(CK)과의 위상 비교 결과를 판별하면 DRAM(200)의 위상 분주 클럭(WCK/2)와 메인 클럭(CK)의 관계를 판별할 수 있다. 이에 따라, 메인 클럭(CK)와의 위상 스큐가 가장 적은 혹은 메인 클럭(CK)와의 위상 스큐가 ±45도(즉, ±1/8tCK) 이내가 되는 위상 분주 클럭(WCK/2)의 위상 쉬프트양을 결정할 수 있다. 예컨대, 적어도 4위상의 다위상 분주 클럭 신호들 중 메인 클럭(CK)의 라이징 에지를 사이에 두고 인접하는 라이징 에지를 가지는 두 개의 다 위상 분주 클럭 신호 중 하나가 선택되도록, 위상 쉬프트양이 결정될 수 있다.
그런 다음 메모리 컨트롤러(200)는 결정된 위상 쉬프트양을 발생하기 위한 위상 쉬프트 제어 신호(TS)를 DRAM(200)에 설정하여 파인 튜닝을 수행한다.
한편, 종래기술에 따른 위상 튜닝 방법을 설명하면 다음과 같다.
DRAM 내부에서 메인 클럭(CK)와 데이터 클럭 신호(WCK)의 2분주 클럭 신호(WCK/2)를 위상 비교하고 그 결과를 컨트롤러에 피드백한다.
그러면, 컨트롤러는 데이터 클럭 신호(WCK)의 위상을 조절해 메인 클럭(CK)과 2분주 클럭 신호(WCK/2)간의 위상을 얼라인한다.
종래 기술에 따르면 메인 클럭(CK)와 2분주 클럭 신호(WCK/2)간의 최대 위상차는 +-1/2 tCK(+- 180도)이다. 　이 경우, 메인 클럭(CK)과 2분주 클럭 신호(WCK/2)간의 위상을 얼라인하기 위한 위상 튜닝 시간은 컨트롤러가 데이터 클럭 신호(WCK)의 위상을 한 위상 스텝씩 쉬프트하여 1/2 tCK만큼 이동하는데 걸리는 시간이다. 　즉, 위상 튜닝 범위가 +-1/2 tCK이다. 따라서 위상 튜닝 시간이 오래 걸린다는 단점이 있다.
특히, DRAM이 파워 다운(power down)되거나 셀프 리프레쉬(self refresh) 구간에 들어갔다 나오는 경우와 같이 데이터 클럭 신호가 디스에이블되는 경우, 메인 클럭과 데이터 클럭 신호 혹은 이의 분주 신호의 위상을 얼라인하기 위하여 위상 튜닝 과정을 반복해야 하므로, 종래기술과 같이 위상 튜닝 시간이 오래 걸리면 고속 동작시 불리하고 또한 시스템 파워를 증가 시키게 된다.
관련 기술에 따른 위상 튜닝 방법을 설명하면 다음과 같다.
관련 기술에 따른 위상 튜닝 방법은 종래 기술에 따른 위상 튜닝 방법에 따른 위상 튜닝 시간을 감소시키기 위해 데이터 클럭 신호의 반전 스킴(inversion scheme)을 채택하였다. 데이터 클럭 신호의 반전 스킴을 이용하면, 메인 클럭(CK)와 2분주 클럭 신호(WCK/2)간의 최대 위상차는 +-1/4 tCK(+- 90도)로 될 수 있다. 따라서 위상 튜닝 범위가 종래의 +-1/2 tCK에서 +-1/4tCK로 감소하게 된다.
이에 반해, 본 발명의 일 실시예에 의하면, 상술한 바와 같이, 코오스 튜닝에 의하여 파인 튜닝의 범위가 ±45도(즉, ±1/8tCK) 이내가 된다. 즉, 메인 클럭(CK)와 선택된 위상 분주 클럭(WCK/2_i, i=1,2,4 혹은 4)간의 최대 위상차는 +- 1/8 tCK(+- 45도)이다. 따라서, 위상 튜닝 범위가 +-1/4 tCK에서 +-1/8tCK로 감소하게 된다.
따라서, 파인 튜닝의 시간이 줄어들고, 이에 따라 위상 동기(위상 튜닝)에 걸리는 시간이 줄어든다. 본 발명에 의하여 클럭 신호의 위상 튜닝에 걸리는 시간이 줄어들면 메모리 장치의 동작 속도가 향상되고, 파워 소모가 줄어드는 효과를 얻을 수 있다.
도 12는 본 발명의 다른 일 실시예에 따른 메모리 시스템을 나타내는 도면이다. 도 12를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310), 적어도 두 개의 DRAM(321, 322) 및 메모리 컨트롤러(310)와 적어도 두 개의 DRAM(321, 322)이 장착되는 보드(board, 330)를 구비한다. DRAM의 수는 3이상일 수 있으나, 설명의 편의상 본 실시예에서는 2인 것으로 가정하고, 제1 및 제2 DRAM(321, 322)이라 칭한다.
도 12에 도시된 바와 같이, 제1 및 제2 DRAM(321, 322)은 보드(330)의 한쪽면과 반대편면에 각각 장착될 수 있다. 이러한 구조에서 제1 및 제2 DRAM(321, 322)은 어드레스, 커맨드, 클럭 신호들(CK, WCK)을 공유한다. 즉, 제1 및 제2 DRAM(321, 322)은 공유 어드레스 라인, 커맨드 라인, 클럭 신호 라인을 통하여 메모리 컨트롤러(310)와 연결될 수 있다.
따라서, 메인 클럭(CK)과 데이터 클럭 신호(WCK)는 각각 메모리 컨트롤러(100)로부터 해당 공유 라인을 통해 전송된 후 제1 및 제2 DRAM(321, 322)으로 분배될 수 있다.
메모리 컨트롤러(310), 제1 및 제2 DRAM(321, 322)의 각 구성 및 동작은 상술한 메모리 컨트롤러(100) 및 DRAM(200)과 동일하므로, 이에 대한 설명을 생략한다.
도 13은 도 12에 도시된 메모리 시스템에서의 본 발명에 의한 위상 튜닝 방법과 관련기술에 따른 위상 튜닝 방법 간의 차이를 비교하기 위한 신호 파형도이다.
도 12에 도시된 메모리 시스템에서의 본 발명에 의한 위상 튜닝 방법을 설명하면 다음과 같다.
먼저, 제1 DRAM(321)에서의 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 위상 튜닝 방법이 수행되고, 다음으로 제2 DRAM(322)에서의 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 위상 튜닝 방법(S320)이 수행된다. 각 DRAM(321, 322)에서의 위상 튜닝 방법은 도 7 내지 도 9를 참조하여 상술한 바와 같으므로, 이에 대한 설명은 생략된다.
제1 DRAM(321)에서의 위상 튜닝 방법이 수행되면, 제1 DRAM(321)의 MRS 회로에는 제1 위상 쉬프트 제어 신호(TS1)이 설정되고, 또한 메모리 컨트롤러(310)에는 제1 DRAM(321)에서의 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 위상을 일치시키기 위한 위상값(PI1)이 저장된다.
제2 DRAM(322)에서의 위상 튜닝 방법이 수행되면, 제2 DRAM(322)의 MRS 회로에는 제2 위상 쉬프트 제어 신호(TS2)이 설정되고, 또한 메모리 컨트롤러(310)에는 제2 DRAM(322)에서의 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 위상을 일치시키 기 위한 위상값(PI2)이 저장된다.
마지막으로, 메모리 컨트롤러(310)는 제1 위상 값(PI1)과 제2 위상값(PI2)의 평균값을 산출하여 그 값에 상응하도록 데이터 클럭 신호(WCK)의 위상을 조절한다.
즉, 메모리 컨트롤러(310)는 제1 DRAM(321)에 대하여 파인 튜닝된 데이터 클럭 신호(WCK)의 위상과 제2 DRAM(322)에 대하여 파인 튜닝된 데이터 클럭 신호(WCK)의 위상의 평균 위상에 상응하는 위상으로 데이터 클럭 신호(WCK)의 위상을 재조정하여, 제1 및 제2 DRAM (321, 322)으로 전송한다. 만약 어느 하나의 DRAM에 대하여 파인 튜닝된 데이터 클럭 신호(WCK)의 위상으로 설정하여 제1 및 제2 DRAM (321, 322)으로 전송한다면, 도 13(b)에 도시된 바와 같이, 예컨대, 제1 DRAM(321)에서 메인 클럭(CK)과 튜닝된 위상 분주 클럭 신호(WCK/2_1a)의 위상은 일치하나, 제2 DRAM(322)에서 메인 클럭(CK)과 튜닝된 위상 분주 클럭 신호(WCK/2_1b)의 위상은 최대 +-45도(+-1/8tCK)가 될 수 있다.
따라서, 메모리 컨트롤러(310)가 제1 DRAM(321)에 대하여 파인 튜닝된 데이터 클럭 신호(WCK)의 위상과 제2 DRAM(322)에 대하여 파인 튜닝된 데이터 클럭 신호(WCK)의 위상의 평균 위상으로 데이터 클럭 신호(WCK)의 위상을 재조정하여, 제1 및 제2 DRAM (321, 322)으로 전송함으로써, 도 13의 (b)에 도시된 바와 같이, 제1 및 제2 DRAM (321, 322)에서 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 최대 스큐차를 +-1/16tCK 내로 감소시킬 수 있다.
한편, 관련기술에 따른 위상 튜닝 방법이 도 12와 같은 메모리 시스템에 적용되고, 컨트롤러(310)에서 송신되는 데이터 클럭 신호(WCK)의 위상이 제1 DRAM(321)에 대하여 튜닝된 데이터 클럭 신호(WCK)의 위상과 제2 DRAM(322)에 대하여 튜닝된 데이터 클럭 신호(WCK)의 위상의 평균 위상에 상응하는 위상으로 재조정된다고 가정하더라도, 제1 및 제2 DRAM (321, 322)에서 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 최대 스큐차는 도 13의 (a)에 도시된 바와 같이 +-1/8tCK 내로 감소시킬 수 있다.
따라서, 본 발명의 일 실시예에 의하면, 둘 이상의 메모리 장치가 클럭 신호들(CK, WCK)을 공유하는 메모리 시스템에서 각 메모리 장치에서의 메인 클럭(CK)과 데이터 클럭 신호(WCK)간의 위상 스큐를 줄일 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 관련 기술에 따른 DRAM의 동작 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 구성 블록도이다.
도 3은 도 2에 도시된 클럭 신호 발생기의 일 예를 나타내는 구성 블록도이다.
도 4는 도 2에 도시된 위상 튜닝부의 일 예를 나타내는 구성 블록도이다.
도 5는 도 4에 도시된 위상 검출기의 일 예를 나타내는 구성 블록도이다.
도 6은 도 2에 도시된 커맨드/어드레스 수신기의 일 예를 나타내는 구성 블록도이다.
도 7은 본 발명의 일 실시예에 따른 위상 튜닝 방법을 나타내는 플로우차트이다.
도 8은 도 7에 도시된 코오스 튜닝 단계의 일 예를 나타내는 플로우챠트이다.
도 9는 도 7에 도시된 파인 튜닝 단계의 일 예를 나타내는 플로우챠트이다.
도 10은 코오스 튜닝 단계를 설정하기 위한 메인 클럭 및 다위상 분주 클럭 신호들의 파형도이다.
도 11은 파인 튜닝 단계를 설정하기 위한 메인 클럭 및 선택된 위상 분주 클럭 신호들의 파형도이다.
도 12는 본 발명의 다른 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 13은 도 12에 도시된 메모리 시스템에서 본 발명에 의한 위상 튜닝 방법과 관련기술에 따른 위상 튜닝 방법 간의 차이를 설명하기 위한 신호 파형도이다.

Claims (20)

  1. 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호를 사용하는 반도체 메모리 장치에 있어서,
    상기 메인 클럭과 상기 데이터 클럭 신호를 수신하는 클럭 신호 수신기; 및
    상기 데이터 클럭 신호를 상기 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 상기 분주 클럭 신호로부터 상기 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하여 위상 검출 신호를 출력하며,
    상기 위상 검출 신호에 따라 상기 적어도 4위상의 분주 클럭 신호들 중 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고, 비교 결과를 출력하는 위상 튜닝부를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 위상 튜닝부는
    상기 데이터 클럭 신호를 분주하여 상기 분주 클럭 신호를 발생하는 분주기;
    상기 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 적어도 4 위상의 분주 클럭 신호들을 생성하고, 상기 적어도 4위상의 분주 클럭 신호들을 출력하는 다위상 신호 발생부;
    상기 적어도 4위상의 분주 클럭 신호들 중 어느 하나와 상기 메인 클럭의 위상을 비교하여 위상 검출 신호를 발생하는 위상 검출기를 구비하며,
    상기 적어도 4위상의 분주 클럭 신호들은 데이터를 송수신하는데 사용되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 미리 정해진 위상 간격은 90도 간격이고,
    상기 적어도 4위상의 분주 클럭 신호들은 상기 분주 클럭 신호로부터 0도, 90, 180 및 270도 위상 쉬프트된 신호들인 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 위상 튜닝부는
    상기 데이터 클럭 신호를 분주하여 상기 분주 클럭 신호를 발생하는 분주기;
    메모리 컨트롤러에 의해 설정된 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 분주 클럭 신호를 발생하는 다위상 신호 발생부; 및
    상기 쉬프트된 분주 클럭 신호를 상기 메인 클럭의 위상과 비교하여 비교 결과를 피드백하는 위상 검출기를 구비하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 다위상 신호 발생부는
    상기 분주 클럭 신호를 90도 간격으로 쉬프트하여 0도, 90도, 180도 및 270도 위상 분주 클럭 신호들을 생성하는 다위상 발생기; 및
    상기 위상 쉬프트 제어 신호에 응답하여, 상기 0도, 90도, 180도 및 270도 위상 분주 클럭 신호들을 정렬하여 제1 내지 제 4 분주 클럭 신호로서 출력하는 선택부를 구비하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 위상 쉬프트 제어 신호는
    상기 메모리 컨트롤러에 의해 상기 반도체 메모리 장치의 모드 레지스터 셋 회로에 설정되는 신호인 반도체 메모리 장치.
  7. 제 2 항 또는 제 4 항에 있어서,
    상기 메인 클럭의 주파수는 상기 데이터 클럭 신호의 주파수의 1/2이고,
    상기 분주기는 상기 데이터 클럭 신호를 2 분주하여 상기 분주 클럭 신호를 생성하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 비교 결과는
    에러 검출 코드를 메모리 컨트롤러로 전송하기 위한 라인을 통하여 상기 메모리 컨트롤러로 피드백되는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 선택된 위상의 분주 클럭 신호는
    상기 적어도 4위상의 분주 클럭 신호들 중 제1 에지가 상기 메인 클럭의 제1 에지와 가장 인접한 두 신호 중 어느 하나인 반도체 메모리 장치.
  10. 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호를 사용하는 메모리 시스템에 있어서,
    상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 제1 분주 클럭 신호를 발생하고, 상기 제1 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 제1 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과를 발생하는 제1 메모리 장치; 및
    상기 메인 클럭과 상기 데이터 클럭 신호를 상기 제1 메모리 장치로 전송하고, 상기 제1 메모리 장치로부터 상기 각 비교 결과를 수신하여, 상기 각 비교 결과에 기초하여 상기 적어도 4위상의 분주 클럭 신호들 중 하나를 선택하는 메모리 컨트롤러를 구비하며,
    상기 제1 메모리 장치는 또한 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하여 비교 결과를 상기 메모리 컨트롤러로 피드백하며,
    상기 메모리 컨트롤러는, 또한 상기 제1 메모리 장치로부터 피드백된 비교 결과에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하여 전송하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 컨트롤러는
    상기 제1 분주 클럭 신호를 각각 0도, 90도, 180도 및 270도로 쉬프트하기 위하여 제1 위상 쉬프트 제어 신호를 순차적으로 변경하며,
    상기 제1 메모리 장치는 상기 제1 위상 쉬프트 제어 신호가 설정될 때마다 상기 설정된 제1 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 위상의 분주 클럭 신호를 생성하여 상기 메인 클럭의 위상과 비교한 결과인 위상 검출 신호를 상기 메모리 컨트롤러로 피드백하며,
    상기 메모리 컨트롤러는 상기 0도, 90도, 180도 및 270도 각각에 대한 상기 위상 검출 신호에 기초하여 상기 제1 분주 클럭 신호의 위상 쉬프트양을 선택하기 위한 상기 제1 위상 쉬프트 제어 신호를 결정하는 메모리 시스템.
  12. 제 11 항에 있어서, 상기 메모리 컨트롤러는
    상기 0도, 90도, 180도 및 270도로 각각 위상 쉬프트된 분주 클럭 신호 중 상기 메인 클럭과 위상차가 ±45도를 넘지 않는 신호를 선택하기 위한 상기 제1 위상 쉬프트 제어 신호를 결정하는 메모리 시스템.
  13. 제 11 항에 있어서, 상기 메모리 시스템은
    상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 제2 분주 클럭 신호를 발생하고, 상기 제2 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 제2 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과를 발생하는 제2 메모리 장치를 더 구비하며,
    상기 메인 클럭과 상기 데이터 클럭 신호는 각각 하나의 공유 신호선을 통해 전송되어 상기 제1 및 제2 메모리 장치로 각각 분배되는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 컨트롤러는 상기 제2 분주 클럭 신호를 각각 0도, 90도, 180도 및 270도로 쉬프트하기 위하여 제2 위상 쉬프트 제어 신호를 순차적으로 변경하며,
    상기 제2 메모리 장치는 상기 제2 위상 쉬프트 제어 신호가 설정될 때마다 상기 설정된 제2 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 위상의 분주 클럭 신호를 생성하여 상기 메인 클럭의 위상과 비교한 결과인 위상 검출 신호를 상기 메모리 컨트롤러로 피드백하며,
    상기 메모리 컨트롤러는 상기 제2 메모리 장치로부터 피드백된 상기 0도, 90도, 180도 및 270도 각각에 대한 상기 위상 검출 신호에 기초하여 상기 제2 분주 클럭 신호의 위상 쉬프트양을 선택하기 위한 상기 제2 위상 쉬프트 제어 신호를 결정하며,
    상기 제2 메모리 장치는 또한 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하여 상기 메모리 컨트롤러로 피드백하며,
    상기 메모리 컨트롤러는, 또한 상기 제2 메모리 장치로부터 피드백된 상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고 비교 결과에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하여 전송하는 메모리 시스템.
  15. 제 14 항에 있어서, 상기 메모리 컨트롤러는
    상기 제1 메모리 장치에 대하여 조절된 상기 데이터 클럭 신호의 위상과 상기 제2 메모리 장치에 대하여 조절된 상기 데이터 클럭 신호의 위상의 평균 위상에 상응하는 위상으로 상기 데이터 클럭 신호의 위상을 재조정하여 상기 제1 및 제2 메모리 장치로 전송하는 메모리 시스템.
  16. 메인 클럭과 다른 주파수를 가지는 데이터 클럭 신호의 위상 튜닝 방법에 있어서,
    상기 데이터 클럭 신호를 수신하여 상기 메인 클럭의 주파수와 같도록 분주하여 분주 클럭 신호를 발생하고, 상기 분주 클럭 신호를 미리 정해진 위상 간격으로 쉬프트하여 상기 분주 클럭 신호와 주파수는 같고 위상은 서로 다른 적어도 4 위상의 분주 클럭 신호들을 생성하며, 상기 적어도 4위상의 분주 클럭 신호들 각각을 상기 메인 클럭의 위상과 비교하고 각 비교 결과에 기초하여, 상기 적어도 4위 상의 분주 클럭 신호들 중 하나를 선택하는 코오스 튜닝 단계; 및
    상기 선택된 위상의 분주 클럭 신호와 상기 메인 클럭의 위상을 비교하고, 비교 결과에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하는 파인 튜닝 단계를 구비하는 위상 튜닝 방법.
  17. 제 16 항에 있어서, 상기 방법은
    상기 메인 클럭과 상기 데이터 클럭 신호를 메모리 컨트롤러로부터 반도체 메모리 장치로 전송하는 단계를 더 구비하며,
    상기 미리 정해진 위상 간격은 90도 간격인 위상 튜닝 방법.
  18. 제 17 항에 있어서, 상기 코오스 튜닝 단계는
    상기 메모리 컨트롤러는 상기 분주 클럭 신호를 각각 0도, 90도, 180도 및 270도로 쉬프트하기 위하여 위상 쉬프트 제어 신호를 순차적으로 변경하여 설정하는 단계;
    상기 반도체 메모리 장치는 상기 위상 쉬프트 제어 신호가 설정될 때마다 상기 설정된 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 위상의 분주 클럭 신호를 생성하여 상기 메인 클럭의 위상과 비교한 결과인 위상 검출 신호를 상기 메모리 컨트롤러로 피드백하는 단계; 및
    상기 메모리 컨트롤러는 상기 0도, 90도, 180도 및 270도 각각에 대한 상기 위상 검출 신호에 기초하여 상기 분주 클럭 신호의 위상 쉬프트양을 선택하기 위한 상기 위상 쉬프트 제어 신호를 결정하는 단계를 구비하는 위상 튜닝 방법.
  19. 제 18 항에 있어서, 상기 파인 튜닝 단계는
    상기 반도체 메모리 장치는 상기 결정된 위상 쉬프트 제어 신호에 상응하는 위상 쉬프트양만큼 쉬프트된 위상의 분주 클럭 신호를 생성하여 상기 메인 클럭의 위상과 비교한 결과인 위상 검출 신호를 상기 메모리 컨트롤러로 피드백하는 단계; 및
    상기 메모리 컨트롤러는 상기 위상 검출 신호에 기초하여 상기 데이터 클럭 신호의 위상을 미리 정해진 위상 스텝 단위로 조절하는 단계를 구비하는 위상 튜닝 방법.
  20. 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    미리 정해진 주파수를 갖는 메인 클럭 신호와 상기 메인 클럭 신호의 주파수와 다른 주파수를 갖는 데이터 클럭 신호를 발생하는 클럭 신호 발생기;
    메모리 장치로 상기 메인 클럭 신호와 상기 데이터 클럭 신호를 전송하는 클럭 송신기;
    상기 메인 클럭 신호에 응답하여 상기 메모리 장치로 명령과 어드레스를 전송하는 명령/어드레스 송신기; 및
    상기 데이터 클럭 신호에 응답하여 데이터를 송수신하는 데이터 송수신기를 포함하고,
    상기 메모리 컨트롤러는 상기 메모리 장치로부터 피드백된 비교 결과에 따라 미리 정해진 위상 스텝만큼 상기 데이터 클럭 신호의 위상을 조절하고, 상기 위상 조절된 데이터 클럭 신호를 상기 메모리 장치로 전송하며,
    상기 비교 결과는 상기 데이터 클럭 신호의 주파수를 분주하여 생성된 분주 클럭 신호를 상기 메인 클럭 신호와 비교함으로써 생성된 신호인 메모리 컨트롤러.
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