KR20100068670A - 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법 - Google Patents

채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법 Download PDF

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Abstract

채널 스큐 보상 기능을 갖는 인터페이스 회로 및 이를 구비한 통신 시스템이 개시된다. 인터페이스 회로는 복수의 채널들 및 채널 스큐 보상 회로를 포함한다. 채널 스큐 보상 회로는 채널들 각각의 제 1 단에 결합되고, 계단형 신호를 채널들 각각의 제 2 단으로 송신하고 채널들 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 채널들 간의 전파 시간의 차이를 검출하고, 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 따라서, 인터페이스 회로는 채널들의 스큐를 정밀하게 보상할 수 있다.

Description

채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한 통신 시스템 및 채널 스큐 보상 방법{INTERFACING CIRCUIT HAVING A CHANNEL SKEW COMPENSATING FUNCTION, COMMUNICATION SYSTEM INCLUDING THE SAME, AND METHOD OF COMPENSATING CHANNEL SKEW}
본 발명은 통신 시스템에 관한 것으로, 특히 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한 통신 시스템 및 채널 스큐 보상 방법에 관한 것이다.
일반적으로 통신 시스템은 소스(source) 장치와 목적(destination) 장치 사이에 채널들(channels)을 갖는다. 채널들은 각각 구성 물질, 길이 또는 두께가 다를 수 있다. 이와 같이 소스 장치와 목적 장치 사이에 결합되어 있는 채널들은 각각 특성이 다를 수 있기 때문에 각 채널들을 통해 전송되는 신호의 전파 시간이 다를 수 있다. 다시 말해, 채널들 사이에 스큐(skew)가 존재할 수 있다. 채널들 사이에 스큐가 존재하면 전송단(transmission end)에서 보낸 동기화된 신호들이 수신단(reception end)에서 동기화가 되지 않을 수 있다. 예를 들면, 메모리 컨트롤러에서 동기화되어 송신된 데이터와 데이터 스트로브 신호가 반도체 메모리 장치의 수신단에서는 동기화되지 않아서 데이터의 샘플링에 오류가 발생할 수 있다.
따라서, 채널들을 통해 신호들을 전송할 때 미리 채널들 사이의 스큐를 보상한 후 신호들을 수신 장치에 전송할 필요가 있다.
본 발명의 목적은 채널 스큐 보상 기능을 갖는 인터페이스 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 인터페이스 회로를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 인터페이스 회로를 포함하는 통신 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 통신 시스템의 채널 스큐 보상 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 인터페이스 회로는 복수의 채널들 및 채널 스큐 보상 회로를 포함한다.
채널 스큐 보상 회로는 상기 채널들 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 상기 채널들 각각의 제 2 단으로 송신하고 상기 채널들 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널들 각각의 제 2 단(end)에는 반도체 집적회로가 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 캘리브레이션 모드에서 상기 채널들을 통해 수신 장치로 보낸 신호들이 수신 장치에 도달한 후 되돌아 온 신호들 중 하나의 신호를 사용하여 다른 신호들을 샘플링하여 채널들의 상대적인 전파 시간을 측정하고 전파 시간의 차이를 검출할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 상기 채널들 중 제 1 채널을 통해 전송되는 신호가 데이터 스트로브 신호이고, 나머지 채널들을 통해 전송되는 신호들이 데이터일 때, 채널 스큐 보상 과정에서, 상기 데이터 스트로브 신호의 90도 또는 45도 위상 쉬프트(phase shift)를 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 상기 채널들 중 제 1 채널을 통해 전송되는 신호가 나머지 채널들을 통해 전송되는 신호들보다 90도 위상이 늦은 경우, 상기 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 180도 앞선 클럭에 동기시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 상기 채널들 중 제 1 채널을 통해 전송되는 신호가 나머지 채널들을 통해 전송되는 신호들보다 45도 위상이 늦은 경우, 상기 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 90도 앞선 클럭에 동기시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 회로는 스큐 보상 제어 회로, 지연 조절 회로, 가변 지연 라인 회로 및 입출력 구동 회로를 포함할 수 있다.
스큐 보상 제어 회로는 스큐 보상 제어 신호를 발생시킨다. 지연 조절 회로는 상기 캘리브레이션 모드에서, 계단형인 상기 스큐 보상 제어 신호를 사용하여 지연 라인 제어 신호들을 발생시킨다. 가변 지연 라인 회로는 상기 지연 라인 제어 신호들에 응답하여 지연시간을 변화시킨다. 입출력 구동 회로는 상기 복수의 채널들 각각의 제 1 단(end)에 결합되고, 상기 가변 지연 라인 회로와 상기 채널들 사이에서 신호를 구동한다.
본 발명의 하나의 실시예에 의하면, 상기 지연 조절 회로는 상기 캘리브레이션 모드에서 상기 채널들을 통해 수신 장치로 보낸 신호들이 상기 수신 장치에 도달한 후 되돌아 온 신호들 중 하나의 신호를 사용하여 다른 신호들을 샘플링할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 가변 지연 라인 회로는 상기 채널 들 각각에 결합된 가변 지연 라인들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 가변 지연 라인들 중 하나의 가변 지연 라인을 통해 전송되는 스큐 보상 제어 신호는 나머지 가변 지연 라인들을 통해 전송되는 스큐 보상 제어 신호보다 180도 앞선 클럭에 동기시킬 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다.
메모리 컨트롤러는 채널들을 통해 상기 반도체 메모리 장치에 결합되고, 상기 채널들 각각의 제 1 단에 결합되고, 계단형 신호(step signal)를 상기 채널들을 통해 상기 반도체 메모리 장치에 송신하고 상기 채널들을 통해 상기 반도체 메모리 장로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 컨트롤러는 캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공할 수 있다.
본 발명의 하나의 실시형태에 따른 버퍼드(buffered) 메모리 모듈은 복수의 반도체 메모리 장치 및 메모리 버퍼를 포함한다.
메모리 버퍼는 상기 반도체 메모리 장치들로부터 출력되는 데이터를 버퍼링하여 출력하고, 외부로부터 수신되는 데이터를 버퍼링하여 상기 반도체 메모리 장 치들에 제공한다.
상기 메모리 버퍼는 채널들을 통해 상기 반도체 메모리 장치에 결합되고, 상기 채널들 각각의 제 1 단에 결합되고, 계단형 신호(step signal)를 상기 채널들을 통해 상기 반도체 메모리 장치에 송신하고 상기 채널들을 통해 상기 반도체 메모리 장로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 채널 스큐 보상 회로를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 통신 시스템은 소스 장치, 인터페이스 회로 및 목적 장치를 포함한다.
소스 장치는 제 1 신호들을 발생시킨다. 인터페이스 회로는 채널들 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 상기 채널들 각각의 제 2 단으로 송신하고 상기 채널들 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 목적 장치는 상기 채널들의 제 2 단(end)에 결합되고, 상기 채널들을 통해 상기 인터페이스 회로와 통신을 한다.
본 발명의 하나의 실시예에 의하면, 상기 인터페이스 회로는 캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공할 수 있다.
본 발명의 하나의 실시형태에 따른 채널 스큐 보상 방법은 채널들을 통해 계단형 신호(step signal)를 송신하는 단계; 상기 채널들을 통해 되돌아온 신호들의 전압 레벨을 비교하여 전파 시간의 차이를 검출하는 단계; 및 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 채널 스큐 보상 방법은 캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공할 수 있다.
본 발명에 따른 채널 스큐 보상기능을 갖는 인터페이스 회로 및 이를 포함하는 통신 시스템은 캘리브레이션 모드에서 다른 클럭신호를 사용하지 않고 채널들을 통해 수신 장치로 보낸 신호들이 수신 장치에 도달한 후 되돌아 온 신호들 중 하나의 신호를 클럭신호로 사용하여 다른 신호들을 샘플링하여 채널들의 상대적인 전파 시간을 측정하고 전파 시간의 차이를 검출한다. 따라서, 본 발명에 따른 채널 스큐 보상기능을 갖는 인터페이스 회로는 회로 구성이 간단하고 정밀하게 채널 스큐를 감소시킬 수 있다. 또한, 채널 스큐 보상 기능을 갖는 인터페이스 회로는 채널들 중 하나의 채널을 통해 전송되는 신호가 데이터 스트로브 신호이고, 나머지 채널들을 통해 전송되는 신호들이 데이터일 때, 채널 스큐 보상 과정에서, 데이터 스트로브 신호의 90도 또는 45도 위상 쉬프트(phase shift)를 수행한다. 또한, 본 발명에 따른 채널 스큐 보상기능을 갖는 인터페이스 회로는 캘리브레이션 모드에서 계단형 신호를 사용하여 채널 스큐 보상을 수행하기 때문에 전파 시간의 차이를 검출하는 데 오류가 발생하지 않는다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이 다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하 는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 인터페이스 회로를 포함한 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 시스템(1000)은 채널 스큐 보상 회로(1100), 및 채널들(CH1, CH2, ..., CHn)을 통해 채널 스큐 보상 회로(1100)에 결합된 반도체 메모리 장치(1300)를 포함한다.
채널 스큐 보상 회로(1100)는 캘리브레이션 모드(calibration mode)에서 계단형 신호(step signal)를 사용하여 채널들(CH1, CH2, ..., CHn) 각각의 상대적인 전파 시간을 측정하여 채널들(CH1, CH2, ..., CHn) 간의 전파 시간의 차이를 검출하고, 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 채널 스큐 보상 회로(1100)는 채널들(CH1, CH2, ..., CHn) 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 채널들(CH1, CH2, ..., CHn) 각각의 제 2 단으로 송신하고 채널들(CH1, CH2, ..., CHn) 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 채널들 간의 전파 시간의 차이를 검출한다.
또한, 채널 스큐 보상 회로(1100)는 정상 모드(normal mode)에서 제 1 신호들(SS1, SS2, ..., SSn)을 수신하고 제 1 신호들의 지연시간을 조절하여 제 2 신호들(SS1P, SS2P, ..., SSnP)을 발생하고, 제 2 신호들을 채널들(CH1, CH2, ..., CHn)에 제공한다. 제 2 신호들(SS1P, SS2P, ..., SSnP)은 채널들(CH1, CH2, ..., CHn)을 통해 반도체 메모리 장치(1300)에 제공된다.
도 2는 송신 장치(1200a)와 수신 장치(1300a) 사이에 결합된 채널들(1510, 1520, 1530)의 전파 시간을 측정하기 위한 회로 구성(1500)의 하나의 예를 나타내는 회로도이다. 송신 장치(1200b)와 수신 장치(1300b)는 모두 반도체 장치일 수 있다. 설명의 편의를 위해 송신 장치(1200a)에는 출력 구동 회로들(1210, 1220, 1230)만을, 수신 장치(1300a)에는 입력 구동회로들(1310, 1320, 1330)만을 도시하였다. 실제로, 송신 장치(1200a)의 출력 구동 회로들(1210, 1220, 1230) 각각에는 입력 구동 회로들이 각각 결합되어 있고, 수신 장치(1300a)의 입력 구동회로들(1310, 1320, 1330) 각각에는 출력 구동 회로들이 각각 결합되어 있다.
도 3은 도 2의 통신 시스템(1500)에 포함된 입출력 구동 회로(1201)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 입출력 구동 회로(1201)는 제 1 PMOS 트랜지스터(MP1), 제 1 NMOS 트랜지스터(MN1), 제 1 저항(R1), 제 2 저항(R2), 풀업 구동 회로(DR_PU), 풀다운 구동 회로(DR_PD) 및 입력 구동 회로(1208)를 포함한다.
제 1 저항(R1)은 제 1 노드(NI1)에 연결된 제 1 단자를 갖는다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)과 제 1 저항(R1)의 제 2 단자 사이에 결합되고, 풀업 구동 회로(DR_PU)의 출력신호에 응답하여 구동된다. 제 2 저항(R2)은 제 1 노드(NI1)에 연결된 제 1 단자를 갖는다. 제 1 NMOS 트랜지스터(MN1)는 제 1 저항(R1)의 제 2 단자와 접지 전압 사이에 결합되고, 풀다운 구동 회로(DR_PD)의 출력신호에 응답하여 구동된다.
입력 구동 회로(1208)는 제 1 노드(NI1)에 연결된 비반전 입력단자와 기준전압(VREF)이 인가되는 반전 입력단자를 갖고, 제 1 노드(NI1)에 입력되는 신호를 버퍼링한다. 제 1 노드(NI1)에 입력되는 전압신호의 크기가 기준전압(VREF)보다 크면 로직 "하이"인 전압신호를 출력하고, 제 1 노드(NI1)에 입력되는 전압신호의 크기가 기준전압(VREF)보다 작으면 로직 "로우"인 전압신호를 출력한다.
도 3에서, S는 입력신호를, TX_EN은 송신 인에이블 신호를, ODT_EN은 온-다이 터미네이션(on-die termination) 인에이블 신호를 각각 나타낸다. 또한, TX_EN_B는 TX_EN의 상보(complementary) 신호로서 TX_EN_B와 위상이 반대인 신호이고, ODT_EN_B는 ODT_EN의 상보 신호로서 ODT_EN_B와 위상이 반대인 신호이다.
풀업 구동 회로(DR_PU)는 제 1 인버터(1202), 제 1 NOR 게이트(1203) 및 제 2 NOR 게이트(1204)를 포함한다. 풀다운 구동 회로(DR_PD)는 제 2 인버터(1205), 제 1 NAND 게이트(1206) 및 제 2 NAND 게이트(1207)를 포함한다.
제 1 인버터(1202)는 입력신호(S)를 반전시킨다. 제 1 NOR 게이트(1203)는 제 1 인버터(1202)의 출력신호와 TX_EN_B에 대해 비논리합 연산을 수행한다. 제 2 NOR 게이트(1204)는 제 1 NOR 게이트(1203)의 출력신호와 ODT_EN에 대해 비논리합 연산을 수행한다.
제 2 인버터(1205)는 입력신호(S)를 반전시킨다. 제 1 NAND 게이트(1206)는 제 2 인버터(1205)의 출력신호와 TX_EN에 대해 비논리곱 연산을 수행한다. 제 2 NAND 게이트(1207)는 제 1 NAND 게이트(1206)의 출력신호와 ODT_EN_B에 대해 비논리곱 연산을 수행한다.
도 2에 도시된 출력 구동 회로들(1210, 1220, 1230)은 각각 도 3의 입출력 구동 회로(1201)에서 입력 구동 회로(1208)를 제외한 회로를 나타낸다.
이하, 도 3의 입출력 구동 회로(1201)의 동작에 대해 설명한다.
수신 모드에서, TX_EN은 로직"로우"상태이고, TX_EN_B는 로직"하이"상태이다. 또한, ODT_EN은 로직"하이"상태이고, ODT_EN_B는 로직"로우"상태이다.
따라서, 수신 모드에서는 제 1 PMOS 트랜지스터(MP1)와 제 1 NMOS 트랜지스터(MN1)가 모두 턴온되고, 전원전압(VDD)과 제 1 노드(NI1) 사이에 제 1 저항(R1)이 전기적으로 결합되고, 제 1 노드(NI1)와 접지전압 사이에 제 2 저항(R2)이 전기적으로 결합된다. 수신 모드에서는 제 1 노드(NI1)를 통해 수신된 신호가 입력 구동 회로(1208)에 의해 버퍼링된다.
송신 모드에서, TX_EN은 로직"하이"상태이고, TX_EN_B는 로직"로우"상태이다. 또한, ODT_EN은 로직"로우"상태이고, ODT_EN_B는 로직"하이"상태이다.
송신 모드에서, 입력신호(S)가 로직"하이"인 데이터일 때, 제 1 PMOS 트랜지스터(MP1)는 턴온되고, 제 1 NMOS 트랜지스터(MN1)는 턴오프된다. 따라서, 제 1 노드(NI1)에서 출력되는 신호(SS1P)는 로직"하이"상태를 갖는다.
송신 모드에서, 입력신호(S)가 로직"로우"인 데이터일 때, 제 1 PMOS 트랜지스터(MP1)는 턴오프되고, 제 1 NMOS 트랜지스터(MN1)는 턴온된다. 따라서, 제 1 노드(NI1)에서 출력되는 신호(SS1P)는 로직"로우"상태를 갖는다.
도 4는 도 2에 도시된 채널들(1510, 1520, 1530)의 양단에서 측정한 전압 파형들을 나타내는 도면이다.
이하, 도 2 내지 도 4를 참조하여 송신 장치(1200a)와 수신 장치(1300a) 사이에 결합된 채널들(1510, 1520, 1530)의 전파 시간을 측정하는 방법을 설명한다. 이하에서 전파 시간과 지연 시간은 동일한 의미로 사용된다.
제 1 채널(1510)은 제 1 전파 시간(TD0)을 갖고, 제 2 채널(1520)은 제 2 전파 시간(TD1)을 갖고, 제 3 채널(1530)은 제 3 전파 시간(TD2)을 갖는다. 송신 장치(1200a)에 있는 출력 구동 회로들(1210, 1220, 1230)은 캘리브레이션 모드에서 모두 동일한 입력신호(S)를 수신하여 버퍼링한다. 도 2에서, SS1P는 출력 구동 회로(1210)의 출력 노드에서의 전압 신호를 나타내고, DES1은 입력 구동 회로(1310)의 입력 노드에서의 전압 신호를 나타낸다. SS2P는 출력 구동 회로(1220)의 출력 노드에서의 전압 신호를 나타내고, DES2는 입력 구동 회로(1320)의 입력 노드에서의 전압 신호를 나타낸다. SS3P는 출력 구동 회로(1230)의 출력 노드에서의 전압 신호를 나타내고, DES3은 입력 구동 회로(1330)의 입력 노드에서의 전압 신호를 나타낸다.
도 4를 참조하면, 입력신호(S)는 0V에서 전원전압(VDD)까지 스윙하는 계단형 전압 신호이다. 입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이하면, 출력 구동 회로(1210)의 출력 노드에서의 전압 신호(SS1P)는 시각 T1에 0V에서 1/2 ㅧ VDD 로 상승한 후 시각 T4에 전원전압(VDD)까지 상승한다. 또한, 입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이하면, 제 1 채널(1510)을 통해 수신 장치(1300a)에 의해 수신된 신호(DES1)는 시각 T2에 0V에서 전원전압(VDD)으로 천이한다.
입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이하면, 출력 구동 회로(1220)의 출력 노드에서의 전압 신호(SS2P)는 시각 T1에 0V에서 1/2 ㅧ VDD 로 상승한 후 시각 T5에 전원전압(VDD)까지 상승한다. 또한, 입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이하면, 제 2 채널(1520)을 통해 수신 장치(1300a)에 의해 수신된 신호(DES2)는 시각 T3에 0V에서 전원전압(VDD)으로 천이한다.
제 1 채널(1510)의 전파 시간과 제 2 채널(1520)의 전파 시간의 차이, 즉 채널 스큐(skew)는 TA이다. 입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이한 후 DES1이 0V에서 전원전압(VDD)으로 천이할 때까지의 시간(TD0)이 제 1 채널(1510)의 전파 시간이다. 또한, 입력신호(S)가 시각 T1에 0V에서 전원전압(VDD)으로 천이한 후 DES2가 0V에서 전원전압(VDD)으로 천이할 때까지의 시간(TD1)이 제 2 채널(1520)의 전파 시간이며, TD1 = TD0 + TA 이다. 제 1 채널(1510)을 통해 송신 장치(1200a)를 출발한 신호가 수신 장치(1300a)에 도달한 후 다시 송신 장치(1200a)로 되돌아 올 때까지의 시간은 2ㅧ TD0이며, 제 2 채널(1520)을 통해 송신 장치(1200a)를 출발한 신호가 수신 장치(1300a)에 도달한 후 다시 송신 장치(1200a)로 되돌아 올 때까지의 시간은 2ㅧ TD0 + 2ㅧ TA이다.
도 5는 송신 장치(1200b)와 수신 장치(1300b) 사이에 결합된 채널들(1610, 1620, 1630, 1640)의 전파 시간을 측정하기 위한 회로 구성(1600)의 다른 하나의 예를 나타내는 회로도이다. 송신 장치(1200b)와 수신 장치(1300b)는 모두 반도체 장치일 수 있다. 수신 장치(1300a)는 신호를 보내려는 목적 장치가 아닌 더미 웨이퍼(dummy wafer)일 수 있다. 설명의 편의를 위해 송신 장치(1200b)에는 출력 구동 회로들(1210, 1220, 1230)만을 도시하였다. 수신 장치(1300a)는 채널들을 전기적으로 연결하기 위한 메탈 라인(1350)을 포함하는 더미 웨이퍼일 수 있다.
제 1 채널(1610)은 제 1 전파 시간(TD0)을 갖고, 제 2 채널(1620)은 제 2 전파 시간(TD1)을 갖고, 제 3 채널(1630)은 제 3 전파 시간(TD2)을 갖고, 제 4 채널(1640)은 제 4 전파 시간(TD3)을 갖는다. 송신 장치(1200b)에 있는 출력 구동 회로들(1240, 1250, 1260, 1270)은 캘리브레이션 모드에서 모두 동일한 입력신호(S)를 수신하여 버퍼링한다.
도 5에서, SS1P는 출력 구동 회로(1240)의 출력 노드에서의 전압 신호를 나타내고, SS2P는 출력 구동 회로(1250)의 출력 노드에서의 전압 신호를 나타내고, SS3P는 출력 구동 회로(1260)의 출력 노드에서의 전압 신호를 나타내고, SS4P는 출력 구동 회로(1270)의 출력 노드에서의 전압 신호를 나타낸다.
캘리브레이션 모드에서, 제 1 채널(1610)을 통해 수신 장치(1300b)에 도달한 신호가 제 2 채널(1620),제 3 채널(1630), 및 제 4 채널(1640)을 통해 송신 장치(1200b)로 되돌아온다.
도 6은 도 5에 도시된 채널들의 전파시간을 설명하기 위한 파형도이다.
도 6을 참조하면, 입력신호(S)가 시각 T6에 0V에서 VDD로 천이한 후 지연 시간(TD0) 후에 제 1 채널(1610)을 통과하여 수신 장치(1300b)에 도달한다. 그 후 제 2 채널(1620)을 통해 지연 시간(TD1) 후에 송신 장치(1200b)로 되돌아오고, 제 3 채널(1630)을 통해 지연 시간(TD2) 후에 송신 장치(1200b)로 되돌아오고, 제 4 채널(1640)을 통해 지연 시간(TD3) 후에 송신 장치(1200b)로 되돌아온다. SS2P는 시 각(T9)에 천이하고, SS3P는 시각(T8)에 천이하며, SS4P는 시각(T10)에 천이한다.
TD1과 TD2 사이에는 TA의 전파 시간의 차이가 있고, TD1과 TD3사이에는 TB의 전파 시간의 차이가 있다. 다시 말해, 2 채널(1620)과 제 3 채널(1630) 사이에는 TA의 채널 스큐가 존재하고, 2 채널(1620)과 제 4 채널(1640) 사이에는 TB의 채널 스큐가 존재한다.
본 발명의 실시예에서는, 후술하는 바와 같이 송신 장치와 수신 장치 사이에 존재하는 채널 스큐를 보상하는 인터페이스 회로가 제공된다.
도 7은 도 1의 시스템(1000)에 있는 채널 스큐 보상 회로(1100)의 하나의 구성을 나타내는 회로도이다. 채널 스큐 보상 회로(1100)는 인터페이스 회로의 일부분일 수 있다. 도 8에는 데이터 스트로브 신호(DQS), 제 1 출력 데이터(DQ<0>) 및 제 2 출력 데이터(DQ<1>)를 전송하는 세 개의 채널(CH1, CH2, CH3)을 갖는 인터페이스 회로가 도시되어 있다.
도 7을 참조하면, 채널 스큐 보상 회로(1100a)는 지연 조절 회로(1110), 가변 지연 라인 회로(1120), 채널들(CH1, CH2, CH3)에 결합된 입출력 구동 회로(1130), 및 스큐 보상 제어회로(1140)를 포함한다.
스큐 보상 제어회로(1140)는 스큐 보상 제어 신호들(TXDAT0, TXDAT1)을 발생한다. 지연 조절 회로(1110)는 캘리브레이션 모드에서, 계단형(step signal)인 스큐 보상 제어 신호들(TXDAT0, TXDAT1)을 사용하여 지연 라인 제어 신호들(CDL1, CDL2, CDL3)을 발생한다. 가변 지연 라인 회로(1120)는 지연 라인 제어 신호들(CDL1, CDL2, CDL3)에 응답하여 지연시간을 변화한다. 입출력 구동 회로(1130)는 채널들(CH1, CH2, CH3) 각각의 제 1 단(end)에 결합되고, 가변 지연 라인 회로(1120)와 채널들(CH1, CH2, CH3) 사이에서 신호를 구동한다.
도 1에 도시된 바와 같이 채널들(CH1, CH2, CH3) 각각의 제 2 단(end)에는 반도체 메모리 장치(1300)가 연결된다. 실제로, 채널들(CH1, CH2, CH3) 각각의 제 2 단(end)에는 반도체 메모리 장치(1300)뿐만 아니라 다양한 기능을 갖는 반도체 집적회로가 결합될 수 있다.
지연 조절 회로(1110)는 제 1 멀티플렉서(MU1), 제 2 멀티플렉서(MU2), 제 3 멀티플렉서(MU3), 제 1 플립플롭(FF1), 제 2 플립플롭(FF2), 제 1 카운터(1112), 제 2 카운터(1113), 제 3 카운터(1114) 및 제 1 AND 게이트(AND1)를 포함한다.
가변 지연 라인 회로(1120)는 제 1 가변 지연 라인(1121), 제 2 가변 지연 라인(1122) 및 제 3 가변 지연 라인(1123)을 포함한다. 입출력 구동 회로(1130)는 제 1 출력 구동 회로(1131), 제 1 입력 구동 회로(1132), 제 2 출력 구동 회로(1133), 제 2 입력 구동 회로(1134), 제 3 출력 구동 회로(1135) 및 제 3 입력 구동 회로(1136)를 포함한다.
제 1 멀티플렉서(MU1)는 DS 및 스큐 보상 제어회로(1140)에 의해 발생된 제 1 스큐 보상 제어 신호(TXDAT0) 중에서 제 1 스큐 보상 제어 신호(TXDAT0)를 선택하여 출력한다. 제 2 멀티플렉서(MU2)는 Q<0> 및 스큐 보상 제어회로(1140)에 의해 발생된 제 2 스큐 보상 제어 신호(TXDAT1) 중에서 제 2 스큐 보상 제어 신호(TXDAT1)를 선택하여 출력한다. 제 3 멀티플렉서(MU3)는 Q<1> 및 스큐 보상 제어회로(1140)에 의해 발생된 제 2 스큐 보상 제어 신호(TXDAT1) 중에서 제 2 스큐 보 상 제어 신호(TXDAT1)를 선택하여 출력한다.
제 1 가변 지연 라인(1121)은 제 1 지연 라인 제어 신호(CDL1)에 응답하여 지연 량이 변화되고, 송신 모드에서 제 1 멀티플렉서(MU1)의 출력신호(DQS_T)를 지연시켜 S1을 발생시키고, 수신 모드에서 RS1을 지연시켜 DQS_R을 발생시킨다.
제 2 가변 지연 라인(1122)은 제 2 지연 라인 제어 신호(CDL2)에 응답하여 지연 량이 변화되고, 송신 모드에서 제 2 멀티플렉서(MU2)의 출력신호(DQ_T<0>)를 지연시켜 S2를 발생시키고, 수신 모드에서 RS2를 지연시켜 DQ_R<0>을 발생시킨다.
제 3 가변 지연 라인(1123)은 제 3 지연 라인 제어 신호(CDL3)에 응답하여 지연 량이 변화되고, 송신 모드에서 제 3 멀티플렉서(MU3)의 출력신호(DQ_T<1>)를 지연시켜 S3을 발생시키고, 수신 모드에서 RS3을 지연시켜 DQ_R<1>을 발생시킨다.
제 1 플립 플롭(FF1)은 DQS_R에 응답하여 DQ_R<0>를 샘플링하여 D<0>를 출력한다. 제 2 플립 플롭(FF2)은 DQS_R에 응답하여 DQ_R<1>를 샘플링하여 D<0>를 출력한다. DQS_R은 DQS_T, 즉 TXDAT0가 제 1 가변 지연 라인(1121) 및 제 1 채널(CH1)을 통해 반도체 메모리 장치(도 1의 1300)에 도달했다가 다시 제 1 채널(CH1) 및 제 1 가변 지연 라인(1121)을 통과한 신호이다.
제 1 AND 게이트(AND1)는 제 1 플립 플롭(FF1)의 출력신호(D<0>)와 제 2 플립 플롭(FF2)의 출력신호(D<1>)에 대해 논리곱 연산을 수행한다. 제 1 카운터(1112)는 제 1 AND 게이트(AND1)의 출력신호를 카운팅하여 제 1 지연 라인 제어 신호(CDL1)를 발생시킨다. 제 2 카운터(1113)는 제 1 플립 플롭(FF1)의 출력신호(D<0>)를 카운팅하여 제 2 지연 라인 제어 신호(CDL2)를 발생시키고, 제 3 카운 터(1114)는 제 2 플립 플롭(FF2)의 출력신호(D<1>)를 카운팅하여 제 3 지연 라인 제어 신호(CDL3)를 발생시킨다.
제 1 출력 구동 회로(1131)는 제 1 가변 지연 라인(1121)의 출력신호(S1)를 버퍼링하여 DQS로서 출력한다. 제 1 입력 구동 회로(1132)는 DQS를 버퍼링하여 RS1을 출력한다. 제 2 출력 구동 회로(1133)는 제 2 가변 지연 라인(1122)의 출력신호(S2)를 버퍼링하여 DQ<0>로서 출력한다. 제 2 입력 구동 회로(1134)는 DQ<0>를 버퍼링하여 RS2를 출력한다. 제 3 출력 구동 회로(1135)는 제 3 가변 지연 라인(1123)의 출력신호(S3)를 버퍼링하여 DQ<1>로서 출력한다. 제 3 입력 구동 회로(1136)는 DQ<1>를 버퍼링하여 RS3을 출력한다.
도 8은 채널 스큐 보상 회로(1710)가 채널들(CH1, CH2, CH3)을 통해 반도체 메모리 장치(1730)와 신호를 전송하는 시스템(1700)을 나타낸 회로도이다. 채널 스큐 보상 회로(1710)는 도 7에 도시된 채널 스큐 보상 회로(1100a)와 동일한 회로이다. 설명의 편의상 도 8에는 채널 스큐 보상 회로(1710)와 반도체 메모리 장치(1730)의 입출력 구동 회로 부분만을 도시하였다. 채널 스큐 보상 회로(1710)와 반도체 메모리 장치(1730)는 서로 물리적으로 독립되어 존재하는 반도체 장치들일 수 있다.
도 8에는 도 7의 회로에서보다 출력 구동 회로부분이 상세히 나타나 있다.
도 8은 참조하면, 채널 스큐 보상 회로(1710)는 제 1 출력 구동 회로(1131), 제 1 입력 구동 회로(1132), 제 2 출력 구동 회로(1133), 제 2 입력 구동 회로(1134), 제 3 출력 구동 회로(1135), 제 3 입력 구동 회로(1136), 제 4 멀티플렉 서(1711), 및 기준전압 발생회로(1712)를 포함한다.
기준전압 발생회로(1712)는 1/2ㅧ VDD 및 3/4ㅧ VDD를 발생한다. 제 4 멀티플렉서(2511)는 캘리브레이션 인에이블 신호(CAL_EN)에 응답하여 1/2ㅧ VDD 와 3/4ㅧ VDD 중에서 하나를 출력한다. 예를 들면, 기준전압 발생회로(1712)는 정상 모드에서는 1/2ㅧ VDD를 출력하고, 캘리브레이션 모드에서는 3/4ㅧ VDD를 출력한다.
제 1 출력 구동 회로(1131)의 출력 단자와 제 1 입력 구동 회로(1132)의 제 1 입력 단자는 제 1 채널 (CH1)의 제 1단(end)에 결합되어 있고, 제 1 입력 구동 회로(1132)는 수신 인에이블 신호(RX_EN)에 응답하여 활성화된다. 제 2 출력 구동 회로(1133)의 출력 단자와 제 2 입력 구동 회로(1134)의 제 1 입력 단자는 제 2 채널 (CH2)의 제 1단에 결합되어 있고, 제 2 입력 구동 회로(1134)는 수신 인에이블 신호(RX_EN)에 응답하여 활성화된다. 제 3 출력 구동 회로(1135)의 출력 단자와 제 3 입력 구동 회로(1136)의 제 1 입력 단자는 제 3 채널 (CH3)의 제 1단에 결합되어 있고, 제 3 입력 구동 회로(1136)는 수신 인에이블 신호(RX_EN)에 응답하여 활성화된다.
제 1 입력 구동 회로(1132), 제 2 입력 구동 회로(1134), 및 제 3 입력 구동 회로(1136)의 제 2 단자에는 제 4 멀티플렉서(1711)의 출력신호가 인가된다. 즉, 캘리브레이션 인에이블 신호(CAL_EN)에 응답하여 1/2ㅧ VDD 또는 3/4ㅧ VDD가 인가된다.
반도체 메모리 장치(1730)는 제 4 출력 구동 회로(1731), 제 4 입력 구동 회로(1732), 제 5 출력 구동 회로(1733), 제 5 입력 구동 회로(1734), 제 6 출력 구 동 회로(1735) 및 제 6 입력 구동 회로(1736)를 포함한다.
제 4 출력 구동 회로(1731)의 출력 단자와 제 4 입력 구동 회로(1732)의 제 1 입력 단자는 제 1 채널 (CH1)의 제 2 단에 결합되어 있고, 제 4 입력 구동 회로(1732)의 제 2 입력 단자에는 1/2ㅧ VDD가 인가된다. 제 5 출력 구동 회로(1733)의 출력 단자와 제 5 입력 구동 회로(1734)의 제 1 입력 단자는 제 2 채널 (CH2)의 제 2단에 결합되어 있고, 제 5 입력 구동 회로(1734)의 제 2 입력 단자에는 1/2ㅧ VDD가 인가된다. 제 6 출력 구동 회로(1735)의 출력 단자와 제 6 입력 구동 회로(1736)의 제 1 입력 단자는 제 3 채널 (CH3)의 제 2단에 결합되어 있고, 제 6 입력 구동 회로(1736)의 제 2 입력 단자에는 1/2ㅧ VDD가 인가된다.
도 9는 도 8의 회로에 있는 데이터 스트로브 신호가 전송되는 채널의 양단에서의 전압 파형과 수신 인에이블 신호의 전압 파형을 나타내는 파형도이다.
도 9를 참조하면, 제 1 채널(CH1)의 제 2단에서의 전압 신호(DES1)는 입력신호(S)가 0V에서 VDD로 천이한 후 지연시간(TDS)이 지난 후에 0V에서 VDD로 천이한다. 제 1 채널(CH1)의 제 1단에서의 전압 신호인 데이터 스트로브 신호(DQS)는 입력신호(S)가 0V에서 VDD로 천이할 때 1/2ㅧ VDD로 천이한 후 2ㅧ TDS가 지난 후에 1/2ㅧ VDD 에서 VDD로 천이한다.
수신 인에이블 신호(RX_EN)는 수신 장치에서 되돌아온 신호를 안전하게 수신하기 위해 입력신호(S)가 0V에서 VDD로 천이한 후 제 1 시간(TD_DD) 지난 후에 인에이블된다. 또한, 캘리브레이션 모드에서 제 1 입력 구동 회로(1132)는 DQS를 3/4ㅧ VDD와 비교하여 로직 상태를 결정한다.
도 10은 도 8의 회로에 있는 데이터 스트로브 신호가 전송되는 채널의 양단에서의 전압 파형을 나타내는 시뮬레이션도이다. 도 10은 도 8에서 반도체 메모리 장치(1730)로서 DDR3(Double Data Rate 3) DRAM(Dynamic Random Access Memory)을 사용하고, 1.5V의 VDD, 0V의 접지전압, 34Ω의 터미네이션 저항을 사용하여 HSPICE 시뮬레이션한 결과 그래프이다.
도 10을 참조하면, 반도체 메모리 장치(1730)의 입력단의 전압인 DES1은 약 7.3ns에 0V로부터 1.5V로 천이하여 로직 "하이" 상태를 유지하고 있으며, 채널 스큐 보상 회로(1100a)의 출력전압인 DQS는 약 5.1ns에 0v로부터 0.75V로 천이하여 이 레벨을 유지하고 있다가 약 9.6ns에 0.75V로부터 1.5V로 천이하여 로직 "하이" 상태를 유지한다. 도 11에 도시된 시뮬레이션 결과는 도 10에 도시된 파형도와 유사하다.
도 11은 도 7의 채널 스큐 보상 회로(1100a)에 있는 가변 지연 라인 회로(1123)의 하나의 예를 나타내는 회로도이다.
도 11을 참조하면, 가변 지연 라인 회로(1123)는 지연 라인(DL1), 제 1 버퍼(B1), 제 2 버퍼(B2), 제 3 버퍼(B3), 제 3 인버터(INV11), 제 4 인버터(INV12), 제 5 인버터(INV13) 및 제 4 NMOS 트랜지스터(MN11)를 포함한다.
지연 라인(DL1)은 직렬 연결된 복수의 인버터로 구성될 수 있으며, 지연 라인 제어 신호(CDL3)에 응답하여 지연 량이 조절된다. 제 1 버퍼(B1)는 수신 인에이블 신호(RX_EN)에 응답하여 지연 라인(DL1)의 출력신호를 버퍼링하여 DQ_R을 발생한다. 제 4 NMOS 트랜지스터(MN11)는 송신 인에이블 신호(TX_EN)에 응답하여 턴온 또는 턴오프된다. 제 2 버퍼(B2)는 송신 인에이블 신호(TX_EN)에 응답하여 DQ_T를 버퍼링하여 지연 라인(DL1)에 인가한다. 제 3 버퍼(B3)는 수신 인에이블 신호(RX_EN)에 응답하여 반도체 메모리 장치로부터 수신된 신호인 RS3을 버퍼링하여 지연 라인(DL1)에 인가한다. 제 3 인버터(INV11)는 지연 라인(DL1)의 출력신호를 반전시킨다. 제 4 인버터(INV12)는 송신 인에이블 신호(TX_EN)에 응답하여 제 3 인버터(INV11)의 출력신호를 반전시켜 S3을 발생한다. 제 5 인버터(INV13)는 수신 인에이블 신호(RX_EN)에 응답하여 S3을 반전시켜 제 4 인버터(INV12)의 입력단자에 제공한다. 제 4 인버터(INV12) 및 제 4 인버터(INV12)는 래치를 구성한다.
도 12는 반도체 메모리 장치에서 사용되는 클럭신호, 입출력 데이터 및 데이터 스트로브 신호 사이의 관계를 나타내는 타이밍도이다.
도 12를 참조하면, 입출력 데이터(DQ)와 데이터 스트로브 신호(DQS)는 클럭신호(CLK)에 동기된 신호들이다. 그러나, DDR(Double Data Rate) DRAM 등의 반도체 메모리 장치에서는 데이터 스트로브 신호(DQS)는 안전하게 입출력 데이터(DQ)를 샘플링하기 위해 입출력 데이터(DQ)보다 90도 늦은 위상을 갖는다. 만일, 데이터 스트로브 신호(DQS)의 위상이 입출력 데이터(DQ)의 위상과 동일하면, 반도체 메모리 장치는 오류 데이터를 입력하거나 출력할 수 있다.
도 13 및 도 14는 도 7의 채널 스큐 보상 회로의 동작을 설명하기 위한 파형도이다.
도 13은 데이터 스트로브 신호(DQS)가 입출력 데이터(DQ)보다 위상이 90도 늦은 경우 캘리브레이션 모드에서 채널 스큐를 보상하는 방법을 설명하기 위한 파 형도이다.
캘리브레이션 모드에서, 채널들의 전파 시간의 차이, 즉 채널 스큐를 보상하기 위해서는 각 채널들을 통해 동일한 신호를 수신 장치에 송신하고 송신 장치로부터 되돌아온 신호들의 전파 시간을 비교해야 한다. 송신 장치에서 90도의 위상 지연이 존재하는 경우, 신호가 송신 장치를 출발해서 수신 장치에 도달한 후 송신 장치로 되돌아오면 180도의 위상 지연이 발생한다. 도 1 및 도 7의 실시예에서, 채널 스큐 보상 회로(1100)가 송신 장치이고 반도체 메모리 장치(1300)가 수신 장치가 된다.
따라서, 캘리브레이션 모드에서 채널 스큐를 보상하는 과정에서 90도 위상 지연된 데이터 스트로브 신호(DQS)와 데이터들(DQ)을 비교하기 위해, 데이터 스트로브 신호(DQS)를 데이터들(DQ)보다 180도 앞선 클럭에 동기시켜 수신 장치에 전송할 수 있다.
도 7 및 도 13을 참조하면, 캘리브레이션 모드에서 제 1 가변 지연 라인(1121)에 인가되는 데이터 스트로브 신호(DQS_T)는 제 2 및 제 3 가변 지연 라인(1122 또는 1123)에 인가되는 데이터 (DQ_T<0> 또는 DQ_T<1>)보다 클럭신호(CLK)를 기준으로 180도 먼저 발생된다. 제 1 채널(CH1)에 인가되는 데이터 스트로브 신호(DQS)는 제 2 채널 및 제 3 채널에 인가되는 데이터 (DQ_T<0> 또는 DQ_T<1>)보다 90도 먼저 발생된다. 도 13에서, TD는 채널의 전파 시간을 나타내며, 2ㅧ TD는 채널을 왕복하는 데 걸리는 시간을 나타낸다.
채널 스큐 보상 회로(1100a)를 출발하여 반도체 메모리 장치(도 1의 1300)에 도달했다가 되돌아온 데이터 스트로브 신호(DQS_R)는 채널 스큐 보상 회로(1100a)를 출발하여 반도체 메모리 장치(1300)에 도달했다가 되돌아온 데이터(DQ_R)와 동일한 위상을 가진다. 왜냐하면, DQS_T는 제 1 가변 지연 라인(1121)을 통과하여 제 1 채널(CH1)에 출력될 때 90도 지연되고, 반도체 메모리 장치(1300)로부터 제 1 채널(CH1)을 통해 수신되어 제 1 가변 지연 라인(1121)을 통과할 때 90도 지연되므로, DQS_R은 DQS_T보다 클럭신호(CLK)를 기준으로 180도 늦게 발생된다. 따라서, 캘리브레이션 모드에서 DQS_T를 DQ_T보다 클럭신호(CLK)를 기준으로 180도 먼저 발생시키면 DQS_R과 DQ_R은 동일한 위상을 가지게 된다.
상기와 같이, DDR(Double Data Rate) DRAM 등의 반도체 메모리 장치에서는 데이터 스트로브 신호(DQS)는 안전하게 입출력 데이터(DQ)를 샘플링하기 위해 입출력 데이터(DQ)보다 90도 늦은 위상을 갖는다. 한편, QDR(Quadruple Data Rate) DRAM 등의 메모리 장치에서는 데이터 스트로브 신호(DQS)는 안전하게 입출력 데이터(DQ)를 샘플링하기 위해 입출력 데이터(DQ)보다 45도 늦은 위상을 갖는다.
이와 같이, 데이터 스트로브 신호(DQS)가 입출력 데이터(DQ)보다 위상이 45도 늦은 경우, 캘리브레이션 모드에서 채널 스큐를 보상하는 과정에서 45도 위상 지연된 데이터 스트로브 신호(DQS)와 데이터들(DQ)을 비교하기 위해, 데이터 스트로브 신호(DQS)를 데이터들(DQ)보다 90도 앞선 클럭에 동기시켜 수신 장치에 전송할 수 있다.
도 14는 수신 인에이블 신호(RX_EN) 및 송신 인에이블 신호(RX_EN)가 발생되는 과정을 나타내는 파형도이다.
도 14에서, 신호들은 도 7의 채널 스큐 보상 회로(1100a)에 도시된 신호들이다. CLK는 시스템의 클럭신호를, TXDAT는 스큐 보상 제어신호(TXDAT1)를, S는 출력 구동회로들(1133, 1135)의 입력 단자의 전압(S2, S3)을, DQ는 출력 구동회로들(1133, 1135)의 출력 단자의 전압(DQ<0>, DQ<1>)을 각각 나타낸다. TXDAT의 주기(T)는 CLK의 주기(TCLK)의 1/20이고, 신호(S)는 TXDAT보다 DELAY1만큼 지연되어 발생된다, DELAY1은 CLK의 한주기에 가변 지연 라인(1122 또는 1123)의 지연시간을 더한 값이다. DQ의 파형에 표시된 2ㅧ TD는 데이터(DQ)가 채널(CH2 or CH3)을 왕복하는 데 걸리는 시간을 나타낸다.
도 15는 도 8의 채널 스큐 보상 회로(1100a)에 사용되는 스큐 보상 제어신호들(TXDAT0, TXDAT1)을 발생시키는 스큐 보상 제어회로(1140)의 하나의 예를 나타내는 회로도이다.
도 15를 참조하면, 스큐 보상 제어회로(1140)는 직렬 연결된 D형 플립플롭들(1141~1151) 및 인버터들(1152, 1153)을 포함한다. 제 1 D형 플립플롭(1141), 제 2 D형 플립플롭(1142), 제 3 D형 플립플롭(1143),제 4 D형 플립플롭(1144), 제 5 D형 플립플롭(1145), 제 6 D형 플립플롭(1146), 제 7 D형 플립플롭(1147), 제 8 D형 플립플롭(1148), 제 10 D형 플립플롭(1150), 및 제 11 D형 플립플롭(1151)은 클럭신호(CLK)에 응답하여 동작하고, 제 9 D형 플립플롭(1149)은 클럭신호(CLK)와 반대의 위상을 갖는 반전 클럭신호(inverted clock signal)(CLKB)에 응답하여 동작한다. 제1 내지 제 10 D형 플립플롭들(1141~1150)은 각각 출력 단자(Q)가 다음 D형 플립플롭의 입력단자(D)에 연결되어 있으며, 제 11 D형 플립플롭(1151)의 반전 출 력 단자(inverted output terminal)(QB)는 제 1 D형 플립플롭(1141)의 입력 단자(D)에 연결된다. 제 9 D형 플립플롭(1149)의 반전 출력 단자(QB)의 신호가 인버터(1153)에 의해 반전된 신호가 제 1 스큐 보상 제어 신호(TXDAT0)이고, 제 10 D형 플립플롭(1150)의 반전 출력 단자(QB)의 신호가 인버터(1152)에 의해 반전된 신호가 제 2 스큐 보상 제어 신호(TXDAT1)이다. 따라서, 제 2 스큐 보상 제어 신호(TXDAT1)는 제 1 스큐 보상 제어 신호(TXDAT0)가 180도 지연된 신호이다.
도 16은 도 7의 채널 스큐 보상 회로에 사용되는 수신 인에이블 신호(RX_EN) 및 송신 인에이블 신호(TX_EN)를 발생시키는 인에이블 신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 7 및 도 16을 참조하면, 수신 인에이블 신호(RX_EN)는 S3와 TXDAT1에 대해 논리합 연산을 수행하여 발생된 신호이고, 송신 인에이블 신호(TX_EN)는 수신 인에이블 신호(RX_EN)가 인버터(INV15)에 의해 반전된 신호이다.
이하, 도 7 내지 도 16을 참조하여 채널 스큐 보상 회로(1100a)의 동작에 대해 설명한다.
도 7에 도시된 채널 스큐 보상 회로(1100a)는 캘리브레이션(calibration) 모드와 정상(normal) 모드를 갖는다.
캘리브레이션 모드에서, 채널 스큐 보상 회로(1100a)는 계단형 신호(step signal)인 스큐 보상 제어신호들(TXDAT0, TXDAT1)을 사용하여 채널 스큐 보상 회로(1100a)의 출력 단자들에 결합된 채널들 간의 전파 시간의 차이에 기초하여 가변 지연 라인 회로(1120)의 지연 시간을 조절한다.
정상 모드에서, 채널 스큐 보상 회로(1100a)는 제 1 신호들(DS, Q<0>, Q<1>)을 수신하고, 지연시간이 조절된 가변 지연 라인 회로(1120)를 사용하여 제 1 신호들(DS, Q<0>, Q<1>)의 지연시간을 조절하여 제 2 신호들(DQS, DQ<0>, DQ<1>)을 발생하고, 제 2 신호들을 채널들(CH1, CH2, CH3)에 제공한다. 제 2 신호들(DQS, DQ<0>, DQ<1>)은 채널들(CH1, CH2, CH3)을 통해 반도체 메모리 장치(도 1의 1300)에 제공된다.
본 발명의 실시예에 따른 채널 스큐 보상 회로는 다른 클럭신호를 사용하지 않고, 전송하려는 신호들 중 하나의 신호를 클럭신호로 사용하여 다른 신호들을 샘플링하여 채널들의 상대적인 전파 시간을 측정하고 전파 시간의 차이를 검출한다. 캘리브레이션 모드에서, 채널 스큐 보상 회로(1100a)의 동작은 다음과 같다.
스큐 보상 제어회로(1140)에 의해 발생된 제 1 스큐 보상 제어 신호(TXDAT0)는 제 2 스큐 보상 제어 신호(TXDAT1)보다 위상이 180도 앞선 신호이다. 즉, TXDAT1은 TXDAT0와 위상이 반대인 신호이다. 도 1에서 제 1 채널(CH1)을 통해 전송되는 신호는 데이터 스트로브 신호(DQS)이고, 제 2 채널(CH2) 및 제 3 채널(CH3)을 통해 전송되는 신호들은 입출력 데이터들(DQ<0>, DQ<1>)이다.
도 12 및 도 13을 참조하여 전술한 바와 같이, DDR DRAM 등의 반도체 메모리 장치에서 데이터의 안전한 샘플링을 위해 DQS는 DQ보다 90도 늦은 위상을 가진다. 따라서, 캘리브레이션 모드에서 DQS와 DQ를 비교하기 위해 제 1 채널(CH1)을 통해 전송되는 제 1 스큐 보상 제어 신호(TXDAT0)는 제 2 및 제3 채널(CH2, CH3)을 통해 전송되는 클럭신호(CLK)를 기준으로 제 2 스큐 보상 제어 신호(TXDAT1)보다 위상이 180도 먼저 발생시킨다.
도 7을 참조하면, 캘리브레이션 모드에서, TXDAT0가 DQS로서 제 1 채널(CH1)을 통해 수신 장치, 즉 반도체 메모리 장치(도 1의 1300)에 도달했다가 제 1 채널(CH1)을 통해 채널 스큐 보상 회로(1100a)에 되돌아온다. TXDAT1은 DQ<0>로서 제 2 채널(CH2)을 통해 수신 장치, 즉 반도체 메모리 장치(도 1의 1300)에 도달했다가 제 2 채널(CH2)을 통해 채널 스큐 보상 회로(1100a)에 되돌아오고, DQ<1>로서 제 3 채널(CH3)을 통해 수신 장치, 즉 반도체 메모리 장치(도 1의 1300)에 도달했다가 제 3 채널(CH3)을 통해 채널 스큐 보상 회로(1100a)에 되돌아온다.
도 7에 도시된 본 발명의 실시예에 따른 채널 스큐 보상 회로(1100a)는 데이터 스트로브 신호(DQS)를 데이터들(DQ<0>, DQ<1>)에 비해 90도 또는 45도 지연시키는 작업이 채널 스큐 보상 과정에 포함될 수 있다. 종래에는 DQS를 DQ에 비해 90도 지연시키기 위하여 별도의 위상동기루프(phase-locked-loop) 또는 지연동기루프(delay-locked-loop)를 구비하였다. 따라서, 본 발명의 실시예에 따른 채널 스큐 보상 회로(1100a)를 포함하는 인터페이스 회로는 종래의 인터페이스 회로에 비해 회로 구성이 간단하다.
도 7에서, 제 1 가변 지연 라인(1121)의 지연 시간이 제 2 가변 지연 라인(1122) 및 제 3 가변 지연 라인(1123)의 지연 시간보다 클럭신호를 기준으로 90도에 해당하는 시간만큼 더 길게 설정된다.
따라서, 캘리브레이션 모드에서 채널 스큐 보상을 수행할 때, DQS에 대응하는 TXDAT0을 DQ에 대응하는 TXDAT1보다 클럭 신호를 기준으로 180도 먼저 발생시킨 다.
TXDAT0이 TXDAT1보다 위상이 클럭신호를 기준으로 180도 빠른 신호이므로, DQS_T는 DQ_T<0> 및 DQ_T<1>보다 위상이 180도 앞선 신호이다. 그러나, 채널들(CH1, CH2, CH3)에 스큐가 존재하지 않는다면 DQS_R, DQ_R<0> 및 DQ_R<1>은 모두 동일한 위상을 갖는다. 따라서, 채널 스큐 보상 회로(1100a)는 채널들의 전파 시간의 차이를 검출하기 위해 DQS_R, DQ_R<0> 및 DQ_R<1>의 위상을 서로 비교할 수 있다. DQS_R, DQ_R<0> 및 DQ_R<1>의 위상의 비교는 제 1 플립플롭(FF1) 및 제 2 플립플롭(FF2)에 의해 이루어진다. 제 1 플립플롭(FF1)의 출력신호(D<0>)와 제 2 플립플롭(FF2)의 출력신호(D<1>)에 대해 논리곱 연산을 수행한 결과에 기초하여 제 1 가변 지연 라인(1121)의 지연 시간을 조절한다. 예를 들어, 제 1 플립플롭(FF1)의 출력신호(D<0>)와 제 2 플립플롭(FF2)의 출력신호(D<1>)가 모두 로직 "하이" 상태이면, 제 1 카운터(1112)는 제 1 가변 지연 라인(1121)의 지연시간을 감소시킨다.
도 17a 및 도 17b는 데이터 스트로브 신호의 지연시간이 스큐 보상을 위한 기준 지연 시간보다 짧을 때, 채널 스큐 보상 과정을 나타내는 타이밍도들이다.
도 18a 및 도 18b는 데이터 스트로브 신호의 지연시간이 스큐 보상을 위한 기준 지연 시간보다 길 때, 채널 스큐 보상 과정을 나타내는 타이밍도들이다.
도 17a, 도 17b, 도 18a 및 도 18b는 데이터 스트로브 신호(DQS)가 전송되는 채널과 데이터들(DQ<0>, DQ<1>, DQ<2>)이 전송되는 채널을 구비한 시스템에 대응하는 타이밍도이다. 도 7에는 설명의 편의상 채널 스큐 보상 회로(1100a) 및 3 개의 채널(CH1, CH2, CH3)을 갖는 시스템을 예로 도시하였다.
이하, 도 7, 도 17a, 도 17b, 도 18a 및 도 18b를 참조하여 채널 스큐 보상 과정을 설명한다.
도 7, 도 17a, 및 도 17b를 참조하면, DQS_R의 지연시간이 기준 지연 시간(REFERENCE DELAY TIME)보다 짧을 때, 제 1 가변 지연 라인(1121)의 지연시간을 기준 지연 시간과 같아질 때까지 증가시킨다. 다음, 제 2 가변 지연 라인(1122) 및 제 3 가변 지연 라인(1123)의 지연시간을 조절하여 기준 지연 시간과 같아지도록 한다.
도 7, 도 18a, 및 도 18b를 참조하면, DQS_R의 지연시간이 기준 지연 시간(REFERENCE DELAY TIME)보다 길 때, 제 1 가변 지연 라인(1121)의 지연시간을 기준 지연 시간과 같아질 때까지 감소시킨다. 다음, 제 2 가변 지연 라인(1122) 및 제 3 가변 지연 라인(1123)의 지연시간을 조절하여 기준 지연 시간과 같아지도록 한다. 도 19는 채널 스큐 보상을 하기 전의 데이터 스트로브 신호와 데이터의 관계를 나타내는 시뮬레이션도이고, 도 20은 채널 스큐 보상을 한 후의 데이터 스트로브 신호와 데이터의 관계를 나타내는 시뮬레이션도이다. 도 19 및 도 20은 1.5V의 전원전압(VDD), 85℃의 동작온도, 1.6Gbps의 데이터 전송속도에서 도 7의 회로를 사용하여 시뮬레이션한 결과 파형들이다. 클럭신호의 90도 위상은 312.5ps에 대응한다.
도 19 및 도 20을 참조하면, 채널 스큐 보상을 하기 전에는 DQS와 DQ가 567ps의 지연시간의 차이가 있는데, 채널 스큐 보상을 한 후에는 DQS와 DQ가 301ps의 지연시간의 차이가 있다. 301ps의 지연 시간의 차이는 클럭신호의 90도 위상에 대응하는 시간인 312.5ps에 매우 근접한 값이다. 따라서, 도 7에 도시된 본 발명의 실시예에 따른 채널 스큐 보상 회로(1100a)를 사용하여 채널 스큐 보상을 수행한 후 DQS와 DQ 사이에는 90도의 위상차가 존재함을 알 수 있다.
도 21은 본 발명의 하나의 실시예에 따른 채널 스큐 보상 방법을 나타내는 흐름도이다.
도 21을 참조하면, 채널 스큐 보상 방법은 다음과 같다.
캘리브레이션 모드인지를 판단한다(SS1).
캘리브레이션 모드에서, 계단형 신호들(step signals)을 사용하여 채널들 각각의 상대적인 전파시간을 측정하고, 채널들 간의 전파 시간의 차이를 검출한다(SS2). 전파 시간의 차이에 기초하여 채널들 각각에 결합된 가변 지연 라인들의 지연시간을 설정한다(SS3).
정상 모드에서, 입력신호들을 수신한다(SS4). 입력신호들의 지연 시간을 조절한다(SS5). 지연 시간이 조절된 입력신호들을 채널들에 제공한다(SS6).
도 22는 도 21의 채널 스큐 보상 방법에서 채널들 간의 전파시간의 차이를 검출하고 가변 지연 라인들의 지연시간을 설정하는 방법을 설명하기 위한 흐름도이다.
도 22를 참조하면, 채널 스큐 보상 방법에서 채널들 간의 전파시간의 차이를 검출하고 가변 지연 라인들의 지연시간을 설정하는 방법은 다음과 같다.
채널들을 통해 계단형 신호를 목적 장치에 송신한다(SS11). 목적 장치로부터 되돌아온 신호들 중 제 1 채널을 통해 전송된 신호를 샘플링 클럭으로 사용하여 나 머지 신호들을 샘플링한다(SS12). 샘플링 결과에 응답하여 각 채널들에 결합된 가변 지연 라인들의 지연 시간을 조절한다(SS13). 제 1 채널에 결합된 제 1 가변 지연라인은 나머지 채널들을 통해 전송된 신호들의 로직 상태에 응답하여 지연시간을 조절한다(SS14).
도 23은 데이터 스트로브 신호의 지연시간과 스큐 보상 기준 지연 시간을 비교하여 채널 스큐를 보상하는 과정을 나타내는 흐름도이다.
도 23을 참조하면, 데이터 스트로브 신호의 지연시간과 스큐 보상 기준 지연 시간을 비교하여 채널 스큐를 보상하는 과정은 다음과 같다.
데이터 스트로브 신호가 전송되는 가변 지연 라인에 입력되는 신호를 데이터들보다 180도 앞선 클럭에 동기시킨다(SS21). 데이터 스트로브 신호의 지연 시간과 기준 지연 시간을 비교한다(SS22).
데이터 스트로브 신호의 지연 시간이 기준 지연 시간보다 작은 경우, 데이터 스트로브 신호를 사용하여 데이터들을 샘플링한 결과가 모두 로직 "하이"가 될 때까지 데이터 스트로브 신호의 지연 시간을 증가시킨다(SS23). 데이터 스트로브 신호의 지연 시간이 기준 지연 시간보다 큰 경우, 데이터 스트로브 신호를 사용하여 데이터들을 샘플링한 결과 중 적어도 하나의 결과가 로직 "로우"가 될 때까지 데이터 스트로브 신호의 지연 시간을 감소시킨다(SS24).
데이터 들의 지연 시간을 데이터 스트로브 신호의 지연 시간과 같아질 때까지 증가시킨다(SS25).
도 24는 도 1의 시스템(1000)에 있는 채널 스큐 보상 회로(1100)의 다른 하 나의 구성을 나타내는 회로도이다. 도 24에 도시된 채널 스큐 보상 회로(1100b)는 도 7에 도시된 채널 스큐 보상 회로(1100a)와 스큐 보상 제어회로(1180)가 다르다.
도 7에 도시된 채널 스큐 보상 회로(1100a)에 포함된 스큐 보상 제어회로(1140)는 서로 180도의 위상 차이가 있는 2 개의 스큐 보상 제어 신호들(TXDAT0, TXDAT1)을 발생시키지만, 도 24에 도시된 채널 스큐 보상 회로(1100b)에 포함된 스큐 보상 제어회로(1180)는 하나의 스큐 보상 제어 신호(TXDAT)를 발생시킨다.
데이터 스트로브 신호(DQS)와 데이터(DQ)가 사용되는 반도체 메모리 장치에서는 DQS를 DQ보다 클럭신호를 기준으로 90도 지연시켜서 수신장치로 전송한다. 따라서, 캘리브레이션 모드에서 채널 스큐를 보상하는 과정에서 DQS에 대응하는 가변 지연 라인에 인가되는 신호는 DQ에 대응하는 가변 지연 라인에 인가되는 신호보다 180도 위상이 빠른 신호를 인가할 필요가 있다. 그러나, DQS와 DQ가 이난 일반적인 신호들을 송신하는 시스템에서 채널 스큐를 보상할 때는 모든 채널에 대응하는 가변 지연 라인에 동일한 입력 신호를 인가해도 된다. 또한, 채널 스큐 보상 회로를 포함한 인터페이스 회로 내에 DLL(delay-locked-loop) 등의 90도 시프트 시키는 회로가 이미 있을 때에는 캘리브레이션 모드에서 모든 채널에 대응하는 가변 지연 라인에 동일한 입력 신호를 인가해도 된다.
도 25는 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 메모리 시스템(2000)의 하나의 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 반도체 메모리 장치(2300)를 포함한다.
메모리 컨트롤러(2200)는 채널들(2010, 2020, 2030, 2040, 2050)을 통해 반도체 메모리 장치(2300)에 결합되고, 캘리브레이션 모드에서 계단형 신호(step signal)를 사용하여 채널들(2010, 2020, 2030, 2040, 2050) 각각의 상대적인 전파 시간을 측정하여 채널들(2010, 2020, 2030, 2040, 2050) 간의 전파 시간의 차이를 검출하고, 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 또한, 메모리 컨트롤러(2200)는 정상 모드에서 제 1 신호들(DQ, CMD, ADDR, CLK)에 대해 신호처리를 수행하여 제 2 신호들(DS, Q<0:n>, CMD, ADDRM, CLKM)을 발생시키고, 제 2 신호들(DS, Q<0:n>, CMD, ADDRM, CLKM)의 지연시간을 조절하여 제 3 신호들(DQS, DQP, CMDP, ADDRP, CLKP)을 발생하고, 제 3 신호들(DQS, DQP, CMDP, ADDRP, CLKP)을 채널들(2010, 2020, 2030, 2040, 2050)에 제공한다.
메모리 컨트롤러(2200)는 논리 회로(2210)와 채널 스큐 보상 회로(2220)를 포함한다. 논리 회로(2210)는 제 1 신호들(DQ, CMD, ADDR, CLK)에 대해 신호처리를 수행하여 제 2 신호들(DS, Q<0:n>, CMD, ADDRM, CLKM)을 발생시킨다. 채널 스큐 보상 회로(2220)는 캘리브레이션 모드에서 계단형 신호(step signal)를 사용하여 채널들(2010, 2020, 2030, 2040, 2050) 각각의 상대적인 전파 시간을 측정하여 채널들(2010, 2020, 2030, 2040, 2050) 간의 전파 시간의 차이를 검출하고, 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 또한, 메모리 컨트롤러(2200)는 정상 모드에서 제 2 신호들(DS, Q<0:n>, CMD, ADDRM, CLKM)의 지연시간을 조절하여 제 3 신호들(DQS, DQP, CMDP, ADDRP, CLKP)을 발생하고, 제 3 신호들(DQS, DQP, CMDP, ADDRP, CLKP)을 채널들(2010, 2020, 2030, 2040, 2050)에 제공 한다.
채널 스큐 보상 회로(2220)는 도 7에 도시된 채널 스큐 보상 회로(1100a)와 동일한 회로 구성을 가질 수 있다.
도 26a 내지 도 26d는 도 25에 도시된 메모리 시스템(2000)의 버스 프로토콜의 예들을 나타내는 블록도이다.
도 26a를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200a), 반도체 메모리 장치(2300a), 및 메모리 컨트롤러(2200a), 반도체 메모리 장치(2300a) 사이에서 제어신호(CONT)를 전송하는 제 1 버스, 어드레스 신호(ADDR)를 전송하는 제 2 버스, 및 데이터(DQ)를 전송하는 제 3 버스를 포함한다.
도 26b를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200b), 반도체 메모리 장치(2300b), 및 메모리 컨트롤러(2200b), 반도체 메모리 장치(2300b) 사이에서 제어신호(CONT)와 어드레스 신호(ADDR)가 패킷 형태로 결합된 패킷 데이터(C/A PACKET)를 전송하는 제 1 버스, 및 데이터(DQ)를 전송하는 제 2 버스를 포함한다.
도 26c를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200c), 반도체 메모리 장치(2300c), 및 메모리 컨트롤러(2200c), 반도체 메모리 장치(2300c) 사이에서 제어신호(CONT), 어드레스 신호(ADDR) 및 라이트 데이터(Write Data)가 패킷 형태로 결합된 패킷 데이터(C/A/WD PACKET)를 전송하는 제 1 버스, 및 데이터(DQ)를 전송하는 제 2 버스를 포함한다. 도 26c에서, 데이터(DQ)는 리드 데이터(Read Data)를 나타낸다.
도 26d를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200d), 반도체 메모리 장치(2300d), 및 메모리 컨트롤러(2200d), 반도체 메모리 장치(2300d) 사이에서 커맨드, 어드레스 신호(ADDR) 및 데이터(DQ)가 패킷 형태로 결합된 패킷 데이터(COM/A/DQ PACKET)를 전송하는 제 1 버스, 및 제어신호(CONT)를 전송하는 제 2 버스를 포함한다. 도 26d에서, 반도체 메모리 장치(2300d)는 플래쉬(Flash) SRAM(Static RAM)일 수 있으며 제어신호(CONT)는 출력 인에이블 신호(OE)일 수 있다.
도 27은 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 메모리 버퍼를 구비한 메모리 모듈의 하나의 예를 나타내는 도면이다. 도 27은 반도체 메모리 장치들에 입력 또는 출력되는 데이터를 버퍼링하는 AMB(Advanced Memory Buffer)를 포함하는 FBDIMM(Fully-Buffered Dual-In-line Memory Module)을 나타낸다.
도 27을 참조하면, 메모리 모듈은 PCB(Printed Circuit Board)(2500) 상에 배치된 AMB(2510), 및 AMB(2510)의 왼쪽 및 오른쪽으로 배치된 반도체 메모리 장치들(M)을 포함한다. AMB(2510)는 채널 스큐 보상 회로를 포함한다. AMB(2510)이 포함된 채널 스큐 보상 회로(2512)는 도 1에 도시된 바와 같은 본 발명의 실시예에 따른 채널 스큐 보상회로와 같은 구성을 가진다. 외부 장치와 메모리 모듈 사이에서 신호를 전송하는 채널들(미도시)의 스큐를 보상할 수 있다. PCB(2500) 상에 배치되어 있는 복수의 모듈 탭(TAPS)은 메모리 모듈과 외부 장치 사이에서 신호를 송수신하는 통로 기능을 한다. 도 27의 메모리 모듈에서, 신호가 전송되는 버스들은 생략되었다. 반도체 메모리 장치들(M)은 DRAM, SRAM 또는 플래쉬(Flash) 메모리 장치일 수 있다.
도 28은 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 통신 시스템(3000)의 하나의 예를 나타내는 블록도이다.
도 28을 참조하면, 통신 시스템(3000)은 소스(source) 장치(3100), 인터페이스 회로(3200) 및 목적 장치(3300)를 포함한다.
소스 장치(3100)는 제 1 신호들(SS1, SS2, ..., SSn)을 발생시킨다. 인터페이스 회로(3200)는 채널들(CH1, CH2, ... CHn)의 제 1 단(end)에 결합되고, 캘리브레이션 모드에서 계단형 신호(step signal)를 사용하여 채널들(CH1, CH2, ... CHn) 각각의 상대적인 전파 시간을 측정하여 채널들(CH1, CH2, ... CHn) 간의 전파 시간의 차이를 검출하고, 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정한다. 인터페이스 회로(3200)는 채널들(CH1, CH2, ..., CHn) 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 채널들(CH1, CH2, ..., CHn) 각각의 제 2 단으로 송신하고 채널들(CH1, CH2, ..., CHn) 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 채널들 간의 전파 시간의 차이를 검출한다.
또한, 인터페이스 회로(3200)는 정상 모드에서 제 1 신호들(SS1, SS2, ..., SSn)을 수신하고 상기 제 1 신호들(SS1, SS2, ..., SSn)의 지연시간을 조절하여 제 2 신호들(SS1P, SS2P, ..., SSnP)을 발생하고, 제 2 신호들을 채널들(CH1, CH2, ... CHn)에 제공한다. 목적 장치(3300)는 채널들(CH1, CH2, ... CHn)의 제 2 단(end)에 결합되고, 채널들(CH1, CH2, ... CHn)을 통해 인터페이스 회로(3200)와 통신을 한다.
본 발명은 채널을 통해 수신 장치에 신호를 전송하는 통신 시스템에 적용이 가능하며, 특히 채널을 통해 반도체 장치에 신호를 전송하는 통신 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 하나의 실시예에 따른 인터페이스 회로를 포함한 시스템을 나타내는 블록도이다.
도 2는 송신 장치와 수신 장치 사이에 결합된 채널들의 전파 시간을 측정하기 위한 회로 구성의 하나의 예를 나타내는 회로도이다.
도 3은 도 2의 통신 시스템에 포함된 입출력 구동 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 채널들의 양단에서 측정한 전압 파형들을 나타내는 도면이다.
도 5는 송신 장치와 수신 장치 사이에 결합된 채널들의 전파 시간을 측정하기 위한 회로 구성의 다른 하나의 예를 나타내는 회로도이다.
도 6은 도 5에 도시된 채널들의 전파시간을 설명하기 위한 파형도이다.
도 7은 도 1의 시스템에 있는 채널 스큐 보상 회로(1100)의 하나의 구성을 나타내는 회로도이다.
도 8은 채널 스큐 보상 회로가 채널들을 통해 반도체 메모리 장치와 신호를 전송하는 시스템을 나타낸 회로도이다.
도 9는 도 8의 회로에 있는 데이터 스트로브 신호가 전송되는 채널의 양단에서의 전압 파형과 수신 인에이블 신호의 전압 파형을 나타내는 파형도이다.
도 10은 도 8의 회로에 있는 데이터 스트로브 신호가 전송되는 채널의 양단에서의 전압 파형을 나타내는 시뮬레이션도이다.
도 11은 도 7의 채널 스큐 보상 회로에 있는 가변 지연 라인 회로의 하나의 예를 나타내는 회로도이다.
도 12는 반도체 메모리 장치에서 사용되는 클럭신호, 입출력 데이터 및 데이터 스트로브 신호 사이의 관계를 나타내는 타이밍도이다.
도 13 및 도 14는 도 7의 채널 스큐 보상 회로의 동작을 설명하기 위한 파형도이다.
도 15는 도 7의 채널 스큐 보상 회로에 사용되는 스큐 보상 제어신호들을 발생시키는 스큐 보상 제어회로의 하나의 예를 나타내는 회로도이다.
도 16은 도 7의 채널 스큐 보상 회로에 사용되는 수신 인에이블 신호 및 송신 인에이블 신호를 발생시키는 인에이블 신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 17a 및 도 17b는 데이터 스트로브 신호의 지연시간이 스큐 보상을 위한 기준 지연 시간보다 짧을 때, 채널 스큐 보상 과정을 나타내는 타이밍도들이다.
도 18a 및 도 18b는 데이터 스트로브 신호의 지연시간이 스큐 보상을 위한 기준 지연 시간보다 길 때, 채널 스큐 보상 과정을 나타내는 타이밍도들이다.
도 19는 채널 스큐 보상을 하기 전의 데이터 스트로브 신호와 데이터의 관계를 나타내는 시뮬레이션도이다.
도 20은 채널 스큐 보상을 한 후의 데이터 스트로브 신호와 데이터의 관계를 나타내는 시뮬레이션도이다.
도 21은 본 발명의 하나의 실시예에 따른 채널 스큐 보상 방법을 나타내는 흐름도이다.
도 22는 도 21의 채널 스큐 보상 방법에서 채널들 간의 전파시간의 차이를 검출하고 가변 지연 라인들의 지연시간을 설정하는 방법을 설명하기 위한 흐름도이다.
도 23은 데이터 스트로브 신호의 지연시간과 스큐 보상 기준 지연 시간을 비교하여 채널 스큐를 보상하는 과정을 나타내는 흐름도이다.
도 24는 도 1의 시스템에 있는 채널 스큐 보상 회로의 다른 하나의 구성을 나타내는 회로도이다.
도 25는 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 26a 내지 도 26d는 도 25에 도시된 메모리 시스템의 버스 프로토콜의 예들을 나타내는 블록도이다.
도 27은 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 메모리 버퍼를 구비한 메모리 모듈의 하나의 예를 나타내는 도면이다.
도 28은 본 발명의 실시예에 따른 채널 스큐 보상 회로를 포함하는 통신 시스템의 하나의 예를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1000, 3200 : 인터페이스 회로 1100, 2220 : 채널 스큐 보상 회로
1110 : 지연 조절 회로 1120 : 가변 지연 라인 회로
1130 : 입출력 구동 회로 1140, 1180, 2512 : 스큐 보상 제어회로
1300, 2300 : 반도체 메모리 장치 2000 : 메모리 시스템
2200 : 메모리 컨트롤러 2210 : 논리 회로
2500 : 메모리 모듈 2510 : AMB
3000 : 통신 시스템 3100 : 소스 장치
3300 : 목적 장치

Claims (23)

  1. 복수의 채널들; 및
    상기 채널들 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 상기 채널들 각각의 제 2 단으로 송신하고 상기 채널들 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 채널 스큐 보상 회로를 포함하는 인터페이스 회로.
  2. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공하는 것을 특징으로 하는 인터페이스 회로.
  3. 제 1 항에 있어서,
    상기 채널들 각각의 제 2 단(end)에는 반도체 집적회로가 연결되는 것을 특징으로 하는 인터페이스 회로.
  4. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    캘리브레이션 모드에서 상기 채널들 각각의 제 2 단으로부터 되돌아 온 신호들 중 하나의 신호를 사용하여 다른 신호들을 샘플링하여 채널들의 상대적인 전파 시간을 측정하고 전파 시간의 차이를 검출하는 것을 특징으로 하는 인터페이스 회로.
  5. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    상기 채널들 중 제 1 채널을 통해 전송되는 신호가 데이터 스트로브 신호이고, 나머지 채널들을 통해 전송되는 신호들이 데이터일 때, 채널 스큐 보상 과정에서, 상기 데이터 스트로브 신호의 90도 또는 45도 위상 쉬프트(phase shift)를 수행하는 것을 특징으로 하는 인터페이스 회로.
  6. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    상기 채널들 중 제 1 채널을 통해 전송되는 신호가 나머지 채널들을 통해 전송되는 신호들보다 90도 위상이 늦은 경우, 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 180도 앞선 클럭에 동기시키는 것을 특징으로 하는 인터페이스 회로.
  7. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    상기 채널들 중 제 1 채널을 통해 전송되는 신호가 나머지 채널들을 통해 전 송되는 신호들보다 45도 위상이 늦은 경우, 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 90도 앞선 클럭에 동기시키는 것을 특징으로 하는 인터페이스 회로.
  8. 제 1 항에 있어서, 상기 채널 스큐 보상 회로는
    스큐 보상 제어 신호를 발생시키는 스큐 보상 제어 회로;
    캘리브레이션 모드에서, 계단형인 상기 스큐 보상 제어 신호를 사용하여 지연 라인 제어 신호들을 발생시키는 지연 조절 회로;
    상기 지연 라인 제어 신호들에 응답하여 지연시간을 변화시키는 가변 지연 라인 회로; 및
    상기 복수의 채널들 각각의 제 1 단(end)에 결합되고, 상기 가변 지연 라인 회로와 상기 채널들 사이에서 신호를 구동하는 입출력 구동 회로를 포함하는 것을 특징으로 하는 인터페이스 회로.
  9. 제 8 항에 있어서, 상기 지연 조절 회로는
    상기 캘리브레이션 모드에서 상기 채널들을 통해 수신 장치로 보낸 신호들이 상기 수신 장치에 도달한 후 되돌아 온 신호들 중 하나의 신호를 사용하여 다른 신호들을 샘플링하는 것을 특징으로 인터페이스 회로.
  10. 제 8 항에 있어서,
    상기 가변 지연 라인 회로는 상기 채널들 각각에 결합된 가변 지연 라인들을 포함하는 것을 특징으로 인터페이스 회로.
  11. 제 10 항에 있어서,
    상기 가변 지연 라인들 중 하나의 가변 지연 라인을 통해 전송되는 스큐 보상 제어 신호는 나머지 가변 지연 라인들을 통해 전송되는 스큐 보상 제어 신호보다 180도 앞선 클럭에 동기시키는 것을 특징으로 인터페이스 회로.
  12. 반도체 메모리 장치; 및
    채널들을 통해 상기 반도체 메모리 장치에 결합되고, 상기 채널들 각각의 제 1 단에 결합되고, 계단형 신호(step signal)를 상기 채널들을 통해 상기 반도체 메모리 장치에 송신하고 상기 채널들을 통해 상기 반도체 메모리 장로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서, 상기 채널 스큐 보상 회로는
    캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공하는 것을 특징으로 하는 메모리 시스템.
  14. 제 12 항에 있어서, 상기 메모리 컨트롤러는
    캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공하는 것을 특징으로 하는 메모리 시스템.
  15. 제 12 항에 있어서, 상기 메모리 컨트롤러는
    상기 채널들 중 제 1 채널을 통해 전송되는 신호가 데이터 스트로브 신호이고, 나머지 채널들을 통해 전송되는 신호들이 데이터일 때, 채널 스큐 보상 과정에서, 상기 데이터 스트로브 신호의 90도 또는 45도 위상 쉬프트(phase shift)를 수행하는 것을 특징으로 하는 메모리 시스템.
  16. 제 12 항에 있어서, 상기 메모리 컨트롤러는
    상기 채널들 중 제 1 채널을 통해 전송되는 데이터 스트로브 신호가 나머지 채널들을 통해 전송되는 데이터들보다 90도 위상이 늦은 경우, 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 180도 앞선 클럭에 동기시키는 것을 특징으로 하는 메모리 시스템.
  17. 제 12 항에 있어서, 상기 메모리 컨트롤러는
    상기 채널들 중 제 1 채널을 통해 전송되는 신호가 나머지 채널들을 통해 전송되는 신호들보다 45도 위상이 늦은 경우, 캘리브레이션 모드에서 채널 스큐 보상을 위해 사용되는 신호들 중 상기 제 1 채널에 결합된 가변 지연 라인을 통하여 전송되는 신호는 나머지 채널들에 결합된 가변 지연 라인들을 통하여 전송되는 신호들에 비해 90도 앞선 클럭에 동기시키는 것을 특징으로 하는 메모리 시스템.
  18. 복수의 반도체 메모리 장치; 및
    상기 반도체 메모리 장치들로부터 출력되는 데이터를 버퍼링하여 출력하고, 외부로부터 수신되는 데이터를 버퍼링하여 상기 반도체 메모리 장치들에 제공하는 메모리 버퍼를 포함하고,
    상기 메모리 버퍼는
    채널들을 통해 상기 반도체 메모리 장치에 결합되고, 상기 채널들 각각의 제 1 단에 결합되고, 계단형 신호(step signal)를 상기 채널들을 통해 상기 반도체 메모리 장치에 송신하고 상기 채널들을 통해 상기 반도체 메모리 장로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 채널 스큐 보상 회로를 포함하는 것을 특징으로 하는 버퍼드(buffered) 메모리 모듈.
  19. 제 18 항에 있어서, 상기 메모리 버퍼는 FBDIMM 내에 있는 AMB(Advanced Memory Buffer)인 것을 특징으로 하는 버퍼드 메모리 모듈.
  20. 제 1 신호들을 발생시키는 소스(source) 장치;
    채널들 각각의 제 1 단(end)에 결합되고, 계단형 신호(step signal)를 상기 채널들 각각의 제 2 단으로 송신하고 상기 채널들 각각의 제 2 단으로부터 되돌아온 신호들의 전압 레벨을 비교하여 상기 채널들 간의 전파 시간의 차이를 검출하고, 상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 인터페이스 회로; 및
    상기 채널들의 제 2 단(end)에 결합되고, 상기 채널들을 통해 상기 인터페이스 회로와 통신을 하는 목적 장치를 포함하는 통신 시스템.
  21. 제 20 항에 있어서, 상기 인터페이스 회로는
    캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공하는 것을 특징으로 하는 통신 시스템.
  22. 채널들을 통해 계단형 신호(step signal)를 송신하는 단계;
    상기 채널들을 통해 되돌아온 신호들의 전압 레벨을 비교하여 전파 시간의 차이를 검출하는 단계; 및
    상기 전파 시간의 차이에 기초하여 가변 지연 라인들의 지연시간을 설정하는 단계를 포함하는 채널 스큐 보상 방법.
  23. 제 22 항에 있어서, 상기 채널 스큐 보상 방법은
    캘리브레이션 모드에서 상기 가변 지연 라인들의 지연시간을 설정하고, 정상 모드에서 제 1 신호들을 수신하고 상기 제 1 신호들의 지연시간을 조절하여 제 2 신호들을 발생하고, 상기 제 2 신호들을 상기 채널들에 제공하는 것을 특징으로 하는 채널 스큐 보상 방법.
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