TW201101322A - Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same - Google Patents

Description

201101322 六、發明說明： 【發明所屬之技術領域】 本申請案係關於記憶體電路及系統、記憶體控制器電路 及系統及記憶體測試電路及系統，且更特定言之係關於多 個通彳s通道中之偏斜大體上被減小或消除的記憶體電路及 系統、記憶體控制器電路及系統及記憶體測試電路及系 統。 本申請案根據35 U.S.C. 119(a)規定主張2008年12月15曰 於韓國智慧財產局申請的韓國專利申請案第1〇_2〇〇8_ 0127103號之優先權，該案之全部内容以引用的方式併入 本文中。 【先前技術】 在δ己憶體電路及裝置之製造過程中，有必要測試該記憶 體電路或裝置。通常使用耗接至該記憶體電路或裝置（亦 即，被測裝置（DUT))之自動測試設備（ΑΤΕ)來完成此測 试。ATE產生某些預定測試信號並將其傳輸至該Βυτ且該 自DUT接收回應信號且基於該等回應評估該。 圖1為典型測試系統10之示意性方塊圖。該測試系統1〇 包括ATE 12及DUT 14。由於記憶體電路之高速度及複雜 性’該ATE 12通常不與該記憶體電路DUT 14直接介接。 一專門測試電路16通常插入於該ATE 12與該DUT 14之 間。該測試電路16在該ATE 12之控制下操作以格式化測試 信號’將該等測試信號轉發至該DUT 14，自該DUT 14接 收回應信號且產生測試結果資訊並將其轉發至該ATE 12。 144858.doc 201101322 該測試電路16可被稱為外建測試晶片（bot)，此意謂其可 組態為在該記憶體電路DUT 14之晶片外的分開的電路且與 該ATE 12分開。 該測試電路16經由一介面18與該DUT通信，該介面18包 括一般由20a、20b、20c、…、20η標識之複數個通道。用 於測試該DUT 14之測試控制信號、測試資料、DUT回應信 號等經由該介面I8來回傳送。 歸因於該等通道20a、20b、20c、20d之實際或有效長度 之變化，在該等通道中之信號傳播時間不同。傳播時間之 此「偏斜」可在測試該DUT之程序中引入錯誤。在諸如 DDR3 DRAM記憶體電路之高速記憶體電路中尤為如此。 實際上，在此高速操作時，由於通道偏斜，在該測試電路 1 6與該DUT 14之間傳送的控制及資料信號可能不會滿足所 規定之DDR3控制及資料信號要求，從而使〇〇们記憶體電 路之測試困難或不可能。 【發明内容】 本發明概念藉由減小或消除用於與高速記憶體電路（例 如’ DDR3 DRAM記憶體電路）通信之通道中之偏斜來排除 先前技術之一或多個限制。本發明概念可應用於一用於測 試該記憶體電路之測試電路及/或用於控制該記憶體電路 之記憶體控制器及/或使用該記憶體電路之記憶體系統。 根據第-態樣’本發明概念係針對一種用於校正用於盥 -記憶體電路通信之複數個通信通道中之偏斜的電路。該 電路包括：一傳輸電路，其用於將一來 ^参考k唬傳輸至該複 144858.doc 201101322 數個通道之輪入端且經由該複數個通道傳輸該參考信號； 及複數個接收電路，其用於在該複數個通道之該等輸入端 處接收複數個各別經反射信號，該等經反射信號係自該複 數個通道之各別輸出端反射。一偵測電路接收該等經反射 仏號且彳貞測在該複數個通道之間的相對信號傳播時差。一 耦接至該等通道中之至少一者之延遲電路基於該等偵測到 之相對信號傳播時差設定該等通道中之該至少一者中之一 信號傳播延遲。 在些貫把例中，該電路進一步包含耗接至複數個該等 通道之複數個延遲電路，其用於基於該等偵測到之相對信 唬傳播時差設定該複數個通道中之複數個信號傳播延遲。 在—些實施例中，該參考信號為一步進信號。 在一些實施例中，該電路為一用於將測試信號發送至該 記憶體電路之外建測試電路。 在—些實施例中，該電路為一用於控制該記憶體電路之 記憶體控制器電路。 在一些實施例中，該記憶體電路為一被測裝置（DUT)。 在一些實施例中’該記憶體電路為—經受測試之dRAM記 憶體電路。在一些實施例中，該記憶體電路為一經受測試 之DDR3 DRAM記憶體電路。 在一些實施例中’該記憶體電路為一 DRAM記憶體電 路。在一些實施例中，該記憶體電路為一 DDR3 DRAM記 憶體電路。 在一些實施例中，該複數個通道中之一者為一用於傳達 144858.doc -6 - 201101322 - DQS資料選通信號之通道。在—此 路經設定錢得㈣之 。實施财’該延遲電 U 'i ^ 移被引入於用於傳達該DQS資 枓選通之該通道中。 .^ ^ 二實施例中，該複數個通道 中之-者為—用於傳達—叫資料信號之通道。 財，該複數個通道巾之—者為—用於傳達 一 DQ貧料信號之通道。 在-些實施例中，該延遲電路為一延遲 Ο 例中，該延遲電路為-可程式化延遲線。在_實施例 中，該延遲電路為-非同步可程式化延遲線。 在一些實施例中，該傳輸電路包含—源終端電路，其用 於端接該等通道之料輸人端。在—些實_巾，該等通 道之該等輸出端在該等信號經由該等通道傳輸時組態為開 路。在—些實施例中，該等通道之該等輸出端在該等信號 經由該等通道傳輸時與該記憶體電路斷開。纟一些實施例 中’在該等通道之該等輸出端處之該記憶體電路中的一晶 粒上終端（0DT)電路經控制以使得該等通道之該等輸出端 組態為開路。 根據另一態樣，本發明概念係針對一種用於控制一記憶 體電路之記憶體控制器，該記憶體控制器具有一用於校正 用於與該記憶體電路通信之複數個通信通道中之偏斜之去 偏斜能力。該記憶體控制器包括一傳輸電路，其用於將一 參考彳s號傳輸至該複數個通道之輸入端且經由該複數個通 道傳輸該參考信號；及複數個接收電路，其用於在該複數 個通道之該等輸入端處接收複數個各別經反射信號，該等 144858.doc 201101322 經反射信號係自該複數個通道之各別輸出端反射。—俄測 電路接收該等經反射信號且偵測在該複數個通道之間的相 對k號傳播時差。一延遲電路耗接至該等通道中之至少一 者以用於基於該等偵測到之信號傳播時差設定該等通道中 之該至少一者中之一信號傳播延遲。 在一些實施例中’該記憶體控制器進一步包含耦接至複 數個通道之複數個延遲電路’其用於基於該等偵測到之信 號傳播時差設定該複數個通道中之複數個信號傳播延遲。 在一些實施例中，該參考信號為一步進信號。 在一些實施例中，該記憶體電路為一 DRAM記憶體電 路。在一些實施例中，該記憶體電路為一 DDR3 DRAM記 憶體電路。 在一些實施例中’該複數個通道中之一者為一用於傳達 一 DQS資料選通信號之通道。在一些實施例中，該延遲電 路經設定以使得90度之一相移被引入於用於傳達該DQS資 料選通信號之該通道中。在一些實施例中，該複數個通道 中之一者為一用於傳達一 DQ資料信號之通道。 在一些實施例中，該複數個通道中之一者為—用於傳達 一 DQ資料信號之通道。 在一些實施例中，該延遲電路為一延遲線。在一些實施 例中’該延遲電路為一可程式化延遲線。在—些實施例 中，該延遲電路為一非同步可程式化延遲線。 在一些實施例中，該傳輸電路包含一源終端電路，其用 於端接該等通道之該等輸入端。在一些實施例中咳等通 144858.doc 201101322 道之及等輸出端在該等信號經由該等通道傳輸時組態為開 路在一些實施例中，該等通道之該等輸出端在該等信號 、·’呈由該等通道傳輸時與該記憶體電路斷開。在一些實施例 • 中在5亥等通道之該等輸出端處之該記憶體電路中的一晶 • 粒上終端（ODT)電路經控制以使得該等通道之該等輸出端 組態為開路。 根據另一態樣，本發明概念係針對一種記憶體系統，其 0 包括—5己憶體電路及一記憶體控制器。該記憶體控制器耦 接至該„己憶體電路以用於該控制記憶體電路且具有一用於 校正用於與該記憶體電路通信之複數個通信通道中之偏斜 • 之去偏斜能力。該記憶體控制器包括一傳輸電路，其用於 . 冑—參考信號傳輸至該複數個通道之輸人端且經由該複數 個i道傳輸該參考^號；及複數個接收電路，其用於在該 複數個通道之該等輸入端處接收複數個各別經反射信號， 該等經反射信號係自該複數個通道之各別輸出端反射。一 〇 ㈣電路接收該等經反射信號且偵測在該複數個通道之間 的相對信號傳播時差。一延遲電路耗接至該等通道中之至 少、一者以用於基於該等偵測到之信號傳播時差設定該等通 道中之忒至少一者中之一信號傳播延遲。 在-些實施例中’該記憶體控制器進—步包含麵接至複 數個通道之複數個延遲電路，其用於基於該等偵測到之信 號傳播時差設定該複數個通道中之複數個信號傳播延遲。 在一些實施例中，該參考信號為一步進信號。 在二實施例中’該5己憶體電路為一 DRAM記憶體電 144858.doc 201101322 路。在一些實施例令，該記憶體電路為一 MR3 DRAM記 憶體電路》 在一些實施例中’該複數個通道中之—者為—用於傳達 - DQS貢料選通信號之通道。在—些實施財，該延遲電 路經設定錢得90度之—相频^於心料該剛資 料選通信號之該通道中。在—些實施例中，該複數個通道 中之-者為-用於傳達一 DQ資料信號之通道。 ❹ 在-些實施例中’該複數個通道中之—者為—用於傳達 一 DQ資料信號之通道。 在一些實施财，該延遲電路為—延遲線。在—些實施 例中’錢遲電路為-可程式化延遲線。在—些實施例 中，該延遲電路為—非同步可程式化延遲線。 在一些實施例中，該傳輸電路包含—源終端電路，直用 於端接該等通道之該等輸人端。在—些實施例中，該等通 道之该等輸$端在該等信號經由該等通道傳輸時組態為開 路在實施例中，該等通道之該等輸出端在該等信號 經由該㈣道傳輸時與該記憶體電料開。在—些實施例 中在„亥等通道之該等輸出端處之該記憶體電路中的一晶 粒上、、、端（ODT)電路經控制以使得該等通道之 組態為開路。 ％ 根據另—態樣，本發明概念係針對_種用於校正用於盘 -記憶體電路通信之複數個通信通道中之偏斜的方法。根 據'方：，將—參考信號傳輸至該複數個通道之輸入端且 丄由Λ複數個通道傳輸該參考信號。在該複數個通道之該 144858.doc -10- 201101322 等輪入端處接收複數個各別經反射信號，該等經反射信號 係自5亥複數個通道之各別輪出端反射。债測在該複數個通 道之間的相對信號傳播時差。基於該等偵測到之相對信號 - 傳播時差設定該等通道中之至少一者中之一信號傳播延 遲。 在一些實施例中，該方法進一步包含基於該等偵測到之 相對信號傳播時差設定該複數個通道中之複數個信號傳播 延遲。 〇 在一些實施例中’該參考信號為一步進信號。 在一些實施例中，該方法進一步包含將測試信號發送至 . 該記憶體電路。 ， 在一些實施例中，該方法進一步包含控制該記憶體電 路。 在一些實施例中，該記憶體電路為一被測裝置（DUT)。 在一些貫施例中，該記憶體電路為一經受測試之dram記 〇 憶體電路。在—些實施例中，該記憶體電路為一經受測試 之DDR3 DRAM記憶體電路。 在一些實施例中，該記憶體電路為一 DRAMk憶體電 路。在一些實施例中，該記憶體電路為一 DDR3 dram記 -憶體電路。 在一些實施例中，該複數個通道中之一者為一用於傳達 - DQS資料選通信號之通道。在―些實施例中，該信號傳 播延遲經設定以使得9〇度之一相移被引入於用於傳達該 DQS資料選通信號之該通道中。在一些實施例中，該複數 144858.doc -11 - 201101322 個通道中之-者為—用於傳達一 DQf料信號之通道。 在-些實施例中，該複數個通道中之—者為—用於傳達 一 DQ資料信號之通道。 在一些實施例中，該信號傳播延遲係由延遲線設定。在 :些實施例中，該信號傳播延遲係由一可程式化延遲線設- 定在-些實施例中，該信號傳播延遲係由一非同步可程 - 式化延遲線設定。 在-些實施例中，該方法進—步包含提供一源終端電 路’其用於端接該等通道之該等輸人端m施例 〇 中’該等通道之該等輸出端在該等信號經由該等通道傳輸 時組態為開路。在一些實施例中’該等通道之該等輸出端 在該等信號經由該等通道傳輸時與該記憶體電路斷開。在.. 一些實施例中，在該等通道之該等輸出端處之該記憶體電 路中的一晶粒上終端（0DT)電路經控制以使得該等通道之 該等輸出端組態為開路。 根據另-態樣’本發明概念係針對一種用於控制一記隐 體電路之n a亥方法包括校正用於與該記憶體電路通信❹ 之複數個通信通道中之偏斜。根據該方法將一參考信號 傳輸至該複數個通道之輸入端且經由該複數個通道傳輸該 參考k唬’且在該複數個通道之該等輸入端處接收複數個 各別經反射信號’該等經反射信號係自該複數個通道之各 别輸出端反射。偵測在該複數個通道之間的相對信號傳播 時差。基於该等偵測到之相對信號傳播時差設定該等通道 中之至少一者中之一信號傳播延遲。 144858.doc 12 201101322 在一些實施例中，該方法進一步包含基於該等偵測到之 相對信號傳播時差設定該複數個通道中之複數個信號傳播 延遲。 在一些實施例中’該參考信號為一步進信號。 在一些實施例中，該記憶體電路為一 DRAM記憶體電 路。在一些實施例中，該記憶體電路為一 DDR3 DRAM記 憶體電路。

Ο 在一些實施例中，該複數個通道令之一者為一用於傳達 一 DQS資料選通信號之通道。在—些實施例中，該信號傳 播延遲經設定以使得90度之一相移被引入於用於傳達該 DQS資料選通信號之該通道中。在一些實施例中，該複數 個通道中之一者為一用於傳達一 Dq資料信號之通道。 在一些實施例中，該複數個通道中之一者為一用於傳達 一 DQ資料信號之通道。 在一些實施例中’該信號傳播延遲係由一延遲線設定。 些實施例中，該信號傳播延遲係由一可程式化延遲線 °又疋在一些實施例中，該信號傳播延遲係由一非同步可 程式化延遲線設定。 施例中，該方法進一步包含提供 …X y匕’各、從货一脉終端電 中’贫望於端接遺等通道之該等輸人端。在—些實施例 通〔之該等輸出端在該等信號經由該 時組態為開路。在_ ^ ^^ 在該等信二實施例巾’該㈣道之該等輸出端 一 I ,左該等通道傳輸時與該記憶體電路斷開。在 一些貫施例中，/ 該等通道之該等輸出端處之該記憶體電 144858.doc -13- 201101322 路中的一晶粒上終端（0DT)電路經控制以使得該等通道之 該等輪出端組態為開路。 根據另一態樣，本發明概念係針對一種記憶體系統方 去其包括提供一記憶體電路及提供一耦接至該記憶體電 路以用於控制該記憶體電路之記憶體控制器，該記憶體控 制器具有一用於校正用於與該記憶體電路通信之複數個通 L通道中之偏斜之去偏斜能力。該記憶體控制器：（幻將一 參考信號傳輸至該複數個通道之輸入端且經由該複數個通 道傳輸該參考信號，⑻在複數個通道之輸入端處接收複數 個各別經反射信號，該等經反射信號係自該複數個通道之 各別輪出端反射’⑷偵測在該複數個通道之間的相對信號 傳播時差’且⑷基於該等偵測到之相對信號傳播時差設定 該等通道中之至少_者中之—信號傳播延遲。 在-些實施例中，該記憶體基於該等偵測到之相 傳播時差狀該複數個料巾之複數㈣號傳播延遲Γ 在—些實施例中，該參考信號為步進信號。 在—些實施例中，兮‘ β 。隐體電路為一 dram記憶體電 路。在一些實施例中， 憶體電路。 體電路為—馳3DRAM記 在-些實施例中，該複數個通道中之—者為 :崎料選通信號之通道。在-些實施例中，該： _資料料錢入㈣料達該 個通道中之-者為―用 〇施例中，該複數 得達—DQ資料信號之通道。 144858.doc •14- 201101322 一=二些實施財，該複數個通道中之—者為—用於傳達 一 DQ資料信號之通道。 二:：實施例申，該信號傳播延遲係由-延遲線設定。 施例中，該信號傳播延遲係由—可程式化延遲線 σ、 二只鉍例中，該信號傳播延遲係由一非同步可 私式化延遲線設定。 ❹ Ο 在^實施例中，該方法進—步包含提供—源終端電 Ί㈣接該等通道之該等輸人端。在—些實施例 ’違#通道之該等輸出端在該等信號經由 路。在-些實施例中’該等通道之該二 ^亥專㈣經由該等通道傳輸時與該記憶體電路斷開。在 2實施例中，在該等通道之該等輸出端處之該記憶體電 ▲ 〃中的一晶粒上終端（ODT)電路經控制以使得該等通道之 該等輸出端組態為開路。 根據另一態樣，本發明概念係針對一種用於調整第一通 ^通道^第二通信通道中之延遲之方法，該方法包含：將 一第—信號自該第-通信通道之一傳輸端傳輸至該第一通 信通道之-接收端；將_第二信號自該第二通信通道之— 傳輪端傳輸至該第二通信通道之一接收端；接收一指示在 該第一通信通道之該傳輸端處的該第一信號之一經反射版 ^之接收的信號；及使用指示在該第一通信通道之該傳輪 端處的該第一信號之該經反射版本之接收的該信號，對— 指，是否已在該第二通信通道之該傳輸端處接收到該第二 ^號之一經反射版本的信號取樣。 144858.doc -15- 201101322 在一些實施例中 該第二通信通道之 射版本的該信號的 之一者中之延遲。 ’該方法進-步包含基於指示是否已在 該傳輸端處接收到㈣二信號之該經反 該取樣調整該第一通道及該第二通道中 在—些實施例中，該方法進一步 产、s ^ v a含以指不在該第一通 之該傳輸端處的該第—信號之該經反射版本之接收 的该信號觸發該取樣。 在些實施例中’調整該延遲以調整在該第—通信通道 ”該第二通信通道之間的信號傳播時間偏斜。 «m本發明概念係針對—㈣於調整複數個 通信通道中之延遲之方法，該方法包含：⑷將—第一信號 自该第-通信通道之-傳輸端傳輸至㈣—通信通道之一 接收端；__第二信號自該第二通信通道之-傳輸端傳 輸至該第二通信通道之一接收端；⑷接收一指示在該第一 通信通道之該傳輸端處的㈣―錢之—經反射版本之接 收的信號；⑷使用指示在該第—通信通道之該傳輸端處的 該第一信號之該經反射版本之接收的該信號，對一指示是 否已在該第二通信通道之該傳輪端處接收到該第二信號之 -經反射版本的信號取樣；⑷調整該第一通信通道中之延 遲；及⑴重複步驟⑷至⑷直至指示是否已在該第二通信 通道之該傳輸端處接㈣㈣二信號之一經反射版本的該 信號改變狀態為止。 在一些實施例中，該第一通信通道為一用於載運一DQS 信號之通道。 144858.doc -16 - 201101322 用於載運~ Dp 在一些實施例中，該第二通信通道為一 信號之通道。 一信號及該第二信號為步進作 在一些實施例中，該第 號。

在-些實施例中，該方法進一步包含：⑷將一第三_ 號自一第一通信通道之一傳輸端傳輸至該第一通信通道: -接收端；㈨將-第四信號自一第三通信通道之一傳輸端 傳輸至該第三通信通道之一接收端；⑴接收一指示在該第 一通信通道之該傳輸端處的該第三信號之一經反射版^之 接收的信號；⑴使用指示在該第一通信通道之該傳輸端處 的該第三信號之該經反射版本之接收的該信號，對—指示 是否已在該第三通信通道之該傳輸端接收到該第四信號之 一經反射版本之信號取樣；（k)調整該第三通信通道中之延 遲；（1)重複步驟（g)至（k)直至指示是否已在該第三通信通 道之該傳輸端處接收到該第四信號之一經反射版本之信號 改變狀態，及（m)為該複數個通信通道中之每一者重複步 驟（g)至（1)，其中在步驟（g)至⑴期間，該複數個通信通道 中之每一者為該第三通信通道。 在一些實施例中’該第一通信通道為一用於載運一 DqS 信號之通道。 在一些實施例中，該第三通信通道為一用於載運一 DQ 信號之通道。 在一些實施例中，該第三信號及該第四信號為步進信 號。 144858.doc -17- 201101322 【實施方式】 遺附圖式中所說明，本發明之以上及其他特徵及優點 4本毛月之較佳態樣之更特定描述顯而易見，在該等圖 式中、’相同參考字元遍及不同視圖指代相同部分。該等圖 =未义按比例緣製，而將著重於說明本發明之原理。在該 圖式中，為清晰起見誇示層及區域之厚度。 /2為說明在用於測試咖3 dram記憶體電路之測試系 —在寫入操作期間的時序之時序圖。該時序圖說明時脈 號CKihff、CMD及ADDR信號、信號、資料信號叫 及資料選通信號DQSdiff。此等信號為用於DDR3 DRAM記 隐體中之標準信號且基於標準職3要求。在測試系統 如圖1中所說明，此等信號沿介面1 8之通道20a至20η 傳运以模擬與職3記憶體電路14之通信。如圖2之時序圖 中所。兒明，當偏斜存在於測試環境中之通道之間（例如， L道中之超過2〇〇 ps的偏斜）時，則測試ddr3 dram之測 式系、，先將；1； 4合DDR3之時序要求且測試將*適當地起 作用。同樣地，在讀取操作期間，由於通道中之偏斜，難 以準確地感測DDR3輸出。 圖3為根據本發明概念之系統3〇〇〇之示意性方塊圖，其 中：通道中之此偏斜進行補償。參看圖3，該系統3〇〇〇包 括通道偏斜補償電路3 100，其與可被測的半導體記憶體 裝置3300通信。該通道偏斜補償電路31〇〇經由通道〇ηι、 CH2、...、CHn將信號SS1P、SS2P、…、SSnP傳輸至該半 導體记憶體裝置33〇〇且自該半導體記憶體裝置33〇〇接收信 144858.doc -18- 201101322 號SS1P SS2P、...、SSnp。該通道偏斜補債電路3⑽在 半導體記憶體裝置被測的狀況下自（例如）自動測試設傷（未 圖幻接收信號SS1、SS2、...、SSn，或在本發明之去偏斜 能力用於記憶體控制器的狀況下自記憶體控制器(未圖示) 中之控制電路接收信號ssi、ss2、 、ssn。 Ο Ο 參f圖3，在校準模式期間，該通道偏斜補償電路3100 在實知例1M吏用步進信號量測通道之相對傳播時間。該 電路價測在該等通道之間的傳播時差且基於該等傳播時差 設定輕接至該等通道中之每一者之至少一可變延遲線的延 遲時間。在操作模式中，在該等通道中設定適當延遲的情 况下，消除了該等通道中之偏斜。 據本發月概心’ s亥系統在兩種模式（即，校準模式及 操作模式）中操作。在該校準模式中，須測到該等通道中 之相對偏斜。藉由經由該等通道傳輪-信號（在-實施例 中’為步進信號）來完成此摘測。在該等通道之遠端（亦 即，連接至DUT之端）’該信號被反射且經由所有該等通 道投送回。在傳輸端，接收傳回之經反射信號。價測該等 通道令之經反射信號之傳回時間的相對差，以使得該等通 道之相對信號傳播時間得以债測。該等通道之傳播延遲之 此差接著用於確定應引入至每—通道中之延遲量，以使得 由傳播時間之差引起之偏斜被補償且因此被減小或消除。 該等通道中之每一者之經確定延遲程式化至去偏斜電路中 之非同步延遲線電路中。 在操作模式中’信號沿具有程式化於該去偏斜電路中之 144858.doc •19· 201101322 可程式化非同步延遲線電路中之經校準延遲的通信通道來 回傳送。通道偏斜經消除以使得由測試電路產生之信號根 據DUT之要求（例如，dDR3 DRAM要求）與DUT通信。 根據本發明概念，存在自該等通道之接收端反射回校準 信號、偵測該等通道之傳播時間之相對差及設定該等通道 中之延遲以消除通道偏斜的各種做法。根據一實施例，該 等通道之接收端可組態為短路。在一特定實施例中可藉由 將該等通信通道330連接至「虛設」晶圓（其具有其上所形 成的適當通道連接）來完成此組態。 圖4A為本發明概念之一實施例之示意圖，其中虛設晶圓 380用於通道之接收端處以提供經反射信號。圖仙為說明 用於圖4A之做法中的信號之時序的時序圖。參看圖4a， 展示測試電路420之一部分，其包括用於分別在通信通道 330a、330b、330c、33〇d之傳輪端處傳輸信號的傳輸電路 424、425、426、427。應注意，僅展示四個通信通道及相 關聯電路。應理解，本發明概念適用於任何數目之通信通 道。虛設晶圓380包括導體381之圖案，該等導體381視需 要連接該等通信通道以按照在傳輪端處返回之經反射信二 提供在該等通信通道之接收端處接收之信號。 該等通道330a、330b、330c、330(1分別在信號節點丁〇、 ΤΙ、Τ2、Τ3處載運分別由該等傳輸電路424、425、d 427傳輸之傳輸信號，且分別與轉接或傳播時間、 TD1、TD2、TD3相關聯。該等通道之傳輸端亦‘括接收 電路428、429、43 0、43 1，其分別接收自該等通道33〇a、 144858.doc 20· 201101322 330b、330c、330d之接收端傳回之經反射信號。該等接收 电路428、429、43 0、431之輪出提供至處理電路422，該 處理電路422债測該等傳入之傳回的經反射信號且偵測該 . #信號之接收之相對時間且使用此資訊來偵測該等通道之 ‘ 相對信號傳播時間。使用此偵測到之相對傳播時間，該處 理電路420設定非同步可程式化延遲線電路之延遲，以使 得在操作期間，由信號傳播時間之差引起的該等通道中之 偏斜得以消除。 ® 4B說明圖4A之系統之校準模 < 中的信號的時序。參 看圖4A及圖4B，在一實施例中為步進信號（如在圖犯之時 序圖中所示）之信號S施加於通道330a之輸入端處，如由節 點το處之傳輸信號s所指示。如圖4B中所示，在自接收端 反射之後返回於傳輸端處之信號SUP之傳播時間為（通道 33 0a之）傳播時間TD〇與（通道33〇b之）Tm之和。在自接收 端反射之後返回於傳輸端處之信號SS3p之傳播時間丁〇2為 ❹ （通道33(^之）傳播時間TD0與（通道330b之）TD1與變數A之 和’該變數A指示在通道330b與通道33〇(：之間的傳播時間 之差。在自接收端反射之後返回於傳輸端處之信號8841>之 • 傳播時間TD3為（通道330a之）傳播時間TD0與（通道330b 之）TD1與變數B之和，該變數b指示在通道330b與通道 3 3 0d之間的傳播時間之差。變數A及B表示通道中之傳播 時間之差。亦即’在TD1與TD2之傳播時間之間的差為A， 且在TD1與TD3之傳播時間之間的差為b。此等變數由該處 理電路420用於設定個別非同步延遲線電路中之延遲以消 144858.doc -21 - 201101322 除通道中之偏斜。 再次參看圖4A及圖4B，本發明之測試電路42〇可用於與 DDR3 DRAM記憶體電路介接。因此，該測試電路42〇根據 DDR3 DRAM規格產生叫及_信號。根據此等規格，該 DQS信號應相對於該Dq信號移位9〇度相位延遲。根據本 發明概念’用於在載運DQS信號之通道中提供偏斜減小延 遲之非同步可程式化延遲線經設定以提供去偏斜延遲及由 DDR3 DRAM規格所需的DQS信號之9〇度相移。 根據本發明概念之另一態樣，系統之校準組態不同於上 文結合圖4A及圖4B所描述之組態。圖从為根據本發明概 念之系統之替代組態的示意性方塊圖。圖5B為說明圖5A 之組態之系統中的信號之時序的時序圖。參看圖5八及圖 5B，在此實施例中，該系統包括源端接通道33〇a、、 330c、330d。亦即，在測試電路52〇中，該等通道在通道 之傳輸端處端接。 根據圖5A之實施例，在校準期間，步進信號8分別在該 等通道330a、330b、33〇c、33〇d之傳輸端中之每一者處在 即點 ΤΟ、ΤΙ、T2、T3 處作為信號 SS1P、SS2P、SS3p及 SS4P傳輸。由於接收端處之開放端接，每一步進信號8沿 其自身各別通道330a、330b、330c、330d反射回。該等通 道330a、330b、330c、330d分別載運分別由該等傳輸電路 524、525、526、527傳輸之傳輸信號 ssip、SS2p、SS3p 及SS4P ’且分別與傳播時間TD()、TD1、TD2、TD3相關 聯。該等通道之傳輸端亦包括接收電路528、529、53〇、 144858.doc -22- 201101322 53 1，其分別接收自該等通道33()a、⑽、加、侧之 接收端傳回之經反射信號。該等接收電路似、⑵、 530、531之輸出提供至處理電路似，該處理電路$叫貞測 • 料傳入之傳回的經反射信號且伯測該等信號之接收之相 、對時間且使用此資訊㈣測該等通道之相對信號傳播時 間。使用此偵測到之相對傳播時間，該處理電路52〇設定 非同步可程式化延遲線電路之延遲，以使得在操作期間， 〇 纟信號傳播時間之差引起的通道中之偏斜得以消除。 圖5B說明圖5A之系統之校準模式中的信號的時序。參 看圖5A及圖5B，在一實施例中為步進信號（如在圖π之時 序圖中所示）之信號s施加於通道33〇a、33〇b、33〇c、33〇d 之輸入端處，如由傳輸信號SS1P、Μ”、“犴及“仆所 指示。如圖5B中所示，信號S至接收端之傳播時間為 TD0。因此，自傳輸端至接收端且返回至傳輸端之總傳播 時間為2TD0。同樣地，ssip至接收端之傳播時間為 o TD1=TDG+TA ’以使得自傳輸端至接收端且_至傳輸端 之總傳播時間為2TD1=2(TD0+A)，其中A指示在通道33〇a 與330b之間的傳播時差。找到該等通道中之相對傳播時間 之此做法亦可應用於剩餘通道。舉例而言，SS2p自傳輸端 至接收端且返回至傳輪端之總傳播時間為2τ〇2=2 (TD0+B)，其中B指示在通道33〇&與33〇(；之間的傳播時差。 SS3P自傳輸鈿至接收端且返回至傳輸端之總傳播時間為 2TD3=2(TD0+C)，其中c指示在通道33〇a與”⑽之間的傳 播時差。篗數A、B及C由該處理電路520用於設定個別非 144858.doc •23- 201101322 =步延線電路中之延遲以消除該等通道中之偏斜。應注 思知因於傳輪端處之端接，該步進信號s之量值為 VDD，且該等信號SS1P、SS2P、SS3P及SS4P之量值為 VDD/2。該接收端處之信號DES1、ms2、ms3及刪4之 量值為VDD。 本發明之此做法提供若干優點。舉例而言，如上所註 月變數A、B、C針對經由該通道進行之單次傳遞提供該 等通道中之傳播時差之量測1而，本發明之此做法實際 上偵測時差A、B、C兩次，因為傳播時差係針對信號8經 由該等通道進行之兩次轉接而偵測。因為偵測通道之間的 傳播時差兩次，因此量測提供差偵測之雙倍解析度。此情 況導致傳播時差之較準確偵測、通道中之延遲之較準確設 疋及因此較有效的偏斜減小/消除。且，藉由偵測傳回至 傳輸端之信號之量值，與傳播時差同時地偵測接收端處之 負載。 圖6A含有根據本發明概念之一實施例之圖5A及圖化的 系統的詳細示意性方塊圖，其說明測試電路52〇中之傳輸/ 接收電路及記憶體電路5 8 0中之傳輸/接收電路之細節。圖 6B為說明圖6 A之電路之操作的信號的時序圖。在此例示 性說明中，應用於DDR3 DRAM組態，通道33〇a(CHl)載運 DQS資料選通信號’通道33〇b(CH2)载運資料信號 DQ<0> ’且通道330c(CH3)載運資料信號DQ<1>。參看圖 6A，為說明之簡易起見’展示具有三個通道33〇a(Cfil)、 330b(CH2)、330c(CH3)的系統。應理解，根據本發明概 144858.doc •24- 201101322 念，更多通道實際上可包括於該系統中。 參看圖6 A及圖6 B ’該測試電路5 2 0中之傳輸/接收電路包 括分別連接至通道 330a(CHl)、330b(CH2)、330c(CH3)之 傳輸器電路524、525、526及接收電路528、529、530。該 等接收電路組態為比較器。根據本發明概念之偏斜減小校 準由一校準多工器592部分地控制。一參考電壓產生器在 施加至該多工器592之選擇控制輸入之校準賦能信號 CAL_EN的控制下產生待施加至該等接收比較器電路528、 529、53 0之反相輸入之兩個不同參考電壓。該參考電壓產 生器產生VDD電壓位準之二分之一的位準的第一參考電壓 及VDD電壓位準之四分之三的位準的第二參考電壓。在偏 斜減小校準期間，該CAL_EN信號高態有效，且該3Λ VDD 參考電壓施加至比較器電路528、529、530之反相輸入。 在正常操作期間，該CAL_EN信號低態無效，且該K VDD 參考電壓施加至該等比較器電路528、529、530。 如上所述，在本發明概念之此實施例中，該等通道 3 3 0a、330b、3 30c之接收端作為開路而端接。可藉由在校 準期間斷開DUT 580實現此情況。在替代組態中，如圖6A 中所說明，該記憶體電路580係藉由可控制晶粒上終端 (ODT)電路製造，該等ODT電路包括傳輸電路593、594、 595及接收電路596、597、598。在校準期間，該等ODT電 路經設定以使得該等通道之接收端處之端接處於開放組 態，以使得到達該等通道之接收端之信號（亦即，DES1、 DES2、DES3)反射回至該等通道之傳輸端。該％ VDD位準 144858.doc -25- 201101322 電壓亦由ATE施加至該等接收比較器596、597、598之反 相輸入。施加至該校準多工器592之％ VDD位準電壓可由 產生施加至該等接收電路596、597、598之W VDD位準電 壓的相同源產生。或者’該1/a VDD位準電壓可由不同源產 生。 應注意，雖然該測試電路520在本文中描述為Α1Έ之— 部分或與ATE介接，但在缺乏任何測試裝置或環境的正常 記憶體操作期間’該測試電路52〇可為用於控制記憶體（諸 如，記憶體580)之記憶體控制器之一部分。且，該duT 580可為在缺乏任何測試裝置或環境的正常操作環境中操 作之記憶體裝置（諸如，DRAM裝置）。 參看圖6A及圖6B，當執行校準時，在一實施例中為步 進信號（如在圖6B之時序圖中所說明）之信號s施加至該等 傳輸電路524、525、526。該信號係以VDD之位準施加。 通道330a(CHl)之傳播時間被指示為tDS ;通道33〇b(CH2：) 之傳播時間被指示為TD0 ;且通道330c(CH3)之傳播時間 被指示為TD1。參看圖6B之時序圖，當開始校準時， CAL_EN信號變得高態有效。在短延遲之後，接收賦能信 號RX-EN變得高態有效以使該等接收比較器528、529、 530能夠接收且處理自該等通道之接收端反射之傳回信 號。將通道330a(CHl)上之DQS信號用作實例，當傳回該 經反射信號時’其位準為％ VDD，以使得該接收比較器 528跳脫（trip)且切換至高態有效，該情況係由該測試電路 520中之處理電路偵測。在剩餘通道中發生相同程序以使 144858.doc -26- 201101322 得該處理電路偵測該等通道中之相對傳播時間。 圖6C含有圖5A中所說明之傳輸電路（524、525、526、 527)及接收電路（528、529、530、531)之一部分的示意性 方塊圖。應注意，以舉例方式在圖6C中說明產生信號 SS1P之通道330a之電路524、528。圖6C說明用於控制在通 道330a上之信號SS1P之傳輪的電路，其包括校準信號S及 用於在通道之接收端處控制記憶體電路DUT 5 80之晶粒上 終端能力之控制信號。圖6C亦說明本發明之源端接特徵。 參看圖6C，該電路包括一上拉控制電路2000及一下拉控 制電路2002。該上拉控制電路2000之輸出施加至P MOSFET MP1之閘極，且該下拉控制電路2002之輸出施加 至N MOSFET MN1之閘極。該P MOSFET MP1連接於該電 壓VDD與一電阻R1之一端之間。該電阻R1之另一端連接 至節點Nil，該節點Nil連接至該通道330a。當該上拉控制 電路2000之輸出低時，該P MOSFET MP1接通以使得連接 至該通道330a之節點Nil經由電阻R1上拉。該N MOSFET MN1連接於該接地電壓與一電阻R2之一端之間。該電阻 R2之另一端連接至該節點Nil。當該下拉控制電路2002之 輸出高時，該N MOSFET MN1接通以使得連接至該通道 33 0a之節點NI1經由電阻R2下拉。 該上拉控制電路2000接收S信號、傳輸賦能帶信號 TX—EN—B及晶粒上終端賦能控制信號0DT—EN。該S信號 施加至一反相電路2004之輸入，且該反相電路2004之經反 相輸出施加至一 NOR閘2006之輸入。該丁乂_£1^_；8信號施加 144858.doc -27- 201101322 至該NOR閘2006之另一輸入。該n〇R閘2006之輸出施加至 另一 NOR閘2008之第一輸入。該〇DT_EN信號施加至該 NOR閘2008之第二輸入。該ΤΧ_ΕΝ_Β信號視其狀態而容許 S信號或0DT_EN信號傳輸至節點ΝΙ1且在通道33 0a上傳 輸。當在通道之接收端處之ODT電路受控時，適當地啟動 ODT_EN信號。當例如根據本發明之實施例之步進校準信 號的信號將在通道330a上傳輸時，適當地啟動S信號。 該下拉控制電路2002接收S信號、傳輸賦能信號TX_EN 及晶粒上終端賦能帶控制信號〇DT_EN_B。該S信號施加 至一反相電路2010之輸入，且該反相電路20 10之經反相輸 出施加至一 NAND閘2012之輸入。該TX_EN信號施加至該 NAND閘2012之另一輸入。該NAND閘2012之輸出施加至 另一 NAND閘2014之第一輸入。該〇〇Τ_ΕΝ_Β信號施加至 該NAND閘2014之第二輸入。該TX_EN信號視其狀態而容 許S信號或ODT_EN__B信號傳輸至節點Nil且在通道330a上 傳輸。當在通道之接收端處之ODT電路受控時，適當地啟 動ODT__EN_B信號。當例如根據本發明之實施例之步進校 準信號的信號將在通道330a上傳輸時，適當地啟動S信 號。 參看圖6C，當ODT_EN信號高時，啟動正常接收操作。 當ODTJEN信號低時，啟動去偏斜校準程序。當TX_EN信 號高態有效時，可啟動正常傳輸操作及去偏斜校準程序。 參考電壓VREF在正常操作期間設定為值i/2 VDDQ且在去偏 斜校準程序期間設定為值3Λ VDDQ。 144858.doc -28- 201101322 圖6C之接收電路包括一比較器2〇16。該比較器2〇16之非 反相輸入連接至該節點ΝΙ丨，且該比較器2〇丨6之反相輸入 連接至一參考電壓VREF。該比較器比較通道33〇a及節點 NI1上之信號與該參考電壓VREF以識別通道330a上之信 號。 圖7A為根據本發明概念之一實施例之用於控制去偏斜延 遲的測試電路520中之電路之一部分的詳細示意性方塊 ◎ 圖。具體έ之，圖7A含有測試電路520中之延遲電路及傳 輸/接收電路之示意性方塊圖。圖7Β為根據本發明概念之 一實施例的在圖7Α之虛線中的圖7Α中所示之電路之一部 分的詳細示意性方塊圖。 參看圖7Α，如上所述，該電路包括用於將信號傳輸至通 道330之傳輸電路524、525、526及呈比較器528、529、 530之形式之接收電路。一參考電壓信號VREF施加至該等 比較器524、525、526之反相輸入。當傳入信號超過該參 Q 考電壓VREF時，該等比較器藉由將狀態自低態無效改變 為高態有效而指示交越。來自該等比較器528、529、530 之輸出信號在施加至該等比較器之接收賦能控制信號 • RX—EN的控制下由各別非同步可變延遲線電路615、616、 • 617接收。該接收賦能控制信號RX_EN以及用於該測試電 路520之去偏斜電路中之所有控制信號係由一去偏斜控制 區塊618產生。去偏斜控制區塊618根據本發明概念控制去 偏斜功能。 用於測試DUT之信號在ATE及/或測試電路520中產生且 144858.doc -29- 201101322 她加至圖7A之電路以用於傳輸至dut。在纽記 L體電路之狀況下，此等信號包括（但不限於）資料信號 DQ<#>、資料選通控制信號Ds、CMD信號、addr信號及 REFCLKk號。為說明之簡單起見’圖7八之方塊圖僅展示 L 號〇<0>、Q<0>、D<1>、Q<1>、及 ds。用於經 由通#通道33〇a通信之在圖7A頂部說明之通道用於資料選 通信號DQS。用於分別經由通信it道330b及330c通信之在 圖7A中說明之第二通道及第三通道分別用於dq<〇>及 DQ<1>信號。 在頂°PDQS通道中，該等信號〇<11:0>在11輸入AND閘614 處接收，該η輸入AND閘614將其輸出提供至一有限狀態機 (FSM)611之輸入。該FSM 611提供根據本發明概念產生之 控制貧料以設定延遲線電路615中之延遲以消除通道中之 偏斜。在第二及第三所說明之通道中，D<〇>及D<i>資料 #號施加至各別FSM 612、613 ,且該等FSM 612、613施 加根據本發明概念產生之控制資料以設定各別延遲線電路 616、617以消除通道中之偏斜。 该等DQ通道中之每一者包括一感應放大器622、623， 其分別感應來自該等延遲線61 6、617之信號且將該等信號 轉發至該測試電路520中之處理電路。該DQS通道及該等 DQ通道中之每一者包括D正反器619、620、621，其分別 接收信號DS、Q<〇>、Q<1>且分別將該等信號轉發至該延 遲線電路615、616、617以跨越各別通道330a、330b、 330c傳輸。應注意，DS/DQS通道不包括感應放大器。此 144858.doc •30- 201101322 係因為在DQS通道中接收之信號由DQ通道中之感應放大 器622、623感應。根據本發明概念，當反射校準信號自通 道330a之接收端傳回時，其投送至該等感應放大器622、 • 623以用於债測，以使得在DQS通道與〇(^通道之間的傳播 • 時差得以偵測。亦即，根據本發明概念之實施例，使用該 DQS通道信號作為基線信號來執行該等通道之去偏斜，且 基於與DQS通道信號之比較來計算且實施其他通道之延 遲0 〇 參看圖7A及圖7B，每一通道中之非同步可變延遲線電 路615、616、617包括串聯連接之複數個緩衝延遲元件 63 1。該等延遲元件63丨中之每一者具有預定時間延遲，以 使得該延遲線電路615、616、617可程式化以將信號中之 所要時間延遲自延遲元件631鏈之輸入提供至延遲元件631 鏈之輸出。 在e亥延遲線電路615、616、617之組態中，元件631之同 〇 一鏈用於提供用於傳入信號與傳出信號兩者之所要延遲。 亦即，當例如DQ信號（亦即，q信號）之信號輸出至通信通 道時’該Q信號施加於D正反器619、620、621之輸入處。 該D正反器619、620、621之輸出施加至可控制三態傳遞緩 衝器637之輸入，該可控制三態傳遞緩衝器637由在傳輸操 作期間高態有效之TX_EN信號啟用。該Q信號由該傳遞緩 衝器03 7輸出至延遲元件鏈之輸入端。該信號根據程式化 至延遲元件631鏈中之延遲來延遲，且經延遲信號施加至 由該TX—EN控制信號控制之反相三態傳遞緩衝器633之輸 144858.doc -31 · 201101322 入。因為在傳輸操作期間ΤΧ_ΕΝ高態有效，所以信號傳遞 穿過該三態傳遞緩衝器633至傳輸緩衝器634、至傳輸電路 524、 525、526 ’ 且接著至通道 330a、330b、330c。應注 意’當TX_EN高態有效時，FET 638有效，以使得接收三 態缓衝器632之輸出被停用。結果，正傳輸之信號不能施 加至感應放大器622、623。 相反’當例如DQ信號（亦即，D信號）之信號自通信通道 輸入時’接收賦能控制信號RX_EN高態有效，且TX_EN信 號低態無效。到達該接收電路528、529、530之信號與該 參考信號VREF比較。當傳入之信號超過VREF信號時，該 接收電路528、529、53〇之輸出高態有效。此信號傳遞至 由該RX—EN信號控制之三態傳遞緩衝器636，該rx_en信 號由於其高態有效狀態將傳入之信號傳遞至延遲元件63 1 鏈之輸入端’該延遲元件63 1鏈延遲該信號且將該經延遲 k號施加至由該RX—EN信號控制之三態傳遞緩衝器632之 輸入。經啟用三態傳遞緩衝器632將該信號傳遞至該感應 放大器622、623，該感應放大器622、623將該信號作為輸 入D信號輸出至該測試電路520之處理電路。 仍參看圖7A及圖7B，在去偏斜校準期間，在一實施例 中為步進信號之信號s作為信號τ施加於傳輸電路524、 525、 526處。在短延遲之後，該接收賦能控制信號RX_EN 自低態無效轉變至高態有效以使得傳回之經反射信號可得 以接收。該等經反射信號施加至該等接收比較器528、 529、530之非反相輸入，以使得當其超過施加於該等接收 144858.doc -32· 201101322 比較器528、529、530夕is 4 士人 相輪入處之參考電壓VREF(苴 如上所註明在校準期間為3 八 认，处 VDDQ)時，該等接收比較器 輸出轉變至高態有效。此黧μ , 此等比較咨輪出信號傳遞至其各別 非同步延遲線電路615、616、617，該等非同步延遲線電 路如上所歧遲該等信號且輸出該等經延遲信號，其在此 例示性說明中被稱為DQS R、D〇 R〇 nr^ ^ VO—K 、Dq—R1。此等經延

Ο 遲信號施加至伯測其到達之相對時間之感應放大器622、 =3之輸人。如上所註明，該dqs—r信號施加至感應放大 器622、623 ’以使得根據本發明概念，該等感應放大器偵 測在DQS通道與獨立Dq通道之間的傳播時差。 圖7C為說明根據本發明概念之一實施例的偵測通道傳播 時差以消除通道中之偏斜之程序的時序圖。參看圖7A至圖 7C，根據圖7C中所示之例示性實施例，在DDR3 dram 中，高頻操作（由測試電路520產生之信號必須與其相容）可 在1.6 GbpsT。根據此實施例，在去偏斜程序中，使用校 準時脈信號CCLK。該時脈信號CCLK可為（例如）8〇〇 MHz 時脈信號。如圖7C之時序圖中所說明，在一實施例中為步 進信號之DQS_IMf號經產生以沿DQS通道傳輸。傳回之經 反射信號DQS_R由非同步可變延遲線615輸出，如圖7八中 所示。同樣地’資料信號DQ一T<#>信號經產生以沿dq通 道傳輸。傳回之經反射資料信號DQ_R<#>*其各別非同步 可變延遲線616、617輸出，如圖7A中所示。根據本發明概 念，如圖7C之時序圖中所示，信號DQS—T經產生以具有相 對於DQ 一 T<#>信號之180度提前相移。結果，如時序圖中 144858.doc -33- 201101322 所不，所接收之DQS—尺及DQ—R<#>信號在其各別延遲線 15 616 617之輸出處同相。藉由將DqS通道之延遲線 615δ又疋成具有9〇度之延遲相移以使得由dQS信號來回往 返通道之接收端經歷總共丨8〇度之延遲相移實現此情況。 在DQS_T仏號與DQSe信號之比較中，在圖7C之時序圖中 展不90度相移。在信號之每一路徑上，引入90度之延遲相 移。DQSe及DQe<e>信號亦展示為通道之傳輸端處之偵測 所需的經反射信號之％ VDDQ振幅，如上所述。 如下結合本發明概念之其他實施例詳細描述，根據本發 明概念引入至DQS通道中之90度延遲相移給本發明提供重 要優點。舉例而言，雖然本發明迄今已結合8〇丁測試電路 描述，但本發明亦適用於記憶體控制器電路，其可用於記 憶體系統中以控制諸如DDR3 DRAM記憶體電路之記憶體 電路。本發明概念之記憶體控制器電路利用本文中所描述 之校準做法以偵測在記憶體控制器與記憶體裝置之間的通 信通道中之相對信號傳播時間。同樣地，根據本發明概念 之s己憶體控制器亦使用本文中所描述之非同步延遲線以基 於傳播時差之偵測來校正通道中之偏斜。在9〇度延遲相移 根據本發明概念引入至DQS通道中之情況下，該記憶體控 制器根據需要此90度相移延遲之DDR3規格操作。在結合 DDR3 §己憶體（逢如’ DRAM)使用之習知記憶體控制器中， 需要特殊鎖相迴路（PLL)或延遲鎖定迴路（DLL)以將9〇度相 移提供於DQS信號中。在90度相位延遲根據本發明概念建 置於延遲電路中之情況下’消除對此類特殊PLL或DLL的 I44858.doc -34- 201101322 需要。根據本發明概念之記憶體控制器可操作以使用〇度 時脈傳輪DQS及DQ信號。 圖8為說明根據本發明概念之一實施例的測試電路52〇中 ‘ 之延遲及偏斜處理電路的細節之示意性方塊圖。參看圖 . 8，該測試電路包括用於將信號傳輸至通信通道33〇及自通 #通道330接收信號的傳輸/接收電路653，該等通信通道 330包括（但不限於）dsq通道330a、DQ<〇>通道330b及 ❽ 1^<1>通道330〇。應注意，為說明之簡易起見，圖8中展 不僅兩個DQ通道。應理解，本發明概念適用於任何數目 之DQ通道。該傳輸/接收電路653包括以上所述之傳輸電路 524、525、526及接收電路528、529、530。該測試電路 520亦包括延遲電路652，其包括以上所述之非同步可變延 遲線電路615、616、617。該測試電路520亦包括延遲控制 電路651及去偏斜控制電路618。將不重複具有相同參考數 子之元件之描述。 〇 參看圖8，該延遲控制電路651在去偏斜校準模式中操作 以將在一實施例中為步進信號之測試信號轉發至通道 330。在正常模式中，該去偏斜控制電路操作以將諸如 DQS、DQ<0>、DQ<1>等之操作信號轉發至通道33〇。為 此，該去偏斜控制電路包括多工器655、656、657，其經 控制以選擇校準信號或操作信號。該等操作信號施加至該 等多工器655、656、657之第一輸入，且該去偏斜校準信 號施加至該等多工器655、656、65*7之第二輸入。具體言 之’該去偏斜校準信號TXDATO施加至該DQS通道之多工 144858.doc •35· 201101322 益655之第二輸入，且該去偏斜校準信號τχΕ)ΑΤ1*別施加 至DQ<0>通道及DQ<1>通道之多工器656、657之第二輸 入。諸如以上所述之CAL_EN信號之模式選擇信號施加至 5亥等多工器655、656、657之選擇輸入。在校準期間，該 CAL_EN信號高態有效，以使得該等多工器655、656、657 選擇遠等去偏斜校準信號。在正常模式期間該cal_en 信號低態無效，以使得該等多工器655、656、657選擇該 等操作信號。在校準期間，該TXDΑΤ0信號作為信號 〇(^_1'由多工器65 5輸出至延遲線電路615，且1^1)八丁1信 號分別作為信號Dq〜t<〇>、DQ—τ<1>分別由多工器656、 65 7輸出至延遲線電路616、617。該等經延遲信號作為校 準仏號SI、S2、S3分別由該等延遲線電路615、616、617 施加至該等傳輸電路5 24、525、526。

自該等通道33〇a、33〇b、33〇c之接收端傳回之信號分別 施加至接收電路比較器528、529、53〇。指示經反射信號 之傳回之比較器輸出作為信號RS1、RS2、RS3分別輸出至 該等延遲線電路615、616、617。該等延遲線電路615、 610、017如上所述將延遲施加至信號且輸出經延遲信號 DQS—R、DQ_R<〇>、DQ R<1>。經延遲 Dq 通道信號 DQ<〇>、DQ<1>分別施加至正反器661、662之資料輸入。 經延遲DQS通道信號DQS—R施加至正反器661、662之邊緣 觸發時脈輸入’以使得當DQS_R信號傳回時，其分別將 DQ R<〇>、Dq_r<1>信號時控為正反器661、662之輸出。 每一通道包括延遲及校準控制電路658、659、660。DQS 144858.doc •36- 201101322 通道之延遲及校準控制電路658接收AND閘654之輸出，且 DQ<〇>通道及DQ<1>通道之個別延遲及校準控制電路 659、660分別接收正反器661、662之輪出。延遲及校準控 制電路基於此等經接收之信號產生用於其各別通道之適當 延遲控制信號，該等經接收之信號指示該等通道中之相對 信號傳播時差；且分別將延遲在延遲控制信號CDL1、 CDL2、CDL3中施加至該等延遲線電路615、616、617以 設定通道之延遲以消除通道偏斜。 ❹ 該等正反器661、662根據以下描述根據本發明概念操 作。當DQS—R信號自低態有效狀態轉變至高態有效狀態 時，指示傳回之經反射DQS信號之接收，其中來自延遲電 路615之延遲施加至該信號。此轉變將DQ—R<〇>、 DQ-R<1>45號時控為其各別正反器661、062之輸出。若到 #亥DQS—R信號時控該等正反器之時在Dq通道中傳輸至接 收端之校準信號已傳回（其中其各別延遲由延遲電路616、 〇 617施加）’則〇(5_11<〇>、1)(5—尺<1>信號將處於高態有效狀 態’且因此施加至延遲及校準控制電路659、660之正反器 661、662之輸出將高。另一方面，若Dq—R<〇>、DQ-R<i> #號低進而指示其各別經延遲校準信號未傳回，則經由正 反器661、662時控而傳輸至延遲及校準控制電路616、617 之仏號將低。因此，藉由時控正反器661、662，DqS-R信 號對DQ_R<〇>、DQ_R<i>信號之狀態取樣以判定其各別校 準佗號到DQS校準信號反射回之時是否已被反射回。以此 方式’在DQS通道與Dq通道之間的相對傳播時差中之每 14485S.doc -37- 201101322 一者被偵測。一般而言，當DQS_R信號執行取樣（亦即， 時控正反器661、662)時，DQ—R<0>、DQ_R<1>中之每„ 者可高或低。若DQ_R信號值在取樣時低，則此通道具有 比DQS通道長的傳播時間’且若信號高，則此通道具有比 DQS通道短的傳播時間。DQ通道中之每一者之此等指示 中之每一者（亦即，通道是具有較長（DQ—R=低）傳播時間或 疋較短（DQ一R=咼）傳播時間）施加至通道之各別延遲及校準 控制電路659、660之輸入。基於此等指示，該等校準控制 信號CDL2、CDL3經產生且分別施加至Dq<0>、Dq<1；>通 這之延遲線電路616、617以在適當時增加或減小此通道之 延遲。該等正反器661、662之輪出亦施加至AND閘654之 輸入，該AND閘654對來自該等正反器661、662之信號執 行邏輯AND運算且將該AND運算之結果施加至該延遲及校 準控制電路658，以使得該延遲控制信號CDU可經產生且 施加至DQS通道之延遲線電路615。該AND閘654之輸出 低，除非DQ—R信號兩者（全部）均高。亦即，若r信號 中之任-者低（亦即，若DQ通道中之任一者具有比dqs通 道長的傳播時間），則施加至該DQS通道之延遲及校準控 制電路658之信號低。該AND閘之輸出及因此施加至該 DQS通道之延遲及校準控制電路州之信號僅在所有叫―& 信號均高時高’因而指示該DQS通道之傳㈣間比所有 DQ通道之傳播時間長。視DQS通道與D(M道之傳播時間 之間的所要關係而定，DQS通道之延遲及校準控制電路 658使用此信號以調整DQS通道之延遲線615中之延遲。根 144858.doc -38- 201101322 據本發明概念之態樣，DQS通道之延遲線615中之延遲經 設定以引入相對於DQ通道之9〇度延遲相移以適應ddr3規 格。可基於通道之所要相對傳播時間經由該延遲及校準控 . 制電路658達成進一步延遲調替。 圖9A含有根據本發明概念之一實施例的圖8之延遲電路 (具體言之，延遲電路617)中之一者的詳細示意性方塊圖。 RS3輸入信號經由三態可控制傳遞緩衝器電路674由非同步 ^ 延遲線678接收，該三態可控制傳遞緩衝器電路674由接收 賦能信號RX—EN控制以允許該信號RS3施加至延遲線 678。該延遲線678之輸出經由三態反相緩衝器6乃及反相 緩衝器671傳送至通道。當傳輸賦能控制信號高態有效 時，該三態緩衝器673經啟用以使得輸出信號作為信號S3 傳送至通道。當接收賦能信號RX—EN高態有效時，該三態 反相緩衝器672經啟用。該延遲線之輸出亦連接至另一三 態傳遞緩衝器676，其由接收賦能控制信號RX_EN控制。 〇 當信號自通道接收且RX-EN信號高態有效時，該緩衝器 676經啟用以使得信號作為信號dq—r出現在緩衝器676之 輸出處。當信號正傳輸至通道且傳輪賦能信號高態有效 時，FET 677停用該缓衝器676之輪出。Dq_t信號施加至 另一二態傳遞緩衝器6乃之輸入。當DQ_T信號傳送至通道 以用於傳輸時，TX_EN信號高態有效，以使得£)(^：1由緩 衝器675施加至延遲線678。該延遲線中之延遲根據本發明 概念由延遲控制信號CDL3設定。 圖9B為根據本發明概念之一實施例的圖8之去偏斜控制 l44S58.doc -39- 201101322 電路的詳細示意性方塊圖，該去偏斜控制電路產生去偏斜 校準信號TXDAT0及TXDAT1。參看圖9B，去偏斜控制電 路61 8包括複數個D正反級679，例如，如圖9B中所示之十 一個D正反級679。第一至第十級中之每一者之Q輸出施加 至下一後續級之D輸入。第十一級之QB輸出連接至第一級 之D輸入。TXDAT0信號係經由反相緩衝器681取自第九級 之QB輸出，且TXDAT1信號係經由反相缓衝器680取自第 十級之QB輸出。系統時脈信號CLK施加至第八級之CK輸 入，且經反相時脈信號CLKB施加至第九級之CK輸入。結 果，TXDAT0及TXDAT1信號每時脈信號CLK之十個循環週 期性地改變狀態且具有1 80度相位差。 圖10A至圖10C為說明本發明概念之系統（特定言之，圖 7A及圖8之測試電路520)中之各種信號的時序圖。參看圖 10A，說明時脈信號CLK、DQ信號及DQS。圖10A之時序 圖展示相對於DQ資料信號之DQS信號之90度延遲相移。 如上所述，當本文中所描述之測試電路根據本發明概念組 態為用於控制諸如DDR3 DRAM記憶體之記憶體的記憶體 控制器時，此内建式90度相位延遲有用且有利。 圖 10B 說明 DQS、DQS_T、DQS_R、DQ<0>、DQ—T、 DQ—R及CLK信號之相對時序。如時序圖中所示及以上所 述，DQS—T信號相對於DQ_TMf號提前180度。且，根據本 發明概念，DQS信號展示成具有相對於DQ<0>信號之90度 相位延遲。此外，當本發明概念應用於用於控制諸如 DDR3 DRAM記憶體之記憶體的記憶體控制器時，此相位 144858.doc -40- 201101322 延遲有用且有利。對2TD之引用指代自通道之傳輸端傳輸 至通道之接收端且返回至通道之傳輸端之信號的傳播時 間。 圖 10C 說明 CLK 信號、TXDAT(TXDAT0 或 TXDAT1)信 號、S(S2 或 S3)信號、DQ(DQ<〇>*dQ<1>)信號、TX EN 信號及RX_EN信號之相對時序。如上所述，s信號相對於 TXDAT信號延遲達DELAY1。且，TXDAT信號為每CLK信 號之十個週期改變狀態之週期性信號，亦即，TXDAT信號 之週期為CLK信號之週期的20倍。 圖10D為根據本發明概念之一實施例之示意性方塊圖， 其說明用於產生TX_EN及RX_EN信號之電路685。參看圖 10C之時序圖及圖10D之方塊圖，該電路685包括一 AND閘 684，其接收信號S3及TXDAT1信號。AND運算之結果作為 RX_EN信號輸出。來自該AND閘684之輸出信號亦施加至 一反相緩衝器683，其輸出經反相信號作為TX_EN信號。 如遍及本發明概念之此描述所描述，本發明概念之特徵 中之一者在於相對於載運DQ信號之通道的90度相移被引 入至載運DQS資料選通信號之通道中。本發明概念之此特 徵使其適合用於控制諸如DDR3記憶體之記憶體的記憶體 控制器中，如本文中所描述。在此類記憶體控制器中’不 需要如在習知記憶體控制器中的提供所需相移之特殊PLL 或DLL電路。然而，應注意，本發明概念適用於任何相 移，亦即，不僅僅90度相移。舉例而言，本發明概念適用 於根據（例如）圖形雙資料速率版本5(GDDR5)規格、或極限 144858.doc -41 · 201101322 資料速率（XDR)規格或四倍資料速率（QDR)規格操作之系 統。在此等系統中，需要在DQS資料選通信號與DQ資料 信號之間的45度相移。根據本發明概念，與DQS通道相關 聯的延遲線中之相移可設定為45度。如本文中所描述，可 應用根據本發明概念之偏斜減小/消除以消除通道中之偏 斜。 返回參看圖8及圖9B，在使用45度相移之狀況下，產生 兩個去偏斜校準信號TXDAT0及TXDAT1以使得TXDAT0具 有相比於TXDAT1之90度提前相位。藉由以不同於圖8及圖 9B中所示之組態的組態連接此等圖之去偏斜控制電路之正 反器來實現此情況。具體言之，圖11為根據本發明概念之 一實施例之去偏斜控制電路61 8a之示意性方塊圖，其中信 號TXDAT0具有相對於TXDAT1之90度提前相位。參看圖 11，去偏斜控制電路6 1 8a包括複數個D正反級679a，例 如，如圖11中所示之十一個D正反級679a。第一至第十級 中之每一者之Q輸出施加至下一後續級之D輸入。第十一 級之QB輸出連接至第一級之D輸入。TXDAT0信號係取自 第十級之Q輸出，且TXDAT1信號係取自第九級之Q輸出。 系統時脈信號CLK施加至除第十級以外的所有級之CK輸 入，且經反相時脈信號CLKB施加至第十級之CK輸入。結 果，TXDAT0及TXDAT1信號週期性地改變狀態且具有90 度相位差。 圖12、圖13A、圖13B、圖14A、圖14B含有說明根據不 同狀況之本發明程序之通道去偏斜程序的時序圖。具體言 144858.doc -42- 201101322 之，圖12說明本發明概念之基本去偏斜程序。圖！3A及圖 說月用於DQS通道具有比DQ通道短之傳播時間且被稱 為短通道狀況之狀況的去偏斜程序。圖—及圖說明 . ㈣DQS料具有比DQ通道長之傳料間且被稱為長通 道狀況之狀況的去偏斜程序。應注意，圖12、圖13A、圖 13B圖14A、圖14B之時序圖說明三個dq通道，即， DQ<〇^叫少及DQ<2>。餘意，為說明之簡易起見， 僅展不二個通道，如力保jg — Q 在僅展不兩個DQ通道之以上描述及 圖式中。應理解，本發明概念適用於任何數目之秦 道。 參看圖12,展示到達去偏斜參考時間之dqs r信號

要所有 DQS R、DQ R<Q>、Df) R — ν·~κ<υ>、DQ_R<1>、Dq_r<2> 同時到 達去偏斜參考時間以使得通道中之偏斜得以消除。因此， 如由圖12中之箭頭所說明，需要調整DQ<0>、DQ<1>、 DQ<2>通道中之延遲以使得其皆到達去偏斜參考時間。 〇 根據本發明概念之偏斜消除程序通常在兩步驟（即，粗 調步驟及細調步驟）中進行。在粗調步驟期間，通道 中之延遲首先經調整以在時間上將其與DQ通道中之至少 • _者對準。當完成此情況時，進行細調步驟以調整DQ通 - 道中之延遲以使得其皆與DQS通道對準且相互對準。 參看圖13A，說明DQS短通道狀況。在此種狀況下，當 DQS_R信號轉變至高狀態以時控正反器（例如，圖8之正反 器661、662)時’ DQ—R信號中之至少一者尚未轉變至高狀 態，以使得AND閘654之輸出低，從而指示DQS通道具有 144858.doc -43- 201101322 比DQ通道中之至少一者短的傳播時間。為了補救此情 況’在粗調步驟期間，回應於來自延遲及校準控制電路 658之控制信號，將額外延遲？丨入至DqS通道中之延遲線 615中，如由圖13A中之箭頭所說明。此程序重複地繼續， 其中多個校準信號經由通道傳輸且經由通道反射回且DqS 通道中之延遲增加直至AND閘之輸出高態有效因而指示在 DQS_R#號到達時所有Dq一R信號皆高為止。在圖丨3 a中所 說明之特定實例中，將在DqS—R信號大體上與R<2>信 號對齊時發生此情況，從而實現與經由信號之正 反器來時控該信號相關聯的某延遲。因此，在此第一粗調 步驟中，DQS通道經延遲以在時間上與具有最長傳播時間 之DQ通道對準，其在此種狀況下為DQ—R<2>。

(J 接著，執行細調步驟以在時間上將所有DQ—R信號與 dqs_r信號對準且相互對準，#由圖i3B中之箭頭所說 明。如圖13B中所示，在粗調步驟之後，dqs—r信號在時 間上與dq—r<2>信號對準1校準繼續而校準信號經由通 C重複地傳輸經反射信號在其傳回後便被⑬測到時， dqs_r信號繼續經由DQ R<0>、DQ—R<1>、晚信 號之各別正反器來時控該等信號，該等正反器之輸出施力: 至各別延遲及校準控制電路（例如，圖8中之659、660)。因 為DQS—R信號在叫』<〇>及DQ_R<i>信號轉變至高態有效 之後轉變至高態有效，所以DQ—R<G>及Dq〜r<1>信號之正 反器之高輸出施加至其各別延遲及校準控制電路，該等延 遲及校準控制電路產生延遲控制信號且將其轉發至其各別 144858.doc -44 - 201101322 延遲線電路以增加DQ<〇>& DQ<1 >通道中之延遲

DQ_R<〇> 、 ' DQ_R<1>^d〇 R<?>* b± m l ^ ^ .·果，

參看圖14A，說明DQS長通道狀況。在此種狀況下當 DQS_R信號轉變至高狀態以時控正反器（例如，圖8之正反 器661、662)時，所有DQ_R信號已轉變至高狀態，以使得 AND閘654之輸出高，從而指示DQS通道具有比所有通 道長的傳播時間。為了補救此情況，在粗調步驟期間，回 應於來自延遲及校準控制電路658之控制信號，將延遲之 減小引入至DQS通道中之延遲線615中，如由圖14A中之箭 頭所說明。此程序重複地繼續，其中多個校準信號經由通 道傳輸且經由通道反射回且DQS通道中之延遲減小直至 AND閘之輸出低態無效因而指示在dqs_R信號到達時 DQ—R信號中之至少一者低為止。在圖14A中所說明之特定 實例中，將在DQS_R信號大體上與DQ_R<2>信號對齊時發 生此情況，從而實現與經由DQ_R<2>信號之正反器來時控 該信號相關聯的某延遲。因此，在此第一粗調步驟中， DQS通道中之延遲經減小以使得DQS—R信號在時間上與具 有最雉傳播時間之DQ通道對準，其在此種狀況下為 DQ_R<2> » 144858.doc • 45- 201101322 接著，執行細調步驟以在時間上將所有Dq—r信號與 DQS_R信號對準且相互對準，如由圖14B中之箭頭所U說 明。如圖14B中所示，在粗調步驟之後，DQS—尺信號在時 間上與DQ一尺<2>信號對準。當校準繼續而校準信號經由通 道重複地傳輸且經反射信號在其傳回後便被偵測到時， DQS-R信號繼續經由 DQ_R<〇>、DQ_R<1>、DQ R<2>产 號之各別正反器來時控該等信號，該等正反器之輸出施加 至各別延遲及校準控制電路（例如，圖8中之659、66〇)。因 為DQS一R信號在DQ R<0>&DQ R<1>信號轉變至高態有效 之後轉變回至高態有效，所以Dq—R<〇>及Dq_r<1>信號之 正反器之高輸出施加至其各別延遲及校準控制電路該等 延遲及校準控制電路產生延遲控制信號且將其轉發至其各 別延遲線電路以增加DQ<0>&DQ<1>通道中之延遲。因為 DQS—R及DQ—尺<2>已在時間上對準，所以未引起此等通道 之延遲的改變。此程序繼續直至信號DQJR<〇>及 中之每一者轉變至低態有效從而指示其在DQS—R信號時控 其正反器之前不再到達為止。此時，所有dqs_r、 DQ-R<0>、DQ—尺<1>及DQ_R<2>在時間上對準。結果， 消除了由通道中之不同傳播時間引起之通道中之偏斜。 圖1 5含有根據本發明概念之一實施例之用於減小或消除 複數個通信通道中之偏斜的方法之流程圖。參看圖15，在 步驟700中，諸如步進信號之參考信號傳輸至該複數個通 道之輸入端。在步驟710中，在通道之輸入端處接收來自 該等通道之該等輸出端之複數個經反射信號。在步驟72〇 144858.doc -46 · 201101322 中，基於該等經反射信號偵測 ^ 寻通道之間的相對作袂 傳播時差。在步驟730中，其於兮垃琥 土於„亥4偵測到之相對俨 播時差設定該等通道中之至少 β虎傳 夂至；一者中之信號傳播延遲。 . 圖16含有根據本發明概念之另-實施例之用於減 ㈣數個通信通道中之偏斜的方法之流程圖。參看圖^ 在步驟中，諸如步進信號之第一信號自第-通道之傳 輸端傳輸至接收端。在步驟75〇中，諸如步進信號之第二 〇 ㈣自第二通道之傳輸端傳輸至接收端。在步驟760中Γ 接收指不在該第-通道之傳輸端處的該第一信號之經反射 版本之接收的信號。在步驟77〇中，對指示是否已在該第 二通道之傳輸端處接收到該第：信號之經反射版本的信號 =樣。該取樣係由指示在該第—通道之傳輸端處的該第二 信號之經反射版本之接收的信號觸發。 圖17含有說明根據本發明概念之一實施例的控制記憶體 電路之方法的流程圖，其具有在用於與記憶體電路傳達控 〇 制及資料信號之通信通道甲之減小的偏斜。在步驟78() 中提供用於在記憶體控制器與記憶體電路之間傳送信號 之複數個通信通道。在步驟790中，諸如步進信號之參考 仏號傳輸至該複數個通道之輸入端。在步驟800中，在通 道之輪入端處接收來自該等通道之該等輪出端之複數個經 反射信號。在步驟810中，基於該等經反射信號偵測在該 等通道之間的相對信號傳播時差。在步驟82〇中，基於該 等谓測到之相對信號傳播時差設定該等通道中之至少一者 中之信號傳播延遲。 144858.doc •47- 201101322 圖18含有根據本發明概念之—實施例之記憶體系統中的 方法的抓程圖’其中記憶體控制器經由複數個通信通道與 。己隐體電路來回傳送控制及資料信號且通道中之偏斜被減 J或肩除。根據该方法，在步驟83〇中，提供記憶體電 路、記憶體控制器及通信通道。在步驟84〇中，諸如步進 - 乜號之參考信號傳輸至該複數個通道之輸入端。在步驟 85〇中，在通道之輸入端處接收來自該等通道之該等輸出 端之複數個經反射信號。在步驟86〇中，基於該等經反射 4號偵測在該等通道之間的相對信號傳播時差。在步驟 ◎ 870中，基於該等偵測到之相對信號傳播時差設定該等通 道中之至少一者中之信號傳播延遲。 圖1 9含有根據本發明概念之另一實施例之用於減小或消 除複數個通信通道中之偏斜的方法之流程圖。根據該方 法，在步驟880中，第一信號自第一通道之傳輸端傳輸至 °玄第一通道之接收端。在步驟890中，第二信號自第二通 匕之傳輸％傳輸至接收端。在步驟900中，接收指示在該 第通道之傳輸端處的該第一信號之經反射版本之接收的 k號。在步驟910中，對指示是否已在該第二通道之傳輸 k處接收到該第二信號之經反射版本的信號取樣。該取樣 係由指示在該第一通道之傳輸端處的該第一信號之經反射 版本之接收的信號觸發。在步驟920中，調整該第一通道 中之延遲。重複步驟880至920之程序直至指示是否已在該 第二通道之傳輸端處接收到該第二信號之經反射版本之信 號回應於對該第一通道中之延遲之反覆調整已改變狀態為 144858.doc -48- 201101322 止。為此，在步驟930中，判定該信號是否已改變狀態。 若其尚未改變狀態，則重複步驟_至92(^當該信號改變 狀態進而指示該第一信號及該第二信號在時間上對準時， 該程序繼續至步驟940。 步驟_至930之此初始調整程序在本文中被稱為粗調程 序，在該粗調程序期間，DQS通道（亦即，該第一通道）中 之延遲經調整直至DQS通道及DQ通道中之—者（亦即，第 Ο

二通道）在時間上對準為止。結果，消除了在該第-通道 與該第二通道（亦即，該DQS通道與該等DQ通道中之一者） 之間的偏斜。在步驟930中判定此粗調程序完成之後，在 步驟94G中’細調程序開始，其中所有dq通道經調整以與 DQS通道對準且相互對準。僅針對—個其仙⑽道展示 步驟94G至99G中所說明之細調程序，該DQ通道在流程圖 中被稱為第三通道。針對每—DQ通道重複步驟94〇至_ 之細調程序。 在乂驟940中，第二信號自該第一通道（例如，DQS通道） 之傳輸端傳輪至該第—通道之接收端。在步驟95〇中，第 四信號自第三通道（亦即，DQ通道中之另—者）之傳輸端傳 輸至該第三通道之接收端。在步驟_中，接收指示在該 第-通道之傳輸端處的第三信號之經反射版本之接收的信 5虎在步驟970中，對指示是否已在該第三通道之傳輸端 純收到該第四㈣之經反射版本的信號取樣。該取樣係 由指不在該第—通道之傳輸端處的該第三信號之經反射版 本之接收的信號觸發。在步驟980中’調整該第三通道中 144858.doc -49- 201101322 ^延遲。重複步驟940至98〇之程序直至指示是否已在該第 三通道之傳輸端處接收到該第四信號之經反射版本之信號 回應於對4第二通道中之延遲之反覆調整已改變狀態為 止。為此，在步驟98〇中，判定該信號是否已改變狀態。 若其尚未改變狀態，則重複步驟940至980。當該信號改變 狀心、進而和示該第三信號及該第四信號在時間上對準時， 該程序結束。針對所有其他通道（亦即，所有DQ通道）重複 V驟940至980之此細調調整程序，以使得當所有通道完成 時編而所有經反射仏號在時間上對準，此意謂已消除所 有通道中之偏斜。 如上所述，本發明概念之偏斜減小做法可用於記憶體測 試環境中，其中該偏斜減小實施於Β〇τ晶片測試電路中， »亥BOT sa片測試電路提供在ate與正測試之記憶體裝置之 間的介面。另外，本發明概念之去偏斜可實施於用於控制 記憶體電路之記憶體控制器中。圖2〇為根據本發明概念之 一實施例的在記憶體控制器中使用本發明之去偏斜之記憶 體系統的示意性方塊圖。參看圖2〇，記憶體控制器1〇〇〇經 由通信通道1020與記憶體電路1010介接。根據本文中所描 述之本發明概念，減小或消除通道1〇2〇中之偏斜。且，根 據本文中所描述之本發明概念，所要預定相移可被引入至 通道1020中。可在記憶體控制器1〇〇〇外部或在記憶體控制 器1000内產生之控制信號SS1、SS2、…、SSn用於產生相 應信號SS1P、SS2P、…、SSnP以用於以經減小或消除之 偏斜及所要預定相位關係經由通道丨〇2〇傳送至記憶體電路 144858.doc -50- 201101322 loio 〇 、圖21為根據本發明概念之—實施例之具有偏斜減小的記 ，體控制益的示意性方塊圖，其中記憶體控制器1咖 =由通道1020與記憶體電路介接。圖21之方塊圖說明 絰由通道1020在控制器1000與記憶體1〇1〇之間傳送的例示 性信號。該等信號包括（例如）時脈信號c、寫入時脈信號 WCK、命令信號CMD、位址信號ADD、資料信號DATA及 錯誤偵測及校正信號EDC。 根據本發明概念，具有偏斜減小能力之記憶體控制器可 與多個記憶體（諸如，諸如單列直插式記憶體模組（simm) 或雙列直插式記憶體模組（DIMM)之記憶體模組上之多個 記憶體）介接。圖22為說明一記憶體系統之示意性方塊 圖’其中根據本發明概念之具有偏斜減小之記憶體控制器 1 000與記憶體模組10 11上之多個記憶體電路10 1 2、1 〇 14、 1 016介接且控制該多個記憶體電路丨〇丨2、j 〇丨4、1 〇丨6。參 看圖22 ’該控制器1000根據本發明概念經由具有減小之偏 斜之通道或介面1020與記憶體電路通信◦該模組1〇11包括 一記憶體匯流排10 1 8，其經由該等通道1 〇2〇與控制器介 接。每一記憶體10 12、1 〇 14、1 〇 16分別經由匯流排介面 1022、1024、1026與記憶體匯流排1〇 18介接。 根據本發明概念’具有偏斜減小能力之記憶體控制器可 用於各種處理系統中’即，利用受控記憶體之任何系統 中。舉例而言，圖23含有一通用處理系統之示意性方塊 圖，其中根據本發明概念之記憶體控制器1000可加以使 144858.doc •51 · 201101322 用。參看圖23，該記憶體控制器1〇〇〇經由介面1〇2〇與可為 單-記憶體電路或諸如記憶體模組上之記憶體電路之多個 記憶體電路的記憶體電路1010通信，該介面刪包括根據 本發明概念之具有減小之偏斜的通道^該控制器亦可 經由另一介面1032與監視器處之使用者介接。該控制器亦 可經由另一介面1〇36與晶片組1〇34介接該晶片組含有為 進行系統之功能所需的電路。 根據本發明概念，具有偏斜減小能力之記憶體控制器可 用於通用電腦或處理系統中。圖24含有根據本發明概念之 使用具有偏斜減小之記憶體控制器的通用電腦或處理系統 之不思性方塊圖。參看圖24，在此特定例示性實施例中， 本發明之記憶體控制器1000可包括於晶片組1〇42内。該記 憶體控制器1000經由介面丨020與可為單一記憶體電路或諸 如記憶體模組上之記憶體電路之多個記憶體電路的記憶體 電路1010通信，該介面1〇2〇包括根據本發明概念之具有減 J之偏斜的通道。該晶片組丨〇42經由另一介面丨〇44與操作 以控制系統之CPU 1046通信。該晶片組1042及/或該cpu 1046經由監視器1〇3〇與使用者通信。該監視器ι〇3〇之視訊 貢料係經由介面1050在晶片組1〇42與圖形卡1〇48之間傳 達。該圖形卡1048經由另一介面1〇32與該監視器1030通 信。 圖25為根據本發明概念之具有偏斜減小之記憶體控制器 的示意性方塊圖，其與多個各種類型之記憶體裝置介接以 說明經由具有減小之偏斜之通信通道傳送的各種例示性信 144858.doc -52· 201101322 號。參看圖25 ’該記憶體控制器1000被展示為多個記憶體 控制l§ 1000a、1000b、1000c、1000d。該多個記憶體控制 器1000a、l〇〇〇b、1000c、l〇〇〇d可為具有用於每一介面之 電路之單一控制器1000。該等記憶體控制器1000a、 1000b、1000c、l〇〇〇d分別經由根據本發明概念具有減小 之偏斜之介面1020a、1020b、1020c、1020d分別與記憶體 裝置 1010a、1010b、1010c、l〇l〇d介接。 參看圖25，在記憶體控制器1 〇〇〇a與可為（例如）DRam裝 置之a己憶體裝置l〇l〇a之間的介面i〇20a載運諸如/CS、 DKE、/RAS、/CAS、/WE之控制信號C/s、位址信號addr 及資料信號DQ。在記憶體控制器i〇〇〇b與記憶體裝置 1010b之間的介面l〇2〇b載運C/A封包信號（其為經封包化控 制及位址信號）及資料DQ信號。在記憶體控制器丨〇〇〇c與記 憶體裝置1010c之間的介面i〇2〇c載運C/A/WD封包信號（其 為經封包化控制及位址信號及寫入資料）及q資料信號。在 Q 記憶體控制器1000d與可為快閃SRAM記憶體裝置之記憶體 裝置1010d之間的介面i〇2〇d載運c/A/DQ命令、位址及資 料信號以及C/S控制信號。 ' 根據本發明概念，具有偏斜減小能力之記憶體控制器可 用於控制記憶體裝置且使用進階記憶體緩衝（AMB)組態減 小或消除通道中之偏斜。圖26為說明根據本發明概念之一 實施例之用於使用AMB測試記憶體系統之系統的示意性方 塊圖。參看圖26，該系統包括ATE 11〇〇，其與諸如全緩衝 式DIMM(FBDIMM)記憶體模組丨丨〇2之記憶體模組介接以用 144858.doc •53· 201101322 於測試該記憶體模組1102上之記憶體裝置丨104。該等記憶 體裝置1104可為（例如）DRAM裝置。該記憶體模組亦包括 AMB單元1106 ’其經由記憶體匯流排ι108與記憶體裝置介 接。AMB單元1106可配備有本發明概念之偏斜減小能力， 以使得該記憶體匯流排上之通道中之偏斜得以消除。根據 本發明概念，圖26之系統亦可用於正常記憶體作業系統 (亦即，非使用ATE之測試系統）以用於通信通道中之時序 校準。習知FBDIMM系統之操作及控制描述於（例如）美國 專利第7,343,533號中，該專利之内容全部以引用的方式併 入本文中。 雖然本發明概念已特別參考其例示性實施例來展示並描 述，但一般熟習此項技術者應理解，可在不偏離如由以下 申請專利範圍#定之|發明M念之精神及範嘴的清況下對 其進行形式及細節之各種改變。 【圖式簡單說明】 圖1為用於測試記憶體電路之測試系統之示意性方塊 圖。 為說明在帛於測試DDR3 dram記憶體電路之測試系 在寫入操作期間的時序之時序圖。 m根據本發明概念之系統之示意性方塊圖，其中對 通道中之偏斜進行補償。 用本發明概念之一實施例之示意圖’其中虛設晶圓 、、之接收端處以提供經反射信號。 圖4β為說明用於圖4A之做法中的信號之時序的時序 144858.doc 201101322 圖5A為根據本發明概念之圖4A之系統的替代實施例的 示意性方塊圖。 圖5B為說明圖从之組態之系統中的信號之時序的時序 圖。 圖6A含有根據本發明概念之一實施例之圖5A及圖沾的

〇 系統的詳細示意性方塊圖，其說明測試電路中之傳輸/接 收電路及DUT中之傳輸/接收電路之細節。 圖6B含有說明圖6A之電路之操作的信號的時序圖。 圖6C含有圖6A中戶斤說明之傳冑電路及接收電路之一部 分的示意性方塊圖。 圖A為根據本發明概念之一實施例之用於控制去偏斜延 遲的測試電路中之電路之—部分的詳細示意性方塊圖。 圖7B為根據本發明概念之一實施例的在圖取虛線中 的圖7A_所示之電路之一部分的詳細示意性方塊圖。 圖7 C為4 a月根據本發明概念之—實施例㈣測通道傳播 時差以消除通道中之偏斜之程序的時序圖。 圖8為說明根據本發明概念之一實施例的測試電路中之 延遲及偏斜處理電路的細節之示意性方塊圖。 圖9A含有根據本發明概念之一實施例的圖8之延 中之一者的詳細示意性方塊圖。 圖叫有根據本發明概念之一實施例的圖8之去 制電路的詳細示意性方塊圖。 二 圖10A至圖l〇C為說明本發明概念之系統（特 〜 圖 144858.doc •55· 201101322 7A及圖8之測試電路）中之各種信號的時序圖。 圖10D為根據本發明概念之一實施例之示意性方塊圖， ,、兒月用於產生傳輸賦能及接收賦能控制信號之電路。 圖11為根據本發明概念之一實施例之去偏斜控制電路之 不意性方塊圖，其中信號TXDAT0具有相對於TXDAT1之 9 〇度提前相位。 圖12圖13A、圖13B、圖14A、圖14B含有說明根據不 同狀況之本發明程序之通道去偏斜程序的時序圖。具體言 圖12說月本發明概念之基本去偏斜程序。圖η'及圖 B說月用於DQS通道具有比DQ通道短之傳播時間之狀況 的去偏斜程序。圖14A及圖14B說明用於DQs通道具有比 DQ通道長之傳播時間之狀況的去偏斜程序。 圖3有根據本發明概念之一實施例之用於減小或消除 複數個通信通道令之偏斜的方法之流程圖。 圖16含有根據本發明概念之另—實施例之用於減小或消 除複數個通信通道中之偏斜的方法之流程圖。 圖17含有說明根據本發明概念之—實施例的控制記憶體 電路之方法的流程圖’其具有在用於與記憶體電路傳達控 制及資料信號之通信通道中之減小的偏斜。 圖18含有根據本發明概念之一實施例之記憶體系統中的 方法的抓程圖其中§己憶體控制器經由複數個通信通道與 記憶體電路來回傳送控制及諸信號且通道中之偏斜被減 小或消除。 包含圖19A及圖19B之圖19含有根據本發明概念之另一 144858.doc -56- 201101322 實施例之用於減小或消除複數個通信通道中之偏斜的方法 之流程圖。 圖20為根據本發明概念之—實施例的在記憶體控制器中 使用本發明之去偏斜之記憶體系統的示意性方塊圖。 圖21為根據本發明概念之—實施例之具有偏斜減小的記 憶體控制器的示意性方塊圖。

圖22為說明一記憶體系統之示意性方塊圖，其中根據本 發明概念之具有偏斜減小之記憶體控制器與記憶體模組上 之多個記憶體電路介接且控制該多個記憶體電路。 圖23含有一通用處理系統之示意性方塊圖，其中根據本 發明概念之記憶體控制器可加以使用。 圖24含有根據本發明概念之一實施例的使用具有偏斜減 小之記憶體控制器的通用電腦或處理系統之示意性方塊 圖。 圖25為根據本發明概念之具有偏斜減小之記憶體控制器 的示意性方塊圖’其與多個各種類型之記憶體裝置介接以 說明根據本發明概念之經由具有減小之偏斜之通信通道傳 送的各種例示性信號。 圖26為說明根據本發明概念之一實施例的用於使用AMB 測試及/或校準記憶體系統之系統的示意性方塊圖。 【主要元件符號說明】 10 12 14 測試系統 自動測試設備（ATE) 被測裝置（DUT) 144858.doc •57· 201101322 16 測試電路 18 介面 20a-20n 通道 330 通信通道 330a 通信通道 330b 通信通道 330c 通信通道 330d 通信通道 380 虛設晶圓 381 導體 420 測試電路 422 處理電路 424 傳輸電路 425 傳輸電路 426 傳輸電路 427 傳輸電路 428 接收電路 429 接收電路 430 接收電路 431 接收電路 520 測試電路 522 處理電路 524 傳輸電路 525 傳輸電路 144858.doc •58- 201101322 Ο Ο 526 傳輸電路 527 傳輸電路 528 接收電路 529 接收電路 530 接收電路 531 接收電路 580 記憶體電路 592 多工器 593 傳輸電路 594 傳輸電路 595 傳輸電路 596 接收電路 597 接收電路 598 接收電路 611 有限狀態機（FSM) 612 、 613 FSM 614 η輸入AND閘 615 非同步可變延遲線' 616 非同步可變延遲線' 617 非同步可變延遲線 618 去偏斜控制區塊/電 618a 去偏斜控制電路 619 D正反器 620 D正反器 144858.doc -59- 201101322 621 D正反器 622 感應放大器 623 感應放大器 631 緩衝延遲元件 632 接收三態緩衝器 633 反相三態傳遞緩衝器 634 傳輸緩衝器 636 三態傳遞緩衝器 637 可控制三態傳遞缓衝器 638 FET 651 延遲控制電路 652 延遲電路 653 傳輸/接收電路 654 AND閘 655 多工器 656 多工器 657 多工器 658 延遲及校準控制電路 659 延遲及校準控制電路 660 延遲及校準控制電路 661 正反器 662 正反器 671 反相緩衝器 672 三態反相緩衝器 144858.doc - 60 - 201101322 673 三態反相缓衝器 674 三態可控制傳遞缓衝器電路 675 三態傳遞缓衝器 676 三態傳遞緩衝器 677 FET 678 非同步延遲線 679 D正反級 679a D正反級 ^ 680 反相緩衝器 681 反相緩衝器 683 反相缓衝器 684 AND閘 685 電路 1000 記憶體控制器 1000a 記憶體控制器 〇 1000b 記憶體控制器 1000c 記憶體控制器 lOOOd 記憶體控制器 - 1010 記憶體電路 1010a 記憶體電路 1010b 記憶體電路 1010c 記憶體電路 lOlOd 記憶體電路 1011 記憶體模組 144858.doc -61 · 201101322 1012 記憶體電路 1014 記憶體電路 1016 記憶體電路 1018 記憶體匯流排 1020 通信通道/介面 1020a 介面 1020b 介面 1020c 介面 1020d 介面 1022 匯流排介面 1024 匯流排介面 1026 匯流排介面 1030 監視器 1032 介面 1034 晶片組 1036 介面 1042 晶片組 1044 介面 1046 CPU 1048 圖形卡 1050 介面 1100 ATE 1102 記憶體模組 1104 記憶體裝置 144858.doc -62- 201101322

1106 AMB單元 1108 記憶體匯流排 2000 上拉控制電路 2002 下拉控制電路 2004 反相電路 2006 NOR閘 2008 NOR閘 2010 反相電路 2012 NAND 閘 2014 NAND 閘 2016 比較器 3000 系統 3100 通道偏斜補償電路 3300 半導體記憶體裝置 CHl-CHn 通道 Nil 節點 R1 電阻 R2 電阻 TO 信號節點 T1 信號節點 T2 信號節點 T3 信號節點 144858.doc -63-

Claims (1)

1. 201101322 七、申請專利範圍： 1·:種用於校正用於與—記憶體電路通信之複數個通信通 道中之偏斜之電路，其包含： 、傳輸電路’其用於將—參考信號傳輸至該複數個通 道之輸入端且經由該複數個通道傳輸該參考信號； Ο ❹ 複數個接收電路，其用於在該複數個通道之該等輸入 端處接收複數個各龍反射錢，料經反射信號係自 δ亥複數個通道之各別輸出端反射； 摘測電路’其用於接收該等經反射信號且彳貞測在該 複數個通道之間的相對信號傳播時差；及 一賴接至該等通道中之至少_ 延遲電路，其用於 該4_収相對信號㈣時差設定料通道中之 s亥至少—者中之一信號傳播延遲。 之複數：1之電路，進一步包含耦接至複數個該等通道 數:::r該等__㈣ …求―::二中二複^ 該參考仏说為—步進信號。 . 明求項1之電路，1中該雷踗兔 m^ύ 送至該記情體雷…將測試信號發 該記心f 建測試（斯）電路及—用於控制 ^ a μ體電路之記憶體控制器電路中之至少一者。 月求項1之電路，其中 (DUT) > -πρλλ 路為—破測裝爹 路中之至少-Γ記憶體電路及一職3 dram記憶體電 6·如“項1之電路’其中該複數個通道中之一者為—用 144858.doc 201101322 7. ;專達DQS資料選通信號之通道。 經設定以使得90度 料選通信號之該通 如：求項6之電路，其中該延遲電路 相移被引入於用於傳達該DQS資 道中。 8 =項1之電路’其，該延遲電路為-延遲線、- ;⑭遲線及—非时可程式化延遲線中 者。 / 9. 10. 如凊求項1之電路，其中該傳輸電路包含一 路其用於端接該等通道之該等輸入端。 如請求項9之電路，其中該等通道之該等輸出 信號經由該等通道傳輸時組態為開路。 源終端電 端在該等 11. 12. —月长項1G之電路，其中該等通道之該等輸出端在該等 L號經由該等通道傳輸時與該記憶體電路斷開。 種用於控制-記憶體電路之記憶體控制器，該記憶體 控制器具有一用於校正用於與該記憶體電路通信之複數 個通彳5通道中之偏斜的去偏斜能力，該記憶體控制器包 含： 一傳輸電路’其用於將一參考信號傳輸至該複數個通 道之輪入端且經由該複數個通道傳輸該參考信號； 複數個接收電路’其用於在該複數個通道之該等輸入 端處接收複數個各別經反射信號，該等經反射信號係自 該複數個通道之各別輸出端反射； 一偵測電路，其用於接收該等經反射信號且偵測在該 複數個通道之間的相對信號傳播時差；及 144858.doc 201101322 一輕接至該等通道t之至少—者之延遲電路，其用於 基於該等制到之信號傳播時差設定㈣通道中之該至 少一者中之一信號傳播延遲。 Λ 13. 如請求们2之記憶體控制器，進—步包含搞接至複數個 該等通道之複數個延遲電路，其用於基於該㈣測到之 信號傳播時差設定該複數個通道中之複數個信號傳播延 ❹14.如„月求項12之記憶體控制器’其中該參考信號為一步進 信號。 15·如請求項12之記憶體控制器，其中該記憶體電路為一 dram記憶體電路及一 DDR3 DRAM記憶體電路中之至少 一者。 16.如請求項12之記憶體控制器’其中該複數個通道中之— 者為—用於傳達一 DQS資料選通信號之通道。 17·如請求項16之記憶體控制器，其中該延遲電路經設定以 〇 使得90度之一相移被引入於用於傳達該DQS資料選通信 號之該通道中。 18.如請求項12之記憶體控制器，其中該傳輸電路包含—源 終端電路’其用於端接該等通道之該等輸入端。 - 19. 一種用於校正用於與一記憶體電路通信之複數個通信通 道中之偏斜之方法，其包含： 將一參考信號傳輸至該複數個通道之輸入端且經由該 複數個通道傳輸該參考信號； 在該複數個通道之該等輸入端處接收複數個各別經反 144858.doc 201101322 射信號’該等經反射信號係自該複數個通道之各別輸出 端反射； ^測在6玄複數個通道之間的相對信號傳播時差；及 基於為等價測到之相對信號傳播時差設定在該等 中之至少-者中之-信號傳播延遲。 、 20.如明求項19之方法，進_步包含基於該等彳貞測到 信號傳播時差設定該複數個通道中之複數個 ^對 遲。 死1辱檣％ 144858.doc