KR102415198B1 - 스큐 보상 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출하여 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로; 상기 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로; 상기 스큐 보상 신호에 따라 가변된 지연시간만큼 입력 신호를 지연시켜 보상 신호를 생성하도록 구성된 가변 지연 회로; 및 온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 상기 복수의 기준 전압을 생성하도록 구성된 기준 전압 발생 회로를 포함할 수 있다.

Description

스큐 보상 회로 및 이를 포함하는 반도체 장치{SKEW COMPENSATION CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 스큐 보상 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 동작 속도가 증가함에 따라 안정적인 동작 신뢰성 확보를 위해 정해진 동작 규격을 보다 엄격히 준수할 필요가 있다.
그러나 집적도가 높아짐에 따라 PVT(Power, Voltage, Temperature) 변동에 대응하여 스펙을 준수하기 어려워지고 있다.
따라서 반도체 장치는 PVT 변동에 대응하여 내부 동작 관련 신호들의 스큐(skew)를 보상함으로써 동작의 신뢰성을 높일 필요가 있다.
본 발명의 실시예는 내부 동작 관련 신호들의 스큐를 보상할 수 있는 스큐 보상 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출하여 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로; 상기 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로; 상기 스큐 보상 신호에 따라 가변된 지연시간만큼 입력 신호를 지연시켜 보상 신호를 생성하도록 구성된 가변 지연 회로; 및 온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 상기 복수의 기준 전압을 생성하도록 구성된 기준 전압 발생 회로를 포함할 수 있다.
본 발명의 실시예는 외부 전압을 정류하여 상기 외부 전압의 변동을 보상한 정류 전압을 생성하도록 구성된 정류기; 상기 정류 전압을 이용하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 문턱 전압 특성을 검출하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로; 상기 제 1 스큐 검출 신호 및 상기 제 2 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로; 상기 스큐 보상 신호에 따라 가변된 지연시간만큼 입력 신호를 지연시켜 보상 신호를 생성하도록 구성된 가변 지연 회로; 및 상기 정류 전압을 이용하여 생성한 복수의 분배 전압들 중에서 현재 온도에 맞는 일부를 선택하여 상기 복수의 기준 전압으로서 출력하도록 구성된 기준 전압 발생 회로를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 내부 지연시간을 모델링한 레플리카를 이용하여 지연 고정 클럭 신호를 생성하도록 구성된 지연 고정 루프 회로; 및 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출한 결과에 따라 상기 지연 고정 루프 클럭 신호의 지연시간 오프셋을 보상하여 보상 신호를 생성하도록 구성된 스큐 보상 회로를 포함할 수 있다.
본 발명의 실시예는 입력 신호를 버퍼링하여 출력 신호를 생성하며, 스큐 보상 신호에 따라 싱크 커런트 양이 제어되도록 구성된 입력 버퍼; 및 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출한 결과에 따라 상기 스큐 보상 신호를 생성하도록 구성된 스큐 보상 회로를 포함할 수 있다.
본 기술은 내부 동작 관련 신호들의 스큐를 보상함으로써 동작의 반도체 장치의 동작 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 스큐 보상 회로(100)의 구성을 나타낸 도면,
도 2는 도 1의 스큐 검출 회로(200)의 구성을 나타낸 도면,
도 3 및 도 4는 도 2의 제 1 검출기(210) 및 제 2 검출기(220)의 구성 예를 나타낸 도면,
도 5는 도 3의 제 1 검출기(210)의 동작 타이밍도,
도 6은 도 4의 제 2 검출기(220)의 동작 타이밍도,
도 7은 도 1의 스큐 보상 신호 생성 회로(300)의 구성을 나타낸 도면,
도 8은 도 1의 기준 전압 발생 회로(500)의 구성을 나타낸 도면,
도 9는 도 8의 기준전압 발생기(510)의 구성 예를 나타낸 도면,
도 10은 도 8의 다중화 회로(520)의 구성 예를 나타낸 도면,
도 11은 본 발명의 실시예에 따른 반도체 장치(101)의 구성을 나타낸 도면,
도 12는 본 발명의 다른 실시예에 따른 반도체 장치(102)의 구성을 나타낸 도면이고,
도 13a 및 도 13b는 도 12의 입력 버퍼(7000)의 구성예를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 스큐 보상 회로(100)의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 스큐 보상 회로(100)는 스큐 검출 회로(200), 스큐 보상 신호 생성 회로(300), 가변 지연 회로(400), 기준 전압 발생 회로(500), 정류기(600) 및 제어 회로(700)를 포함할 수 있다.
스큐 검출 회로(200)는 반도체 장치를 구성하는 기본 로직 소자 예를 들어, 트랜지스터(NMOS 트랜지스터와 PMOS 트랜지스터)의 스큐(Skew) 특성 예를 들어, 문턱전압 특성을 검출하여 스큐 검출 신호 즉, 제 1 및 제 2 스큐 검출 신호(VN, VP)를 생성할 수 있다.
스큐 검출 회로(200)는 정류 전압(VDET), 제 1 클럭 신호(CLK_N), 제 2 클럭 신호(CLK_P), 제 1 리셋 신호(RST_N) 및 제 2 리셋 신호(RST_P)에 따라 제 1 및 제 2 스큐 검출 신호(VN, VP)를 생성할 수 있다.
스큐 보상 신호 생성 회로(300)는 제 1 및 제 2 스큐 검출 신호(VN, VP)와 복수의 기준 전압 즉, 제 1 내지 제 4 기준 전압(VREFN_FT, VREFN_TS, VREFP_FT, VREFP_TS)을 비교하여 스큐 보상 신호(CCD<0:N>)를 생성할 수 있다.
스큐 보상 신호 생성 회로(300)는 인에이블 신호 즉, 제 1 및 제 2 인에이블 신호(EN_N, EN_P)에 따라 활성화되어 스큐 보상 신호(CCD<0:N>) 생성 동작을 수행할 수 있다.
가변 지연 회로(400)는 스큐 보상 신호(CCD<0:N>)에 따라 가변된 지연시간만큼 입력 신호(CLK_IN)를 지연시켜 보상 신호(CLK_CAL)를 생성할 수 있다.
기준 전압 발생 회로(500)는 온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 제 1 내지 제 4 기준 전압(VREFN_FT, VREFN_TS, VREFP_FT, VREFP_TS)을 생성할 수 있다.
기준 전압 발생 회로(500)는 정류 전압(VDET)을 이용하여 생성한 복수의 전압들 중에서 현재 온도에 맞는 일부를 선택하여 제 1 내지 제 4 기준 전압(VREFN_FT, VREFN_TS, VREFP_FT, VREFP_TS)으로서 출력할 수 있다.
정류기(600)는 외부 전압 즉, 전원 전압(VDD)을 정류하여 전원 전압(VDD)의 변동을 보상한 정류 전압(VDET)을 생성할 수 있다.
정류기(600)로서 LDO(Low dropout) 정류기를 사용할 수 있다.
이때 본 발명의 실시예는 안정적인 동작을 위해 전원 전압(VDD)을 정류함으로써 전원 전압(VDD) 변동과 상관없이 일정한 레벨을 갖도록 생성한 정류 전압(VDET)을 이용한 예를 든 것일 뿐, 스큐 검출 회로(200) 및 기준 전압 발생 회로(500)에서 전원 전압(VDD)을 직접 이용하도록 구성하는 것도 가능하다.
제어 회로(700)는 클럭 신호(CLK) 및 리셋 신호(RSTB)에 따라 제 1 클럭 신호(CLK_N), 제 2 클럭 신호(CLK_P), 제 1 리셋 신호(RST_N) 및 제 2 리셋 신호(RST_P) 및 제 1 및 제 2 인에이블 신호(EN_N, EN_P)를 생성할 수 있다.
제어 회로(700)는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 특성 차이를 고려하여 제 1 클럭 신호(CLK_N)와 제 2 클럭 신호(CLK_P)의 토글링(toggling) 구간, 제 1 및 제 2 인에이블 신호(EN_N, EN_P)의 활성화 구간, 그리고 제 1 리셋 신호(RST_N)와 제 2 리셋 신호(RST_P)의 활성화 타이밍을 독립적으로 제어할 수 있다.
도 2는 도 1의 스큐 검출 회로(200)의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 스큐 검출 회로(200)는 제 1 검출기(210) 및 제 2 검출기(220)를 포함할 수 있다.
제 1 검출기(210)는 정류 전압(VDET), 제 1 클럭 신호(CLK_N) 및 제 1 리셋 신호(RST_N)에 따라 NMOS 트랜지스터의 스큐 특성 즉, 문턱 전압 특성을 검출하여 제 1 스큐 검출 신호(VN)를 생성할 수 있다.
제 2 검출기(220)는 정류 전압(VDET), 제 2 클럭 신호(CLK_P) 및 제 2 리셋 신호(RST_P)에 따라 PMOS 트랜지스터의 스큐 특성 즉, 문턱 전압 특성을 검출하여 제 2 스큐 검출 신호(VP)를 생성할 수 있다.
도 3 및 도 4는 도 2의 제 1 검출기(210) 및 제 2 검출기(220)의 구성 예를 나타낸 도면이다.
제 1 검출기(210) 및 제 2 검출기(220)는 다양한 방식으로 구성할 수 있으며, 예를 들어, 도 3 및 도 4와 같이 논문 "On-Chip Process and Temperature Monitor for Self-Adjusting Slew Rate Control of 2 X VDD Output Buffers"에 나타난 NMOS threshold voltage detector와 PMOS threshold voltage detector를 적용할 수 있다.
도 5는 도 3의 제 1 검출기(210)의 동작 타이밍도이다.
도 5에 도시된 바와 같이, 제 1 검출기(210)는 제 1 리셋 신호(RST_N)의 비 활성화 구간 동안 제 1 클럭 신호(CLK_N)에 따라 동작하며, 제 1 인에이블 신호(EN_N)가 활성화되는 타이밍의 출력을 최종적인 제 1 스큐 검출 신호(VN) 값으로 출력할 수 있다.
제 1 스큐 검출 신호(VN)는 NMOS 트랜지스터의 문턱 전압이 일반적인, 낮은 그리고 높은 경우에 따라 일반적인(typical), 빠른(fast), 그리고 느린(slow) 특성을 가질 수 있다.
도 6은 도 4의 제 2 검출기(220)의 동작 타이밍도이다.
도 6에 도시된 바와 같이, 제 2 검출기(220)는 제 2 리셋 신호(RST_P)의 비 활성화 구간 동안 제 2 클럭 신호(CLK_P)에 따라 동작하며, 제 2 인에이블 신호(EN_P)가 활성화되는 타이밍의 출력을 최종적인 제 2 스큐 검출 신호(VP) 값으로 출력할 수 있다.
제 2 스큐 검출 신호(VP)는 PMOS 트랜지스터의 문턱 전압이 일반적인, 낮은 그리고 높은 경우에 따라 일반적인(typical), 빠른(fast), 그리고 느린(slow) 특성을 가질 수 있다.
도 7은 도 1의 스큐 보상 신호 생성 회로(300)의 구성을 나타낸 도면이다.
도 7에 도시된 바와 같이, 스큐 보상 신호 생성 회로(300)는 복수의 비교기 즉, 제 1 내지 제 4 비교기(310 - 340) 및 엔코더(350)를 포함할 수 있다.
제 1 비교기(310)는 제 1 인에이블 신호(EN_N)의 활성화 구간 동안 제 1 기준 전압(VREFN_FT)과 제 1 스큐 검출 신호(VN)를 비교하여 제 1 비교 신호(N_FT)를 생성할 수 있다.
제 1 비교기(310)는 제 1 스큐 검출 신호(VN)의 전압 레벨이 제 1 기준 전압(VREFN_FT) 이상일 경우 제 1 비교 신호(N_FT)를 하이 레벨로 출력할 수 있다.
제 2 비교기(320)는 제 1 인에이블 신호(EN_N)의 활성화 구간 동안 제 2 기준 전압(VREFN_TS)과 제 1 스큐 검출 신호(VN)를 비교하여 제 2 비교 신호(N_TS)를 생성할 수 있다.
제 2 비교기(320)는 제 1 스큐 검출 신호(VN)의 전압 레벨이 제 2 기준 전압(VREFN_TS) 이상일 경우 제 2 비교 신호(N_TS)를 하이 레벨로 출력할 수 있다.
제 3 비교기(330)는 제 2 인에이블 신호(EN_P)의 활성화 구간 동안 제 3 기준 전압(VREFP_FT)과 제 2 스큐 검출 신호(VP)를 비교하여 제 3 비교 신호(P_FT)를 생성할 수 있다.
제 3 비교기(330)는 제 2 스큐 검출 신호(VP)의 전압 레벨이 제 3 기준 전압(VREFP_FT) 이상일 경우 제 3 비교 신호(P_FT)를 하이 레벨로 출력할 수 있다.
제 4 비교기(340)는 제 2 인에이블 신호(EN_P)의 활성화 구간 동안 제 4 기준 전압(VREFP_TS)과 제 2 스큐 검출 신호(VP)를 비교하여 제 4 비교 신호(P_TS)를 생성할 수 있다.
제 4 비교기(340)는 제 2 스큐 검출 신호(VP)의 전압 레벨이 제 4 기준 전압(VREFP_TS) 이상일 경우 제 4 비교 신호(P_TS)를 하이 레벨로 출력할 수 있다.
엔코더(350)는 제 1 내지 제 4 비교 신호(N_FT - P_TS)를 엔코딩하여 스큐 보상 신호(CCD<0:N>)를 생성할 수 있다.
도 8은 도 1의 기준 전압 발생 회로(500)의 구성을 나타낸 도면이다.
도 8에 도시된 바와 같이, 기준 전압 발생 회로(500)는 기준 전압 발생기(510), 다중화 회로(520) 및 온도 센서(530)를 포함할 수 있다.
기준 전압 발생기(510)는 복수의 분배 전압(VREF_T<1:N>)을 생성할 수 있다.
다중화 회로(520)는 기준 전압 발생기(510)에서 출력된 복수의 분배 전압 중에서 일부를 온도 코드(TCD<0:N>)에 따라 선택하여 제 1 내지 제 4 기준 전압(VREFN_FT, VREFN_TS, VREFP_FT, VREFP_TS)을 생성할 수 있다.
온도 센서(530)은 현재 반도체 장치의 온도 변화를 검출하고 검출 결과를 온도 코드(TCD<0:N>)로서 출력할 수 있다.
온도 센서(530)로서 TCSR(Temperature Compensated Self Refresh) 회로가 사용될 수 있다.
도 9는 도 8의 기준전압 발생기(510)의 구성 예를 나타낸 도면이다.
도 9에 도시된 바와 같이, 기준전압 발생기(510)는 정류 전압(VDET) 단자와 접지 단자 사이에 연결된 복수의 저항(R)을 통해 정류 전압(VDET) 레벨을 분배하여 복수의 분배 전압(VREF_T<1:N>)을 생성할 수 있다.
도 10은 도 8의 다중화 회로(520)의 구성 예를 나타낸 도면이다.
도 10에 도시된 바와 같이, 다중화 회로(520)는 복수의 다중화기 즉, 제 1 내지 제 4 다중화기(521 - 524)를 포함할 수 있다.
제 1 다중화기(521)는 복수의 분배 전압(VREF_T<1:N>) 중에서 하나를 온도 코드(TCD<0:N>)에 따라 선택하여 제 1 기준 전압(VREFN_FT)으로서 출력할 수 있다.
제 2 다중화기(522)는 복수의 분배 전압(VREF_T<1:N>) 중에서 하나를 온도 코드(TCD<0:N>)에 따라 선택하여 제 2 기준 전압(VREFN_TS)으로서 출력할 수 있다.
제 3 다중화기(523)는 복수의 분배 전압(VREF_T<1:N>) 중에서 하나를 온도 코드(TCD<0:N>)에 따라 선택하여 제 3 기준 전압(VREFP_FT)으로서 출력할 수 있다.
제 4 다중화기(524)는 복수의 분배 전압(VREF_T<1:N>) 중에서 하나를 온도 코드(TCD<0:N>)에 따라 선택하여 제 4 기준 전압(VREFP_TS)으로서 출력할 수 있다.
제 1 내지 제 4 다중화기(521 - 524)는 내부 로직을 다르게 구성 할 수 있다. 따라서 제 1 내지 제 4 다중화기(521 - 524)는 각각 복수의 분배 전압(VREF_T<1:N>) 중에서 서로 다른 하나를 온도 코드(TCD<0:N>)에 따라 선택하여 제 1 내지 제 4 기준 전압(VREFN_FT, VREFN_TS, VREFP_FT, VREFP_TS)이 서로 다른 값을 가지도록 할 수 있다.
상술한 본 발명의 실시예에 따른 스큐 보상 회로(100)는 정류기(600)를 통해 외부 전압 즉, 전원 전압(VDD)의 변동과 상관없이 일정한 레벨을 갖는 정류 전압(VDET)을 기준으로 스큐 검출 회로(200) 및 기준 전압 발생 회로(500)가 동작하도록 함으로써 외부 전압 변동에 따른 오프셋을 보상할 수 있다. 또한 기준 전압 발생 회로(500)가 온도 센서(530)를 이용함으로써 온도 변화에 따른 오프셋을 보상할 수 있다.
결국, 본 발명의 실시예에 따른 스큐 보상 회로(100)는 외부 전압 변동 및 온도 변동 각각에 따른 오프셋 즉, 지연 시간 변동이 보상된 보상 신호(CLK_CAL)를 생성할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치(101)의 구성을 나타낸 도면이다.
도 11에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(101)는 지연 고정 루프 회로(1000), 클럭 버퍼(2000), 드라이버(3000), 클럭 패스(4000) 및 스큐 보상 회로(5000)를 포함할 수 있다.
클럭 버퍼(2000)는 반도체 장치 외부에서 제공된 차동 클럭 신호(CLK, CLKB)를 입력 받아 기준 클럭 신호(REFCLK)로서 출력할 수 있다.
드라이버(3000)는 지연 고정 루프 회로(1000)에서 생성된 지연 고정 루프 클럭 신호(DLLCLK)를 드라이빙하여 출력할 수 있다.
드라이버(3000)의 출력은 클럭 패스(4000)를 경유하여 데이터 스트로브 신호(DQS, DQSB)로서 출력될 수 있다.
지연 고정 루프 회로(1000)는 반도체 장치의 내부 지연시간을 모델링한 레플리카(1003)를 이용하여 지연 고정 클럭 신호(DLL_CLK)를 생성할 수 있다.
지연 고정 루프 회로(1000)는 반도체 장치의 내부 지연시간 즉, 클럭 버퍼(2000), 드라이버(3000) 및 클럭 패스(4000)로 인한 지연 시간이 보상된 지연 고정 루프 클럭 신호(DLLCLK)를 생성할 수 있다.
지연 고정 루프 회로(1000)는 지연 라인(1001), 스큐 보상 회로(1002), 레플리카(1003), 위상 검출기(1004) 및 지연 제어기(1005)를 포함할 수 있다.
지연 라인(1001)은 기준 클럭 신호(REFCLK)를 가변된 지연시간만큼 지연시켜 지연 고정 루프 클럭 신호(DLLCLK)로서 출력할 수 있다.
레플리카(1003)는 보상 신호(CLK_CAL)를 기 설정된 지연시간만큼 지연시켜 피드백 클럭 신호(FB_CLK)로서 출력할 수 있다.
이때 레플리카(1003)의 지연시간은 클럭 버퍼(2000), 드라이버(3000) 및 클럭 패스(4000)로 인한 지연 시간을 기준으로 설정될 수 있다.
위상 검출기(1004)는 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FB_CLK)의 위상차를 검출하여 위상 검출 신호(PDOUT)를 생성할 수 있다.
지연 제어기(1005)는 위상 검출 신호(PDOUT)에 따라 지연 라인(1001)의 지연시간을 조정 즉, 증가 또는 감소시킬 수 있다.
스큐 보상 회로(5000)는 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출한 결과에 따라 지연 고정 루프 클럭 신호(DLLCLK)의 지연시간 오프셋을 보상하여 보상 신호(CLK_CAL)를 생성할 수 있다.
스큐 보상 회로(5000)로서 도 1의 스큐 보상 회로(100)의 구성을 사용할 수 있으며, 스큐 보상 회로(100)의 구성 및 동작은 도 1 내지 도 10을 참조하여 이미 기술된 내용이므로 생략하기로 한다.
또한 본 발명의 실시예에서 스큐 보상 회로(5000)는 지연 고정 루프 회로(1000)에 포함될 수도 있으나, 별도의 위치에 구성되거나, 지연 고정 루프 회로(1000)와 별개의 구성에서 사용되는 신호의 스큐를 보상하기 위해 해당 구성에 포함될 수도 있다.
일반적인 지연 고정 루프 회로는 상술한 클럭 버퍼(2000)에 의한 지연 시간과 드라이버(3000) 및 클럭 패스(4000)로 인한 지연 시간을 보상할 수 있으나, PVT(Power, Voltage, Temperature) 변동에 따른 신호 지연을 보상할 수는 없다.
그러나, 본 발명의 실시예에 따른 지연 고정 루프 회로(1000)는 스큐 보상 회로(5000)를 이용함으로써, 도 1 내지 도 10을 참조하여 설명한 바와 같이, 클럭 버퍼(2000), 드라이버(3000) 및 클럭 패스(4000)로 인한 지연 시간은 물론이고, PVT(Power, Voltage, Temperature) 변동에 따른 지연 시간 또한 보상함으로써 반도체 장치의 동작 안정성을 더욱 높일 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치(102)의 구성을 나타낸 도면이다.
도 12에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(102)는 스큐 보상 회로(6000), 입력 버퍼(7000), 데이터 패스(8000) 및 메모리 코어(9000)를 포함할 수 있다.
스큐 보상 회로(6000)는 반도체 장치를 구성하는 기본 로직 소자의 스큐 특성을 검출한 결과에 따라 스큐 보상 신호(CCD<0:N>)를 생성할 수 있다.
스큐 보상 회로(6000)로서 도 1의 스큐 보상 회로(100)의 구성을 사용할 수 있으며, 스큐 보상 신호(CCD<0:N>)로서 도 1의 스큐 보상 회로(100)에 포함된 스큐 보상 신호 생성 회로(300)의 출력을 사용할 수 있다.
또한 도 1의 스큐 보상 회로(100)의 구성 중에서 가변 지연 회로(400)를 제외한 나머지 구성을 사용할 수도 있다.
따라서 스큐 보상 회로(6000)의 구성 및 동작에 관한 설명은 생략하기로 한다.
입력 버퍼(7000)는 입력 신호 즉, 차동 입력 신호(IN, INB)를 버퍼링하여 출력 신호 즉, 차동 출력 신호(OUT, OUTB)를 생성할 수 있다.
입력 버퍼(7000)는 스큐 보상 신호(CCD<0:N>)에 따라 싱크 커런트(sink current) 양이 제어될 수 있다.
스큐 보상 신호(CCD<0:N>)에 따라 싱크 커런트 양을 제어함으로써 PVT(Power, Voltage, Temperature) 변동에 따른 입력 버퍼(7000)의 이득 및 대역폭의 변동을 감소시킬 수 있다.
메모리 코어(9000)는 메모리 어레이 및 메모리 어레이의 데이터 입/출력과 관련된 회로 구성들을 포함할 수 있다.
입력 버퍼(7000)에서 출력된 차동 출력 신호(OUT, OUTB)는 데이터 패스(8000)는 경유하여 메모리 코어(9000)에 기록될 수 있다.
도 13a 및 도 13b는 도 12의 입력 버퍼(7000)의 구성예를 나타낸 도면이다.
도 12의 입력 버퍼(7000)는 다양한 형태로 구성될 수 있으며, 예를 들어, 도 13a 또는 도 13b와 같이 구성될 수 있다.
도 13a를 참조하면, 입력 버퍼(7000)는 버퍼링 회로(7100) 및 커런트 싱크 회로(7200)를 포함할 수 있다.
버퍼링 회로(7100)는 차동 입력 신호(IN, INB)를 버퍼링하여 차동 출력 신호(OUT, OUTB)를 생성할 수 있다.
버퍼링 회로(7100)는 제 1 및 제 2 저항(7110, 7120)과 제 1 및 제 2 트랜지스터(7130, 7140)를 포함할 수 있다.
제 1 및 제 2 저항(7110, 7120)은 각각의 일단이 각각의 전원단과 연결된다.
제 1 트랜지스터(7130)는 드레인 단이 제 1 저항(7110)의 타단과 연결되고, 게이트 단에 입력 신호(IN)를 입력 받으며, 소오스 단이 노드(7150)와 연결된다.
제 2 트랜지스터(7140)는 드레인 단이 제 2 저항(7120)의 타단과 연결되고, 게이트 단에 입력 신호(INB)를 입력 받으며, 소오스 단이 노드(7150)와 연결된다.
제 1 저항(7110)과 제 1 트랜지스터(7130)가 연결된 노드에서 출력 신호(OUTB)가 생성되고, 제 2 저항(7120)과 제 1 트랜지스터(7140)가 연결된 노드에서 출력 신호(OUT)가 생성된다.
커런트 싱크 회로(7200)는 스큐 보상 신호(CCD<0:N>)에 따라 버퍼링 회로(7100)의 싱크 커런트 양을 제어할 수 있다.
커런트 싱크 회로(7200)는 버퍼링 회로(7100)와 병렬 연결된 복수의 트랜지스터(7210)를 포함할 수 있다.
복수의 트랜지스터(7210)는 각각의 드레인 단이 버퍼링 회로(7100)의 노드(7150)와 공통 연결되고, 각각의 소오스 단이 각각의 접지단과 연결되며, 각각의 게이트 단에 스큐 보상 신호(CCD<0:N>)의 신호 비트가 하나씩 입력될 수 있다.
도 13b를 참조하면, 입력 버퍼(7000)는 버퍼링 회로(7300) 및 커런트 싱크 회로(7200)를 포함할 수 있다.
버퍼링 회로(7300)는 차동 입력 신호(IN, INB)를 버퍼링하여 출력 신호(OUT)를 생성할 수 있다.
버퍼링 회로(7300)는 제 1 내지 제 4 트랜지스터(7310 - 7340)를 포함할 수 있다.
제 1 트랜지스터(7310)는 소오스 단이 전원단과 연결되고, 드레인 단이 게이트 단과 연결된다.
제 2 트랜지스터(7320)는 소오스 단이 전원단과 연결되고, 게이트 단이 제 1 트랜지스터(7310)의 게이트 단과 연결된다.
제 3 트랜지스터(7330)는 드레인 단이 제 1 트랜지스터(7310)의 드레인 단과 연결되고 게이트 단에 입력 신호(IN)를 입력 받으며, 소오스 단이 노드(7350)와 연결된다.
제 4 트랜지스터(7340)는 드레인 단이 제 2 트랜지스터(7320)의 드레인 단과 연결되고, 게이트 단에 입력 신호(INB)를 입력 받으며, 소오스 단이 노드(7350)와 연결된다.
제 2 트랜지스터(7320)와 제 4 트랜지스터(7340)가 연결된 노드에서 출력 신호(OUT)가 생성된다.
커런트 싱크 회로(7200)는 도 13a와 동일하게 구성될 수 있다.
상술한 도 13a 및 도 13b와 같이 구성될 수 있는 입력 버퍼(7000)는 예를 들어, 트랜지스터의 문턱 전압이 느린(slow) 특성을 가지는 경우, 이를 검출하여 생성된 스큐 보상 신호(CCD<0:N>)에 따라 복수의 트랜지스터(7210) 중에서 활성화되는 트랜지스터의 수를 증가시키고 그에 따라 싱크 커런트가 증가하도록 함으로써 느린(slow) 특성을 보상할 수 있다.
한편, 트랜지스터의 문턱 전압이 빠른(fast) 특성을 가지는 경우, 이를 검출하여 생성된 스큐 보상 신호(CCD<0:N>)에 따라 복수의 트랜지스터(7210) 중에서 활성화되는 트랜지스터의 수를 감소시키고 그에 따라 싱크 커런트가 감소하도록 함으로써 빠른(fast) 특성을 보상할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 반도체 장치를 구성하는 기본 로직 소자인 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 문턱 전압 특성을 검출하여 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로;
    상기 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로;
    상기 스큐 보상 신호에 따라 가변된 지연시간만큼 입력 신호를 지연시켜 보상 신호를 생성하도록 구성된 가변 지연 회로; 및
    온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 상기 복수의 기준 전압을 생성하도록 구성된 기준 전압 발생 회로를 포함하는 스큐 보상 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 스큐 검출 회로는
    제 1 클럭 신호에 따라 상기 NMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 하나인 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 검출기, 및
    제 2 클럭 신호에 따라 상기 PMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 다른 하나인 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 검출기를 포함하는 스큐 보상 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 스큐 보상 신호 생성 회로는
    상기 복수의 기준 전압 각각과 상기 스큐 검출 신호를 비교하여 복수의 비교 신호를 생성하도록 구성된 복수의 비교기, 및
    상기 복수의 비교 신호를 엔코딩하여 상기 스큐 보상 신호를 생성하도록 구성된 엔코더를 포함하는 스큐 보상 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 전압 발생 회로는
    복수의 분배 전압을 생성하도록 구성된 기준 전압 발생기,
    상기 복수의 분배 전압 중에서 일부를 온도 코드에 따라 선택하여 상기 복수의 기준 전압을 생성하도록 구성된 다중화 회로, 및
    현재 반도체 장치의 온도 변화를 검출하고 그 검출 결과를 상기 온도 코드로서 출력하도록 구성된 온도 센서를 포함하는 스큐 보상 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    외부 전압을 정류하여 생성한 정류 전압을 상기 스큐 검출 회로 및 상기 기준 전압 발생 회로에 제공하도록 구성된 정류기를 더 포함하는 스큐 보상 회로.
  7. 외부 전압을 정류하여 상기 외부 전압의 변동을 보상한 정류 전압을 생성하도록 구성된 정류기;
    상기 정류 전압을 이용하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 문턱 전압 특성을 검출하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로;
    상기 제 1 스큐 검출 신호 및 상기 제 2 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로;
    상기 스큐 보상 신호에 따라 가변된 지연시간만큼 입력 신호를 지연시켜 보상 신호를 생성하도록 구성된 가변 지연 회로; 및
    상기 정류 전압을 이용하여 생성한 복수의 분배 전압들 중에서 현재 온도에 맞는 일부를 선택하여 상기 복수의 기준 전압으로서 출력하도록 구성된 기준 전압 발생 회로를 포함하는 스큐 보상 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 스큐 검출 회로는
    제 1 클럭 신호에 따라 상기 NMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 검출기, 및
    제 2 클럭 신호에 따라 상기 PMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 검출기를 포함하는 스큐 보상 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    스큐 보상 신호 생성 회로는
    상기 복수의 기준 전압 각각과 상기 제 1 스큐 검출 신호 및 상기 제 2 스큐 검출 신호를 비교하여 복수의 비교 신호를 생성하도록 구성된 복수의 비교기, 및
    상기 복수의 비교 신호를 엔코딩하여 상기 스큐 보상 신호를 생성하도록 구성된 엔코더를 포함하는 스큐 보상 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 기준 전압 발생 회로는
    상기 정류 전압을 이용하여 상기 복수의 분배 전압을 생성하도록 구성된 기준 전압 발생기,
    상기 복수의 분배 전압 중에서 일부를 온도 코드에 따라 선택하여 상기 복수의 기준 전압을 생성하도록 구성된 다중화 회로, 및
    현재 반도체 장치의 온도 변화를 검출하고 그 검출 결과를 상기 온도 코드로서 출력하도록 구성된 온도 센서를 포함하는 스큐 보상 회로.
  11. 반도체 장치의 내부 지연시간을 모델링한 레플리카를 이용하여 지연 고정 클럭 신호를 생성하도록 구성된 지연 고정 루프 회로; 및
    반도체 장치를 구성하는 기본 로직 소자인 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 문턱 전압 특성을 검출한 결과에 따라 상기 지연 고정 루프 클럭 신호의 지연시간 오프셋을 보상하여 보상 신호를 생성하도록 구성된 스큐 보상 회로를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 지연 고정 루프 회로는
    기준 클럭 신호를 가변된 지연시간만큼 지연시켜 상기 지연 고정 루프 클럭 신호로서 출력하도록 구성된 지연 라인,
    상기 보상 신호를 기 설정된 지연시간만큼 지연시켜 피드백 클럭 신호로서 출력하도록 구성된 상기 레플리카,
    상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하여 위상 검출 신호를 생성하도록 구성된 위상 검출기, 및
    상기 위상 검출 신호에 따라 상기 지연 라인의 지연시간을 조정하도록 구성된 지연 제어기를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 스큐 보상 회로는
    상기 문턱 전압 특성을 검출하여 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로,
    상기 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로,
    상기 스큐 보상 신호에 따라 가변된 지연시간만큼 상기 지연 고정 루프 클럭 신호를 지연시켜 상기 보상 신호를 생성하도록 구성된 가변 지연 회로, 및
    온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 상기 복수의 기준 전압을 생성하도록 구성된 기준 전압 발생 회로를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 스큐 검출 회로는
    제 1 클럭 신호에 따라 상기 NMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 하나인 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 검출기, 및
    제 2 클럭 신호에 따라 상기 PMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 다른 하나인 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 검출기를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 스큐 보상 신호 생성 회로는
    상기 복수의 기준 전압 각각과 상기 스큐 검출 신호를 비교하여 복수의 비교 신호를 생성하도록 구성된 복수의 비교기, 및
    상기 복수의 비교 신호를 엔코딩하여 상기 스큐 보상 신호를 생성하도록 구성된 엔코더를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 기준 전압 발생 회로는
    복수의 분배 전압을 생성하도록 구성된 기준 전압 발생기,
    상기 복수의 분배 전압 중에서 일부를 온도 코드에 따라 선택하여 상기 복수의 기준 전압을 생성하도록 구성된 다중화 회로, 및
    현재 반도체 장치의 온도 변화를 검출하고 그 검출 결과를 상기 온도 코드로서 출력하도록 구성된 온도 센서를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    외부 전압을 정류하여 생성한 정류 전압을 상기 스큐 검출 회로 및 상기 기준 전압 발생 회로에 제공하도록 구성된 정류기를 더 포함하는 반도체 장치.
  18. 입력 신호를 버퍼링하여 출력 신호를 생성하며, 스큐 보상 신호에 따라 싱크 커런트 양이 제어되도록 구성된 입력 버퍼; 및
    반도체 장치를 구성하는 기본 로직 소자인 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 문턱 전압 특성을 검출한 결과에 따라 상기 스큐 보상 신호를 생성하도록 구성된 스큐 보상 회로를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 입력 버퍼는
    상기 입력 신호를 버퍼링하여 상기 출력 신호를 생성하도록 구성된 버퍼링 회로, 및
    상기 스큐 보상 신호에 따라 상기 버퍼링 회로의 싱크 커런트 양을 제어하도록 구성된 커런트 싱크 회로를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 스큐 보상 회로는
    상기 문턱 전압 특성을 검출하여 스큐 검출 신호를 생성하도록 구성된 스큐 검출 회로,
    상기 스큐 검출 신호와 복수의 기준 전압을 비교하여 스큐 보상 신호를 생성하도록 구성된 스큐 보상 신호 생성 회로, 및
    온도 및 외부 전압 변동에 따른 오프셋 성분이 보상된 상기 복수의 기준 전압을 생성하도록 구성된 기준 전압 발생 회로를 포함하는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 스큐 검출 회로는
    제 1 클럭 신호에 따라 상기 NMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 하나인 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 검출기, 및
    제 2 클럭 신호에 따라 상기 PMOS 트랜지스터의 문턱 전압 특성을 검출하여 상기 스큐 검출 신호 중에서 다른 하나인 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 검출기를 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 스큐 보상 신호 생성 회로는
    상기 복수의 기준 전압 각각과 상기 스큐 검출 신호를 비교하여 복수의 비교 신호를 생성하도록 구성된 복수의 비교기, 및
    상기 복수의 비교 신호를 엔코딩하여 상기 스큐 보상 신호를 생성하도록 구성된 엔코더를 포함하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 기준 전압 발생 회로는
    복수의 분배 전압을 생성하도록 구성된 기준 전압 발생기,
    상기 복수의 분배 전압 중에서 일부를 온도 코드에 따라 선택하여 상기 복수의 기준 전압을 생성하도록 구성된 다중화 회로, 및
    현재 반도체 장치의 온도 변화를 검출하고 그 검출 결과를 상기 온도 코드로서 출력하도록 구성된 온도 센서를 포함하는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    외부 전압을 정류하여 생성한 정류 전압을 상기 스큐 검출 회로 및 상기 기준 전압 발생 회로에 제공하도록 구성된 정류기를 더 포함하는 반도체 장치.
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