KR100968447B1 - 반도체 집적 회로 - Google Patents
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Abstract
Description
도 2에서, 상기 노이즈 디텍터(1)는 공급 전압의 변동에 따라 클럭(Input CLK)을 지연시키고, 지연된 클럭의 위상에 따라 상기 노이즈 코드(N<1:K>)를 출력한다.
Claims (10)
- 공급 전압의 변동에 따라 클럭을 지연시키고, 지연된 클럭의 위상에 따라 노이즈 코드를 출력하는 노이즈 디텍터; 및상기 노이즈 코드에 따라 상기 클럭의 지연시키는 정도를 달리하여 디엘엘 클럭을 출력하는 디엘엘부를 포함하는 반도체 집적 회로.
- 제 1 항에 있어서,상기 노이즈 디텍터는,상기 공급 전압의 변동에 따라 상기 클럭을 지연시키고, 지연된 클럭의 위상에 따라 제1 노이즈 코드를 출력하는 제1 비교부; 및상기 공급 전압의 변동에 따라 상기 클럭을 지연시키고, 지연된 클럭의 위상에 따라 제2 노이즈 코드를 출력하는 제2 비교부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 2 항에 있어서,상기 제1 비교부는,상기 클럭을 입력받아 제1 지연 신호를 출력하며, 상기 공급 전압의 증가에 따라 제1 딜레이 감소량을 갖는 제1 지연부;상기 클럭을 입력받아 제2 지연 신호를 출력하며, 상기 공급 전압의 증가에 따라 제2 딜레이 감소량을 갖는 제2 지연부; 및상기 제1 지연 신호 및 상기 제2 지연 신호의 위상을 비교하여 제1 노이즈 코드를 출력하는 제1 위상 감지부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 3 항에 있어서,상기 제2 비교부는,상기 제1 지연부;상기 클럭을 입력받아 제3 지연 신호를 출력하며, 상기 공급 전압의 증가에 따라 제2 딜레이 감소량을 갖는 제3 지연부; 및상기 제1 지연 신호 및 상기 제3 지연 신호의 위상을 비교하여 제2 노이즈 코드를 출력하는 제2 위상 감지부를 포함하며, 상기 제3 지연부는 상기 제2 지연부에 비해 오프셋 딜레이를 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 4 항에 있어서,상기 제1 지연부는,복수의 지연 셀로 구성되며, 각각의 지연 셀은,상기 클럭을 입력받는 제1 인버터;상기 제1 인버터의 출력과 접지 전압 사이에 연결된 제1 캐패시터부; 및상기 제1 인버터의 출력을 입력받는 제2 인버터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 5 항에 있어서,상기 제1 캐패시터부는,상기 공급 전압을 게이트에 입력받고, 드레인이 상기 제1 인버터의 출력에 연결되는 엔모스 트랜지스터; 및상기 엔모스 트랜지스터의 소스와 접지 전압 사이에 연결된 모스 캐패시터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 항에 있어서,상기 디엘엘부는,상기 노이즈 코드에 따라 상기 클럭의 지연시키는 시간을 가변시키는 코오스 딜레이라인부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 7 항에 있어서,상기 코오스 딜레이라인부는,상기 클럭을 입력 받고, 제어 신호에 따라 복수의 코오스 딜레이 셀 중 하나로 출력하는 입력부; 및상기 노이즈 코드에 따라 상기 입력부의 출력을 지연시키는 상기 복수의 코오스 딜레이 셀로 구성된 것을 특징으로 하는 반도체 집적 회로.
- 제 8 항에 있어서,상기 복수의 코오스 딜레이 셀은 각각의 코오스 딜레이 셀이 직렬 연결되고, 상기 노이즈 코드에 의해 상기 코오스 딜레이 셀에 의한 지연 시간이 달라지는 것을 특징으로 하는 반도체 집적 회로.
- 제 9 항에 있어서,상기 복수의 코오스 딜레이셀은 제1 내지 제n 코오스 딜레이 셀(n은 2이상의 자연수)로 구성되며,제m 코오스 딜레이 셀(m은 2보다 크고 n보다 작은 자연수)은,상기 제 m-1 코오스 딜레이 셀의 출력 및 상기 입력부의 출력을 입력받는 낸드 게이트;상기 낸드 게이트의 출력을 입력받아 반전시키는 복수의 인버터; 및상기 낸드 게이트의 출력 또는 상기 복수의 인버터들의 출력들 중에 하나의 입력이 연결되고, 하나의 입력은 상기 노이즈 코드를 입력받는 낸드 게이트로 구성된 것을 특징으로 하는 반도체 집적 회로.
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2007
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