KR102486764B1 - 차동 증폭기 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
차동 증폭기 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 차동 증폭기 회로는, 인에이블 신호에 응답하여 활성화되어, 입력 단자로 입력되는 입력 신호들을 차동 증폭하여 출력하는 차동 증폭기; 및 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 신호들을 상기 차동 증폭기의 입력 단자에 순차적으로 인가한 후, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하고, 검출된 오프셋을 토대로 상기 인에이블 신호의 활성화 타이밍을 조절하는 동작 제어부를 포함할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 입력 신호들의 옵셋값을 보상할 수 있는 차동 증폭기 회로에 관한 것이다.
차동 증폭기 회로는 디퍼런셜 방식으로 입력되는 두 입력의 전압차이를 증폭하는 회로인데, 거의 모든 종류의 집적회로 칩에서 칩 외부로부터의 신호를 입력받기 위해, 또는 칩 내부의 신호를 증폭하기 위해서 사용된다. 예를 들어, 메모리 내부에는 수백에서 수천개의 차동 증폭기 회로가 사용되고 있다.
도 1 은 차동 증폭기 회로(100)를 도시한 도면이다.
도 1 을 참조하면, 차동 증폭기 회로(100)는 정/부 입력 신호(IN, INB)를 입력으로 하며, 입력된 정/부 입력 신호(IN, INB)의 전압 차이를 증폭해 정/부 출력 신호(OUT, OUTB)를 출력한다. 차동 증폭기 회로(100)는 정입력 신호(IN)의 전압이 부입력 신호(INB)의 전압보다 높은 경우에는 정출력 신호(OUT)는 '하이' 부출력 신호(OUTB)는 '로우'레벨로 출력하고, 부입력 신호(INB)의 전압이 정입력 신호(IN)의 전압보다 높은 경우에는 정출력 신호(OUT)는 '로우' 부출력 신호(OUTB)는 '하이'레벨로 출력한다. 한편, 차동 증폭기 회로(100)는 인에이블 신호(EN)를 입력받아, 인에이블 신호(EN)가 활성화된 경우 상기의 증폭 동작을 수행할 수 있다.
차동 증폭기 회로(100)가 이상적이라면 정입력 신호(IN)가 부입력 신호(INB)보다 아주 조금만 높더라도 정출력 신호(OUT)는 '하이' 부출력 신호(OUTB)는 '로우'로 증폭하고, 부입력 신호(INB)가 정입력 신호(IN)보다 아주 조금만 높더라도 정출력 신호(OUT)는 '로우' 부출력 신호(OUTB)는 '하이'로 증폭할 수 있다.
그러나, 이상적인 차동 증폭기 회로는 존재하지 않으며, 실제의 차동 증폭기 회로(100)는 차동 증폭기 회로 내의 로드 저항의 미스매치, 차동 증폭기 회로 내의 입력 트랜지스터 쌍의 W/L 비의 미스매치, 차동 증폭기 회로 내의 입력 트랜지스터 쌍의 의 임계 전압(Vth)의 미스매치 등으로 인해 정입력 신호(IN)와 부입력 신호(INB)의 일정 오프셋(offset)이 존재한다. 따라서, 정입력 신호(IN)와 부입력 신호(INB)의 전압 레벨 차이가 일정 오프셋(offset), 즉, 센싱 임계 전압값(Vth) 이상이지 않으면 정상적인 증폭동작을 수행하지 못한다. 예를 들어, 정입력 신호(IN)가 부입력 신호(INB)보다 전압 레벨이 높기는 하나 전압 레벨 차이가 센싱 임계 전압값(Vth) 보다 크지 않은 경우에 정출력 신호(OUT)를 '로우'로 출력하고 부출력 신호(OUTB)를 '하이'로 출력하는 잘못된(정반대의) 증폭 동작을 수행할 수 있다.
도 2a 및 도 2b 는 도 1 의 차동 증폭기 회로(100)의 정상 동작 및 오동작을 설명하기 위한 도면이다.
도 2a 를 참조하면, 차동 증폭기 회로(100)의 정입력 신호(IN)와 부입력 신호(INB)의 전압 레벨 차이(△V)가 센싱 임계 전압(Vth) 보다 큰 상태에서 인에이블 신호(EN)가 '하이'로 활성화되는 경우가 도시되어 있다. 이 경우, 차동 증폭기 회로(100)는 정상적인 증폭 동작을 수행할 수 있다.
도 2b 를 참조하면, 차동 증폭기 회로(100)의 정입력 신호(IN)와 부입력 신호(INB)의 전압 레벨 차이(△V)가 센싱 임계 전압(Vth) 보다 작은 상태에서 인에이블 신호(EN)가 '하이'로 활성화되는 경우가 도시되어 있다. 이 경우, 차동 증폭기 회로(100)는 정입력 신호(IN)와 부입력 신호(INB)의 전압 레벨 차이가 없는 것으로 판단하여 정상적인 증폭 동작을 수행할 수 없다.
상기와 같이, 차동 증폭기 회로의 미스매치에 의한 오프셋(offset)은 정입력 신호(IN)와 부입력 신호(INB)의 최소 전압 스윙(Minimum Voltage Swing)을 제한하여 파워 소모 및 센싱 지연을 유발하게 되어 전체적인 성능에 영향을 끼친다.
따라서, 차동 증폭기 회로(100)의 오프셋(offset), 즉, 센싱 임계 전압값(Vth)을 미리 검출하고, 정입력 신호(IN)와 부입력 신호(INB)의 전압 레벨 차이(△V)가 검출된 센싱 임계 전압값(Vth) 이상일 때 인에이블 신호(EN)를 활성화시켜 차동 증폭기 회로(100)를 동작 시킬 필요가 있다.
본 발명의 실시예들은, 차동 증폭기에 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 입력 전압들을 인가한 후 출력 전압을 측정하여 차동 증폭기의 입력 오프셋(offset)을 검출할 수 있는 차동 증폭기 회로를 제공하는 데 있다.
또한, 본 발명의 실시예들은, 차동 증폭기의 입력오프셋(offset)을 검출하고, 이에 따라 차동 증폭기의 활성화 타이밍을 결정할 수 있는 차동 증폭기 회로를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 차동 증폭 회로는 인에이블 신호에 응답하여 활성화되어, 입력 단자로 입력되는 입력 신호들을 차동 증폭하여 출력하는 차동 증폭기; 및 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 신호들을 상기 차동 증폭기의 입력 단자에 순차적으로 인가한 후, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하고, 검출된 오프셋을 토대로 상기 인에이블 신호의 활성화 타이밍을 조절하는 동작 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 차동 증폭 회로는 인에이블 신호에 응답하여 활성화되어, 입력 단자로 입력되는 입력 신호들을 차동 증폭하여 출력하는 차동 증폭기; 테스트 모드 시에, 일정 주기로 활성화되는 테스트 인에이블 신호를 생성하고, 상기 테스트 인에이블 신호가 활성화될 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 스텝 전압들을 생성하여, 상기 테스트 인에이블 신호 및 상기 스텝 전압들을 상기 차동 증폭기의 입력 신호들 및 인에이블 신호로 제공하고, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하는 오프셋 제어부; 및 상기 검출된 오프셋을 토대로, 노멀 모드 시에 상기 인에이블 신호의 활성화 타이밍을 조절하는 타이밍 제어부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치는 인에이블 신호에 응답하여 활성화되며, 다수 개의 로컬 라인 쌍의 데이터를 감지 증폭하여 다수 개의 글로벌 라인 쌍으로 출력하는 N 개의 센스 앰프들을 포함하는 센스 앰프 회로; 및 테스트 모드 시, 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 신호들을 상기 각 센스 앰프의 입력 단자에 순차적으로 인가한 후, 상기 센스 앰프들의 출력 신호들의 전압을 측정하여 입력 오프셋(offset)을 검출하고, 검출된 오프셋을 토대로 상기 인에이블 신호의 활성화 타이밍을 조절하는 동작 제어부를 포함할 수 있다.
제안된 실시예에 따른 차동 증폭기 회로는, 차동 증폭기에 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 입력 전압들을 인가한 후 출력 전압을 측정하여 차동 증폭기의 입력 오프셋(offset)을 검출함으로써 정확한 오프셋을 검출할 수 있는 효과가 있다.
또한, 제안된 실시예에 따른 차동 증폭기 회로는, 차동 증폭기의 입력 오프셋(offset)을 검출하고, 이에 따라 차동 증폭기의 활성화 타이밍을 결정함으로써 최적화된 동작 시점을 결정할 수 있다. 이에 따라, 차동 증폭기의 파워 소모를 감소시키고 및 센싱 속도를 증가할 수 있다는 효과가 있다.
도 1 은 차동 증폭기 회로(100)를 도시한 도면이다.
도 2a 및 도 2b 는 도 1 의 차동 증폭기 회로(100)의 정상 동작 및 오동작을 설명하기 위한 도면이다.
도 3 은 본 발명의 일실시예에 따른 차동 증폭기 회로(300)의 블록도 이다.
도 4 는 도 3 의 오프셋 설정부(332)의 상세 구성을 보여주는 블록도 이다.
도 5 는 도 4 의 제어 신호 생성부(410)의 상세 구성을 보여주는 회로도 이다.
도 6a 및 도 6b 는 도 4 의 스텝 신호 생성부(432)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 7a 및 7b 는 도 4 의 스텝 전압 생성부(434)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 8 은 도 3 의 모드 선택부(334)의 상세 구성을 보여주는 회로도 이다.
도 9 는 도 3 의 차동 증폭기(310)의 상세 구성을 보여주는 회로도 이다.
도 10 은 도 3 내지 도 9 에 도시된 차동 증폭기 회로(300)의 동작을 보여주는 타이밍도 이다.
도 11 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(1100)의 블록도 이다.
도 12 는 도 11 의 반도체 메모리 장치(1100)의 동작을 보여주는 타이밍도 이다.
도 2a 및 도 2b 는 도 1 의 차동 증폭기 회로(100)의 정상 동작 및 오동작을 설명하기 위한 도면이다.
도 3 은 본 발명의 일실시예에 따른 차동 증폭기 회로(300)의 블록도 이다.
도 4 는 도 3 의 오프셋 설정부(332)의 상세 구성을 보여주는 블록도 이다.
도 5 는 도 4 의 제어 신호 생성부(410)의 상세 구성을 보여주는 회로도 이다.
도 6a 및 도 6b 는 도 4 의 스텝 신호 생성부(432)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 7a 및 7b 는 도 4 의 스텝 전압 생성부(434)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 8 은 도 3 의 모드 선택부(334)의 상세 구성을 보여주는 회로도 이다.
도 9 는 도 3 의 차동 증폭기(310)의 상세 구성을 보여주는 회로도 이다.
도 10 은 도 3 내지 도 9 에 도시된 차동 증폭기 회로(300)의 동작을 보여주는 타이밍도 이다.
도 11 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(1100)의 블록도 이다.
도 12 는 도 11 의 반도체 메모리 장치(1100)의 동작을 보여주는 타이밍도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 3 은 본 발명의 일실시예에 따른 차동 증폭기 회로(300)의 블록도 이다.
도 3 을 참조하면, 차동 증폭기 회로(300)는 차동 증폭기(310) 및 동작 제어부(320)를 포함한다.
차동 증폭기(310)는, 인에이블 신호(EN)에 응답하여 활성화되어, 정입력 단자(+)와 부입력 단자(-)로 각각 입력되는 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 차동 증폭하여 제 1 출력 신호(OUT) 및 제 2 출력 신호(OUTB)를 출력한다. 동작 제어부(320)는, 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 스텝 전압(IN_T) 및 제 2 스텝 전압(INB_T)을 상기 차동 증폭기(310)의 정 입력 단자(+)와 부입력 단자(-)에 순차적으로 인가한 후, 차동 증폭기(310)의 제 1 출력 신호(OUT) 및 제 2 출력 신호(OUTB)의 전압을 측정하여 입력 오프셋을 검출하고, 검출된 오프셋(DET_OFFSET)을 토대로 인에이블 신호(EN)의 활성화 타이밍을 조절한다.
보다 자세하게, 동작 제어부(320)는, 오프셋 제어부(330) 및 타이밍 제어부(340)를 포함한다.
오프셋 제어부(330)는, 테스트 모드 시에 일정 주기로 활성화되는 테스트 인에이블 신호(EN_T)를 생성하고, 테스트 인에이블 신호(EN_T)가 활성화될 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성하여, 테스트 인에이블 신호(EN_T) 및 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 차동 증폭기(310)의 제 1 및 제 2 입력 신호(IN, INB) 및 인에이블 신호(EN)로 제공한다. 또한, 오프셋 제어부(330)는, 차동 증폭기(310)의 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압을 측정하여 입력 오프셋을 검출하여, 검출된 오프셋(DET_OFFSET)을 출력한다. 타이밍 제어부(340)는, 검출된 오프셋(DET_OFFSET)을 토대로, 노멀 모드 시에 인에이블 신호(EN)의 활성화 타이밍을 조절한다.
보다 상세하게, 상기 오프셋 제어부(330)는, 오프셋 설정부(332), 모드 선택부(334) 및 오프셋 검출부(336)을 포함한다.
오프셋 설정부(332)는, 테스트 모드 진입을 알리는 테스트 모드 신호(TEST_MD)에 응답하여, 주기적으로 토글링하는 테스트 인에이블 신호(EN_T)를 생성하고, 테스트 인에이블 신호(EN_T)가 토글링할 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성한다. 모드 선택부(334)는 테스트 모드 신호(TEST_MD)에 응답하여, 테스트 모드 시에는 제 1 및 제 2 스텝 전압(IN_T, INB_T) 및 테스트 인에이블 신호(EN_T)를 선택하고, 노멀 모드 시에는 외부에서 입력되는 제 1 및 제 2 외부 입력 신호(IN_N, INB_N) 및 노멀 인에이블 신호(EN_N)를 선택하여, 선택된 신호들을 차동 증폭기(310)의 제 1 및 제 2 입력 신호(IN, INB) 및 인에이블 신호(EN)로 제공한다. 오프셋 검출부(336)는, 테스트 모드 신호(TEST_MD)에 응답하여, 차동 증폭기(310)의 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압을 측정하여 입력 오프셋을 검출하여 검출된 오프셋(DET_OFFSET)을 출력한다. 이 때, 노멀 인에이블 신호(EN_N)는, 오프셋 검출부(336)으로부터 출력되는 검출된 오프셋(DET_OFFSET)을 토대로 타이밍 제어부(340)에서 활성화 타이밍이 조절되어 출력되는 신호이다.
상기와 같이, 본 발명의 일실시예에서는, 테스트 모드 시에 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 스텝 전압들을 차동 증폭기의 양 단자에 순차적으로 인가한 후, 차동 증폭기의 출력 신호의 전압을 측정하여 차동 증폭기의 입력 오프셋을 검출하고, 검출된 오프셋을 토대로 차동 증폭기의 활성화 타이밍을 조절할 수 있다. 따라서, 차동 증폭기의 최적화된 동작 시점을 결정할 수 있어 파워 소모를 감소시키고 및 센싱 속도를 증가할 수 있다.
이하, 도면을 참조하여 각 구성의 상세 구성을 설명하기로 한다.
도 4 는 도 3 의 오프셋 설정부(332)의 상세 구성을 보여주는 블록도 이다.
도 4 를 참조하면, 오프셋 설정부(332)는, 제어 신호 생성부(410), 오프셋 생성부(430) 및 테스트 인에이블 신호 생성부(450)를 포함한다.
제어 신호 생성부(410)는, 테스트 모드 신호(TEST_MD)에 응답하여, 주기적으로 토글링하는 테스트 클럭 신호(TEST_CLK)를 생성한다. 오프셋 생성부(430)는, 테스트 클럭 신호(TEST_CLK)가 토글링할 때 마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성한다. 테스트 인에이블 신호 생성부(450)는, 테스트 클럭 신호(TEST_CLK)를 일정 시간 지연시켜 테스트 인에이블 신호(EN_T)를 출력한다. 이때, 테스트 인에이블 신호(EN_T)도 테스트 클럭 신호(TEST_CLK)과 마찬가지로 주기적으로 토글링하는 신호이다. 이에 따라서, 테스트 모드 시에 차동 증폭기(310)는 주기적으로 활성화된다.
보다 상세하게, 오프셋 생성부(430)는, 스텝 신호 생성부(432) 및 스텝 전압 생성부(434)를 포함한다.
스텝 신호 생성부(432)는, 테스트 클럭 신호(TEST_CLK)에 동기되어 순차적으로 활성화되는 다수 개의 스텝 신호들(S<1:10>)을 생성한다. 스텝 전압 생성부(434)는, 다수 개의 스텝 신호들(S<1:10>)에 응답하여 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성한다.
한편, 제어 신호 생성부(410)는, 테스트 모드 신호(TEST_MD)에 응답하여, 일정 구간 활성화되는 테스트 리셋 신호(TEST_RST)를 생성할 수 있다. 테스트 리셋 신호(TEST_RST)는 스텝 신호 생성부(432)를 초기화시키는데 이용될 수 있다.
도 5 는 도 4 의 제어 신호 생성부(410)의 상세 구성을 보여주는 회로도 이다.
도 5 를 참조하면, 제어 신호 생성부(410)는 클럭 신호 생성부(510) 및 리셋 신호 생성부(530)를 포함한다.
클럭 신호 생성부(510)는 테스트 모드 신호(TEST_MD)에 응답하여, 주기적으로 토글링하는 테스트 클럭 신호(TEST_CLK)를 생성한다. 일실시예에서, 클럭 신호 생성부(510)는 테스트 모드 신호(TEST_MD)에 응답하여 동작하는 링 오실레이터(512)로 구현될 수 있다. 리셋 신호 생성부(530)는 테스트 모드 신호(TEST_MD)에 응답하여, 일정 구간 활성화되는 테스트 리셋 신호(TEST_RST)를 생성한다. 리셋 신호 생성부(530)는 공지된 펄스 생성부로 구현될 수 있다.
한편, 본 발명의 실시예에서, 클럭 신호 생성부(510)에서 출력되는 테스트 클럭 신호(TEST_CLK)는 리셋 신호 생성부(530)에서 출력되는 테스트 리셋 신호(TEST_RST) 보다 늦게 토글링될 수 있도록, 클럭 신호 생성부(510) 내부에 테스트 모드 신호(TEST_MD)를 일정 시간 지연시키는 지연 회로(514)가 추가로 구비될 수 있다. 이에 따라, 테스트 리셋 신호(TEST_RST)를 먼저 활성화시킬 수 있어 안정된 회로 동작이 가능하다.
도 6a 및 도 6b 는 도 4 의 스텝 신호 생성부(432)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 6a 를 참조하면, 스텝 신호 생성부(432)는, 직렬 연결된 다수 개의 플립 플롭(FF1 ~ FF9)을 포함한다. 플립플롭(FF1 ~ FF9)은 테스트 클럭 신호(TEST_CLK)를 클럭 신호로 입력 받으며, 테스트 리셋 신호(TEST_RST)를 리셋 신호로 입력 받아, 다수 개의 스텝 신호(S<1:10>)를 출력한다, 이 때, 각 플립플롭(FF1 ~ FF9)은 앞단의 출력 신호(Q)를 자신의 입력 신호(D)로 입력 받아, 자신의 출력 신호(Q)를 뒷단의 입력 신호(D)로 출력하며, 제일 마지막 단의 플립플롭(FF9)의 출력 신호(Q)가 제일 첫 단의 플립플롭(FF1)의 입력 신호(D)로 피드백된다.
도 6b 를 참조하면, 테스트 클럭 신호(TEST_CLK)의 한 주기 동안 순차적으로 활성화되는 다수 개의 스텝 신호(S<1:10>)가 생성될 수 있다.
한편, 실시예에서는, 10 개의 스텝 신호(S<1:10>) 및 10 개의 플립플롭(FF1 ~ FF10)을 도시하였지만 이는 일례일 뿐 이로 한정되지는 않는다.
도 7a 및 7b 는 도 4 의 스텝 전압 생성부(434)의 상세 구성을 보여주는 회로도 및 파형도 이다.
도 7a 를 참조하면, 스텝 전압 생성부(434)는, 코스 전압 분배부(710), 파인 전압 분배부(730), 및 출력 선택부(750)를 포함한다.
코스 전압 분배부(710)는, 전원전압(VCC)과 접지전압(VSS) 사이의 전압 레벨을 대략적으로(coarsely) 전압 분배하여 코스 전압(VCC_α)을 출력한다. 일실시예에서, 상기 코스 전압 생성부(710)는, 접지전압(VSS)단과 전원전압(VCC)단 사이에 직렬 연결된 다수 개의 제 1 저항(R1 ~ R6)으로 구현될 수 있다. 이때, 상기 다수 개의 제 1 저항(R1 ~ R6)은 같은 저항 값을 가지도록 설계될 수 있다. 일 예로, 전원전압(VCC)이 1.8V 이라고 가정할 때, 6 개의 제 1 저항(R1 ~ R6)이 직렬 연결되어 있다면 코스 전압(VCC_α)은 0.3V, 즉, 300 mV 의 전압 레벨을 가질 수 있다.
파인 전압 분배부(730)는, 전원전압(VCC)과 코스 전압(VCC_α) 사이의 전압 레벨을 세밀하게(finely) 전압 분배하여 다수 개의 파인 전압들(DV1 ~ DV10)을 출력한다. 일실시예에서, 상기 파인 전압 생성부(730)는, 코스 전압(VCC_α)단과 전원전압(VCC)단 사이에 직렬 연결된 다수 개의 제 2 저항(DR1 ~ DR10)으로 구현될 수 있다. 이 때, 다수 개의 제 2 저항(DR1 ~ DR10)은 같은 저항 값을 가지도록 설계될 수 있다. 일 예로, 전원전압(VCC)이 1.8V 이고, 코스 전압(VCC_α)이 0.3V, 즉, 300 mV 일 때, 각 저항의 양단에 걸리는 전압차는 30 mV 가 되고, 다수 개의 파인 전압들(DV1 ~ DV10)은 1.8V 레벨로부터 30 mV 씩 순차적으로 전압 강하된 레벨을 가지게 된다.
출력 선택부(750)는, 다수 개의 스텝 신호(S<1:10>)에 응답하여 다수 개의 파인 전압들(DV1 ~ DV10) 중 하나를 선택하여 제 2 스텝 전압(INB_T)을 출력한다. 이 때, 제 1 스텝 전압(IN_T)은 전원전압(VCC) 레벨로 고정되어 있으므로 제 1 스텝 전압(IN_T) 및 제 2 스텝 전압(INB_T)은 단계적으로(stepped) 증가하는 전압 레벨 차이(△V), 즉, 30mV를 가지도록 출력된다. 일실시예에서, 출력 선택부(750)는, 각각이 다수 개의 제 2 저항(DR1 ~ DR10) 중 대응하는 하나의 일단과 제 2 스텝 전압(INB_T)의 출력단 사이에 연결되며, 게이트로 다수 개의 스텝 신호(S<1:10>) 중 해당하는 신호를 입력받는 다수 개의 트랜지스터(DT1 ~ DT10)로 구성될 수 있다. 따라서, 다수 개의 스텝 신호(S<1:10>) 중 특정 스텝 신호가 활성화되면, 다수 개의 트랜지스터(DT1 ~ DT10) 중 대응하는 트랜지스터가 턴온되고, 다수 개의 제 2 저항(DR1 ~ DR10) 중 대응하는 제 2 저항의 일단에 걸린 파인 전압이 제 2 스텝 전압(INB_T)으로 출력된다. 일 예로, 다수 개의 스텝 신호(S<1:10>) 중 스텝 신호(S2)가 활성화된 경우, 트랜지스터(DT2)가 턴온되고 제 2 저항(DR2)의 일단에 걸린 파인 전압(DV2)이 제 2 스텝 전압(INB_T)으로 출력된다.
도 7b 를 참조하면, 다수 개의 스텝 신호(S<1:10>)가 순차적으로 활성화될 때마다 다수 개의 트랜지스터(DT1 ~ DT10)도 순차적으로 턴온되고, 다수 개의 제 2 저항(DR1 ~ DR10)의 일단에 걸린 파인 전압(DV1 ~ DV10)이 순차적으로 제 2 스텝 전압(INB_T)으로 출력된다. 따라서, 단계적으로(stepped) 증가하는 전압 레벨 차이(△V), 즉, 30mV를 가지는 제 1 스텝 전압(IN_T) 및 제 2 스텝 전압(INB_T)이 출력된다.
도 8 은 도 3 의 모드 선택부(334)의 상세 구성을 보여주는 회로도 이다.
도 8 을 참조하면, 모드 선택부(334)는 제 1 내지 제 3 선택부(810, 830, 850)를 포함한다.
제 1 선택부(810)는 테스트 모드 신호(TEST_MD)에 응답하여, 제 1 외부 입력 신호(IN_N) 혹은 제 1 스텝 전압(IN_T) 중 하나를 선택하여 제 1 입력 신호(IN)로 출력한다. 제 2 선택부(830)는 테스트 모드 신호(TEST_MD)에 응답하여, 제 2 외부 입력 신호(INB_N) 혹은 제 2 스텝 전압(INB_T) 중 하나를 선택하여 제 2 입력 신호(INB)로 출력한다. 제 3 선택부(850)는 테스트 모드 신호(TEST_MD)에 응답하여, 노멀 인에이블 신호(EN_N) 혹은 테스트 인에이블 신호(EN_T) 중 하나를 선택하여 인에이블 신호(EN)로 출력한다.
즉, 모드 선택부(334)는 테스트 모드 시에는 제 1 및 제 2 스텝 전압(IN_T, INB_T) 및 테스트 인에이블 신호(EN_T)를 선택하고, 노멀 모드 시에는 외부에서 입력되는 제 1 및 제 2 외부 입력 신호(IN_N, INB_N) 및 노멀 인에이블 신호(EN_N)를 선택하여, 선택된 신호들을 차동 증폭기(310)의 제 1 및 제 2 입력 신호(IN, INB) 및 인에이블 신호(EN)로 제공할 수 있다.
도 9 는 도 3 의 차동 증폭기(310)의 상세 구성을 보여주는 회로도 이다.
도 9 를 참조하면, 차동 증폭기(310)는, 입력부(910), 제 1 예비 구동부(920), 제 2 예비 구동부(930), 제 1 구동부(940), 제 2 구동부(950), 초기화부(960) 및 인에이블부(970)를 포함한다.
입력부(910)는, 정입력 단자(+)와 부입력 단자(-)로 각각 입력되는 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 입력 받는다. 제 1 예비 구동부(920)는, 전원전압(VCC)을 풀업 구동전압으로 제 1 노드(ND1)의 전압을 풀다운 구동전압으로 사용하여, 예비 부출력 노드(POUTB)에 응답해 예비 정출력 노드(POUT)를 구동한다. 제 2 예비 구동부(930)는, 전원전압(VCC)을 풀업 구동전압으로 제2노드(ND2)의 전압을 풀다운 구동 전압으로 사용하여, 예비 정출력 노드(POUT)에 응답해 예비 부출력 노드(POUTB)를 구동한다. 제 1 구동부(940)는, 예비 정출력 노드(POUT)에 응답해 제 1 출력 신호(OUT)단을 구동한다. 제 2 구동부(950)는, 예비 부출력 노드(POUTB)에 응답해 제 2 출력 신호(OUTB)단을 구동한다. 초기화부(960)는, 인에이블 신호(EN)가 비활성화될 때, 차동 증폭기(310)의 제 1 및 제 2 출력 신호(OUT, OUTB)를 초기화한다. 인에이블부(970)는 인에이블 신호(EN)의 활성화에 응답하여, 차동 증폭기(310)가 동작할 수 있도록 바이어스를 공급한다.
이하, 도면을 참조하여, 본 발명의 일실시예에 따른 차동 증폭기 회로의 동작을 설명한다.
도 10 은 도 3 내지 도 9 에 도시된 차동 증폭기 회로(300)의 동작을 보여주는 타이밍도 이다.
도 10 을 참조하면, 테스트 모드 진입을 알리는 테스트 모드 신호(TEST_MD)가 활성화되면, 오프셋 설정부(332)의 제어 신호 생성부(410)는 일정 구간 로우 레벨로 활성화되는 테스트 리셋 신호(TEST_RST)를 생성한다. 또한, 제어 신호 생성부(410)는 테스트 리셋 신호(TEST_RST)의 활성화 타이밍 보다 조금 느린 시점에서 주기적으로 토글링하는 테스트 클럭 신호(TEST_CLK)를 생성한다.
오프셋 설정부(332)의 오프셋 생성부(430)는, 테스트 리셋 신호(TEST_RST) 및 테스트 클럭 신호(TEST_CLK)에 응답하여, 테스트 클럭 신호(TEST_CLK)가 토글링할 때 마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성한다. 또한, 오프셋 설정부(332)의 테스트 인에이블 신호 생성부(450)는, 테스트 클럭 신호(TEST_CLK)를 일정 시간 지연시켜 테스트 인에이블 신호(EN_T)를 출력한다. 이 때, 테스트 모드 신호(TEST_MD)가 활성화되어 있으므로, 모드 선택부(334)는 제 1 및 제 2 스텝 전압(IN_T, INB_T) 및 테스트 인에이블 신호(EN_T)를 선택하고, 선택된 신호들을 차동 증폭기(310)의 제 1 및 제 2 입력 신호(IN, INB) 및 인에이블 신호(EN)로 제공한다.
차동 증폭기(310)는 인에이블 신호(EN)에 응답하여 활성화되어, 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 차동 증폭하여 제 1 출력 신호(OUT) 및 제 2 출력 신호(OUTB)를 출력한다.
오프셋 검출부(336)는 테스트 모드 신호(TEST_MD)에 응답하여, 차동 증폭기(310)의 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압을 측정하여 입력 오프셋을 검출하여 검출된 오프셋(DET_OFFSET)을 출력한다. 이 때, 제 1 및 제 2 스텝 전압(IN_T, INB_T)의 전압 레벨 차이(△V)가 센싱 임계 전압값(Vth) 보다 크지 않은 경우, 차동 증폭기(310)가 정상적인 증폭 동작을 수행하지 못하여 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압이 타겟 레벨, 예를 들어, 로직 하이 레벨을 가지지 못하게 된다. 따라서, 오프셋 검출부(336)는 제 1 출력 신호(OUT)의 전압이 타겟 레벨을 가지지 못한 경우를 페일(FAIL)로 판단하고, 제 1 출력 신호(OUT)의 전압이 타겟 레벨을 가지는 경우를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 제 1 및 제 2 스텝 전압(IN_T, INB_T)의 전압 레벨 차이(△V)를 검출된 오프셋(DET_OFFSET)으로 출력한다. 예를 들어, 도 10 에 도시된 바와 같이, 제 1 출력 신호(OUT)가 로직 하이 레벨이 될 때를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 제 1 및 제 2 스텝 전압(IN_T, INB_T)의 전압 레벨 차이(△V), 즉, 90 mV 를 검출된 오프셋(DET_OFFSET)으로 출력한다.
타이밍 제어부(340)는 검출된 오프셋(DET_OFFSET)을 토대로, 노멀 모드 시에 인에이블 신호(EN)의 활성화 타이밍을 조절할 수 있다.
상기와 같이, 본 발명의 실시예에 따르면, 테스트 모드 시에, 차동 증폭기에 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 입력 전압들을 인가한 후 출력 전압을 측정하여 차동 증폭기의 입력 오프셋(offset)을 검출한다. 노멀 모드 시에는, 상기 검출된 오프셋(DET_OFFSET)을 토대로, 차동 증폭기의 활성화 타이밍을 결정함으로써 최적화된 동작 시점을 결정할 수 있다. 이에 따라, 차동 증폭기의 파워 소모를 감소시키고 및 센싱 속도를 증가할 수 있다는 효과가 있다.
이하, 본 발명의 다른 실시예에 따라 차동 증폭기로 구현된 센스 앰프를 이용하는 반도체 메모리 장치에 대해 설명하고자 한다.
도 11 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(1100)의 블록도 이다. 도 11 에 도시된 반도체 메모리 장치(1100)는 전체 구성 중에서 본 발명의 실시예에 따른 특징을 설명하기 위한 구성, 즉, 센스 앰프 회로의 오프셋을 검출하여 활성화 타이밍을 설정하는 구성 위주로 도시되어 있다.
도 11 을 참조하면, 반도체 메모리 장치(1100)는, 입출력 센스 앰프(IOSA)부(1110) 및 동작 제어부(1120)을 포함한다.
입출력 센스 앰프(IOSA)부(1110)는, 인에이블 신호(EN)에 응답하여 활성화되는 다수 개의 입출력 센스 앰프들(IOSA)을 구비한다. 입출력 센스 앰프(IOSA)부(1110)는, 로컬 I/O 라인쌍(LI0<0:7>, LIOB<0:7>)을 통해 전달되는 데이터를 감지 증폭하여 출력 데이터를 글로벌 I/O 라인쌍(GI0<0:7>, GIOB<0:7>)으로 출력한다.
동작 제어부(1120)는, 테스트 모드 신호(TEST_MD)에 응답하여, 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 신호들을 상기 각 입출력 센스 앰프(IOSA)의 입력 단자에 순차적으로 인가한 후, 각 입출력 센스 앰프(IOSA)의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하고, 검출된 오프셋을 토대로 인에이블 신호(EN)의 활성화 타이밍을 조절한다. 도 11 의 동작 제어부(1120)는 도 3 의 동작 제어부(320)와 실질적으로 동일한 구성을 가지므로 상세한 설명을 생략하기로 한다.
도 12 는 도 11 의 반도체 메모리 장치(1100)의 동작을 보여주는 타이밍도 이다.
도 12 를 참조하면, 테스트 모드 진입을 알리는 테스트 모드 신호(TEST_MD)가 활성화되면, 동작 제어부(1110) 내의 오프셋 설정부는 일정 구간 로우 레벨로 활성화되는 테스트 리셋 신호(TEST_RST)를 생성하고, 테스트 리셋 신호(TEST_RST)의 활성화 타이밍 보다 조금 느린 시점에서 주기적으로 토글링하는 테스트 클럭 신호(TEST_CLK)를 생성한다.
오프셋 설정부는, 테스트 리셋 신호(TEST_RST) 및 테스트 클럭 신호(TEST_CLK)에 응답하여, 테스트 클럭 신호(TEST_CLK)가 토글링할 때 마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 제 1 및 제 2 스텝 전압(IN_T, INB_T)을 생성한다. 또한, 오프셋 설정부는, 테스트 클럭 신호(TEST_CLK)를 일정 시간 지연시켜 테스트 인에이블 신호(EN_T)를 출력한다. 이 때, 테스트 모드 신호(TEST_MD)가 활성화되어 있으므로, 모드 선택부는 제 1 및 제 2 스텝 전압(IN_T, INB_T) 및 테스트 인에이블 신호(EN_T)를 선택하고, 선택된 신호들을 모든 입출력 센스 앰프들(IOSA)의 제 1 및 제 2 입력 신호(IN<0:7>, INB<0:7>) 및 인에이블 신호(EN)로 제공한다.
입출력 센스 앰프들(IOSA)은 인에이블 신호(EN)에 응답하여 활성화되어, 해당 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 각각 감지 증폭하여 다수 개의 제 1 출력 신호들(OUT<0:7>) 및 제 2 출력 신호들(OUTB<0:7>)를 출력한다.
오프셋 검출부는 테스트 모드 신호(TEST_MD)에 응답하여, 각 입출력 센스 앰프들(IOSA)의 제 1 및 제 2 출력 신호들(OUT<0:7>, OUTB<0:7>)의 전압을 측정하여 입력 오프셋을 검출하여 검출된 오프셋(DET_OFFSET)을 출력한다. 이 때, 오프셋 검출부는 입출력 센스 앰프들(IOSA)의 제 1 출력 신호들(OUT<0:7>)의 전압 중 하나라도 타겟 레벨을 가지지 못한 경우를 페일(FAIL)로 판단하고, 입출력 센스 앰프들(IOSA)의 제 1 출력 신호들(OUT<0:7>)의 모든 전압이 타겟 레벨을 가지는 경우를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 제 1 및 제 2 스텝 전압(IN_T, INB_T)의 전압 레벨 차이(△V)를 검출된 오프셋(DET_OFFSET)으로 출력한다. 예를 들어, 도 12 에 도시된 바와 같이, 제 1 출력 신호들(OUT<0:7>)이 모두 '11111111'이 될 때를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 제 1 및 제 2 스텝 전압(IN_T, INB_T)의 전압 레벨 차이(△V), 즉, 120 mV 를 검출된 오프셋(DET_OFFSET)으로 출력한다. 한편, 실시예에서는, 모든 제 1 출력 신호들(OUT<0:7>)이 모두 '11111111'이 될 때를 패스(PASS)로 판단하는 경우를 설명하고 있지만, 디자인 옵션에 따라, 패스(PASS)로 판단하는 기준을 변경할 수 있다. 즉, 타겟 레벨에 도달하는 전압 레벨을 가지는 제 1 출력 신호들(OUT<0:7>)의 개수가 N개(N < 전체 입출력 센스 앰프들(IOSA)의 전체 개수)일 때, 패스(PASS)인 경우로 판단할 수 있다.
타이밍 제어부는 검출된 오프셋(DET_OFFSET)을 토대로, 노멀 모드 시에 인에이블 신호(EN)의 활성화 타이밍을 조절할 수 있다.
상기와 같이, 본 발명의 실시예에 따르면, 반도체 메모리 장치에서, 테스트 모드를 이용하여 다수 개의 입출력 센스 앰프들(IOSA)의 입력 오프셋(offset)을 검출하고, 이를 이용하여 다수 개의 입출력 센스 앰프들(IOSA)의 활성화 타이밍을 결정함으로써 최적화된 동작 시점을 결정할 수 있다. 이 때, 활성화 타이밍은 모든 입출력 센스 앰프들(IOSA)이 정상적인 증폭 동작을 수행하는 경우로 조절할 수도 있고, 모든 입출력 센스 앰프들(IOSA) 중 일부 모든 입출력 센스 앰프들(IOSA)만이 정상적인 증폭 동작을 수행하는 경우로 조절할 수도 있다. 이에 따라, 차동 증폭기의 파워 소모를 감소시키고 및 센싱 속도를 증가할 수 있다는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310: 차동 증폭기 320: 동작 제어부
330: 오프셋 제어부 332: 오프셋 설정부
334: 모드 선택부 336: 오프셋 검출부
340: 타이밍 제어부
330: 오프셋 제어부 332: 오프셋 설정부
334: 모드 선택부 336: 오프셋 검출부
340: 타이밍 제어부
Claims (20)
- 인에이블 신호에 응답하여 활성화되어, 입력 단자로 입력되는 입력 신호들을 차동 증폭하여 출력하는 차동 증폭기; 및
테스트 모드 시에, 일정 주기로 활성화되는 테스트 인에이블 신호를 상기 인에이블 신호로 제공하고, 상기 테스트 인에이블 신호가 활성화될 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 스텝 전압들을 상기 차동 증폭기의 입력 단자에 순차적으로 인가한 후, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하고, 노멀 모드 시에 검출된 오프셋을 토대로 상기 인에이블 신호의 활성화 타이밍을 조절하는 동작 제어부
를 포함하는 차동 증폭 회로.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 동작 제어부는,
상기 테스트 모드 시에 상기 스텝 전압들 및 상기 테스트 인에이블 신호를 생성하는 오프셋 설정부;
상기 테스트 모드 시에 상기 스텝 전압들 및 상기 테스트 인에이블 신호를 선택하고, 상기 노멀 모드 시에 외부 입력 신호들 및 노멀 인에이블 신호를 선택하여, 상기 차동 증폭기의 입력 신호들 및 상기 인에이블 신호로 제공하는 모드 선택부;
상기 테스트 모드 시에 상기 차동 증폭기의 출력 신호의 전압을 측정하여 상기 입력 오프셋(offset)을 검출하는 오프셋 검출부; 및
상기 검출된 오프셋을 토대로, 상기 노멀 인에이블 신호의 활성화 타이밍을 조절하는 타이밍 제어부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 오프셋 설정부는,
테스트 모드 신호에 응답하여, 주기적으로 토글링하는 테스트 클럭 신호를 생성하는 제어 신호 생성부;
상기 테스트 클럭 신호가 토글링할 때 마다 상기 스텝 전압들을 생성하는 오프셋 생성부; 및
상기 테스트 클럭 신호를 일정 시간 지연시켜 상기 테스트 인에이블 신호를 출력하는 테스트 인에이블 신호 생성부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 오프셋 생성부는,
상기 테스트 클럭 신호에 동기되어 순차적으로 활성화되는 다수 개의 스텝 신호들을 생성하는 스텝 신호 생성부; 및
상기 다수 개의 스텝 신호들에 응답하여 상기 스텝 전압들을 생성하는 스텝 전압 생성부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 스텝 신호 생성부는,
직렬 연결되어, 상기 테스트 클럭 신호에 동기되어 상기 스텝 신호들을 출력하는 다수 개의 플립플롭들을 포함하며,
각 플립플롭은 앞단의 출력 신호를 자신의 입력 신호로 입력받아, 자신의 출력 신호를 뒷단의 입력 신호로 출력하며, 제일 마지막 단의 플립플롭의 출력 신호가 제일 첫 단의 플립플롭의 입력 신호로 피드백되는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제어 신호 생성부는, 상기 테스트 모드 신호에 응답하여, 일정 구간 활성화되는 테스트 리셋 신호를 생성하고,
상기 다수 개의 플립플롭들은, 상기 테스트 리셋 신호에 응답하여 리셋되는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 스텝 전압 생성부는,
전원 전압과 접지 전압 사이의 전압 레벨을 대략적으로(coarsely) 전압 분배하여 코스 전압을 출력하는 코스 전압 분배부;
상기 전원 전압과 상기 코스 전압 사이의 전압 레벨을 세밀하게(finely) 전압 분배하여 다수 개의 파인 전압들을 출력하는 파인 전압 분배부; 및
상기 다수 개의 스텝 신호들에 응답하여 상기 다수 개의 파인 전압들 중 하나를 선택하여 상기 스텝 전압들을 출력하는 출력 선택부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 스텝 전압 생성부는,
상기 전원 전압 및 상기 선택된 파인 전압을 상기 스텝 전압들로 출력하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 오프셋 검출부는,
상기 차동 증폭기의 출력 신호의 전압이 타겟 레벨을 가지지 못한 경우를 페일(FAIL)로 판단하고, 상기 출력 신호의 전압이 타겟 레벨을 가지는 경우를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 스텝 전압들의 전압 레벨 차이(△V)를 상기 입력 오프셋으로 검출
하는 것을 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 차동 증폭기는,
상기 입력 단자들로 입력되는 상기 입력 신호들을 입력 받는 입력부;
전원 전압을 풀업 구동전압으로 제 1 노드의 전압을 풀다운 구동전압으로 사용하여, 예비 부출력 노드에 응답해 예비 정출력 노드를 구동하는 제 1 예비 구동부;
상기 전원 전압을 풀업 구동전압으로 제 2 노드의 전압을 풀다운 구동 전압으로 사용하여, 상기 예비 정출력 노드에 응답해 상기 예비 부출력 노드를 구동하는 제 2 예비 구동부;
상기 예비 정출력 노드에 응답해 출력 신호단을 구동하는 구동부; 및
상기 인에이블 신호의 활성화에 응답하여, 바이어스를 공급하는 인에이블부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 인에이블 신호에 응답하여 활성화되어, 입력 단자로 입력되는 입력 신호들을 차동 증폭하여 출력하는 차동 증폭기;
테스트 모드 시에, 일정 주기로 활성화되는 테스트 인에이블 신호를 생성하고, 상기 테스트 인에이블 신호가 활성화될 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 스텝 전압들을 생성하여, 상기 테스트 인에이블 신호 및 상기 스텝 전압들을 상기 차동 증폭기의 입력 신호들 및 인에이블 신호로 제공하고, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 입력 오프셋(offset)을 검출하는 오프셋 제어부; 및
상기 검출된 오프셋을 토대로, 노멀 모드 시에 상기 인에이블 신호의 활성화 타이밍을 조절하는 타이밍 제어부
를 포함하는 차동 증폭 회로.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 오프셋 제어부는,
상기 테스트 모드 시에, 주기적으로 토글링하는 테스트 클럭 신호를 생성하고, 이를 토대로 상기 스텝 전압들 및 상기 테스트 인에이블 신호를 생성하는 오프셋 설정부; 및
상기 테스트 모드 시에, 상기 차동 증폭기의 출력 신호의 전압을 측정하여 상기 입력 오프셋(offset)을 검출하는 오프셋 검출부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 오프셋 설정부는,
테스트 모드 신호에 응답하여, 상기 테스트 클럭 신호 및 일정 구간 활성화되는 테스트 리셋 신호를 생성하는 제어 신호 생성부;
상기 테스트 클럭 신호에 동기되어 순차적으로 활성화되는 다수 개의 스텝 신호들을 생성하는 스텝 신호 생성부;
상기 다수 개의 스텝 신호들에 응답하여 상기 스텝 전압들을 생성하는 스텝 전압 생성부; 및
상기 테스트 클럭 신호를 일정 시간 지연시켜 상기 테스트 인에이블 신호를 출력하는 테스트 인에이블 신호 생성부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 제어 신호 생성부는,
상기 테스트 모드 신호에 응답하여, 상기 테스트 클럭 신호를 생성하는 링 오실레이터; 및
상기 테스트 모드 신호에 응답하여, 상기 테스트 리셋 신호를 생성하는 펄스 생성부
를 포함하며, 상기 테스트 리셋 신호는 상기 테스트 클럭 신호 보다 더 빨리 활성화되는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 스텝 신호 생성부는,
직렬 연결되어, 상기 테스트 리셋 신호에 따라 리셋되며, 상기 테스트 클럭 신호에 동기되어 상기 스텝 신호들을 출력하는 다수 개의 플립플롭들을 포함하며,
각 플립플롭은 앞단의 출력 신호를 자신의 입력 신호로 입력받아, 자신의 출력 신호를 뒷단의 입력 신호로 출력하며, 제일 마지막 단의 플립플롭의 출력 신호가 제일 첫 단의 플립플롭의 입력 신호로 피드백되는 것
을 특징으로 하는 차동 증폭 회로.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 스텝 전압 생성부는,
전원 전압과 접지 전압 사이의 전압 레벨을 대략적으로(coarsely) 전압 분배하여 코스 전압을 출력하는 코스 전압 분배부;
상기 전원 전압과 상기 코스 전압 사이의 전압 레벨을 세밀하게(finely) 전압 분배하여 다수 개의 파인 전압들을 출력하는 파인 전압 분배부; 및
상기 다수 개의 스텝 신호들에 응답하여 상기 다수 개의 파인 전압들 중 하나를 선택하여 상기 스텝 전압들을 출력하는 출력 선택부
를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 오프셋 검출부는,
상기 차동 증폭기의 출력 신호의 전압이 타겟 레벨을 가지지 못한 경우를 페일(FAIL)로 판단하고, 상기 출력 신호의 전압이 타겟 레벨을 가지는 경우를 패스(PASS)로 판단하여, 페일(FAIL)에서 패스(PASS)로 전환되는 시점의 스텝 전압들의 전압 레벨 차이(△V)를 상기 입력 오프셋으로 검출하는 것
을 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 인에이블 신호에 응답하여 활성화되며, 다수 개의 로컬 라인 쌍의 데이터를 감지 증폭하여 다수 개의 글로벌 라인 쌍으로 출력하는 N 개(N은 1 이상의 자연수)의 센스 앰프들을 포함하는 센스 앰프 회로; 및
테스트 모드 시, 일정 주기로 활성화되는 테스트 인에이블 신호를 상기 인에이블 신호로 제공하고, 상기 테스트 인에이블 신호가 활성화될 때마다 단계적으로(stepped) 증가하는 전압 레벨 차이(△V)를 가지는 스텝 전압들을 상기 각 센스 앰프의 입력 단자에 순차적으로 인가한 후, 상기 센스 앰프들의 출력 신호들의 전압을 측정하여 입력 오프셋(offset)을 검출하는 오프셋 제어부; 및
검출된 오프셋을 토대로, 노멀 모드 시에 상기 인에이블 신호의 활성화 타이밍을 조절하는 타이밍 제어부
를 포함하는 반도체 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 타이밍 제어부는,
상기 테스트 모드 시에 상기 스텝 전압들 및 상기 테스트 인에이블 신호를 생성하는 오프셋 설정부;
상기 테스트 모드 시에 상기 스텝 전압들 및 상기 테스트 인에이블 신호를 선택하고, 노멀 모드 시에 상기 로컬 라인 쌍의 데이터 및 노멀 인에이블 신호를 선택하여, 상기 각 센스 앰프의 입력 신호들 및 상기 인에이블 신호로 제공하는 모드 선택부; 및
상기 테스트 모드 시에 상기 센스 앰프들의 출력 신호들의 전압을 측정하여 상기 입력 오프셋(offset)을 검출하는 오프셋 검출부
를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 오프셋 검출부는,
상기 각 센스 앰프의 출력 신호의 전압이 타겟 레벨을 가지지 못한 경우를 페일(FAIL)로 판단하고, 상기 출력 신호의 전압이 타겟 레벨을 가지는 경우를 패스(PASS)로 판단하여, 패스(PASS) 상태의 센스 앰프의 개수가 특정 수 보다 큰 시점의 스텝 전압들의 전압 레벨 차이(△V)를 상기 입력 오프셋으로 검출하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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