KR100849074B1 - 반도체 메모리 장치 - Google Patents

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KR100849074B1 KR1020070091765A KR20070091765A KR100849074B1 KR 100849074 B1 KR100849074 B1 KR 100849074B1 KR 1020070091765 A KR1020070091765 A KR 1020070091765A KR 20070091765 A KR20070091765 A KR 20070091765A KR 100849074 B1 KR100849074 B1 KR 100849074B1
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Abstract

본 발명은 오버 드라이빙과 노멀 드라이빙을 순차적으로 수행하는 드라이버를 포함하는 반도체 메모리 장치에 관한 것으로서, 드라이브 신호를 출력하며, 노멀 드라이브 전압보다 높은 레벨의 오버 드라이브 전압으로써 상기 드라이브 신호를 오버 드라이빙한 후, 상기 노멀 드라이브 전압으로써 상기 드라이브 신호를 노멀 드라이빙하는 드라이버; 및 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 시 이전 상기 오버 드라이빙에 의한 상기 노멀 드라이브 전압 변화를 보상하는 드라이브 전압 조절부;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 오버 드라이빙과 노멀 드라이빙을 순차적으로 수행하는 드라이버를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 소정 노드를 최대한 빨리 타겟 레벨로 상승시킬 필요가 있을 때 초기 동작시 상기 노드를 타겟보다 높은 레벨로 오버 드라이빙(Overdriving)시키는 방법을 주로 사용한다.
일 예로, 비트라인 쌍을 감지 증폭하는 감지 증폭기는 풀 업 드라이브 노드(RTO)과 풀 다운 드라이브 노드(SB)에서 각각 공급되는 드라이브 전압으로써 비트라인 쌍을 증폭한다. 이때, 비트라인 쌍을 빠르게 감지 증폭하기 위해, 종래에는 최초 풀 업 드라이브 노드(RTO)로 코어 전압 VCORE보다 높은 레벨의 전압, 예를 들어, 전원 전압 VDD이 공급되어 오버 드라이빙되고, 충분히 감지된 이후에는 풀 업 드라이브 노드(RTO)로 코어 전압 VCORE이 공급된다. 즉, 감지 증폭기의 풀 업 드라이브 노드(RTO)는 초기에 전원 전압 VDD단과 연결되고, 소정 시간 뒤에는 코어 전압 VCORE단과 연결된다.
하지만, 풀 업 드라이브 노드(RTO)가 코어 전압 VCORE단과 연결될 때 이전에 전원 전압 VDD단에서 흐르는 전류가 코어 전압 VCORE단으로 유입됨에 따라 코어 전압 VCORE의 레벨이 상승하는 문제점이 있다.
이러한 오버 드라이빙에 의한 코어 전압 VCORE의 레벨 상승을 도 1을 참조하여 살펴보면, 비트라인 쌍의 감지 증폭 동작은 풀 업 드라이브 노드(RTO)로 전원 전압 VDD이 공급되는 오버 드라이빙 구간(A)과, 풀 업 드라이브 노드(RTO)로 코어 전압 VCORE이 공급되는 노멀 드라이빙 구간(B)으로 나누어질 수 있다.
이때, 풀 업 드라이브 노드(RTO)에 인가된 전원 전압 VDD으로 인하여 노멀 드라이빙이 시작되는 시점에 코어 전압 VCORE의 레벨이 코어 전압 VCORE 목표치보다 △V1만큼 상승할 수 있다. 상승한 코어 전압 VCORE은 트랜지스터의 누설(Leakage) 현상이나 코어 전압 VCORE의 레벨 안정을 위해 코어 전압 드라이버에 연결되는 아주 작은 사이즈의 트랜지스터를 통해 방전될 수 있으나, 그 방전 효과가 극히 미미하여 △V1보다 훨씬 작은 △V2만큼의 방전이 이루어진다. 결국, 실제 코어 전압 VCORE의 레벨이 목표치보다 높은 레벨로 유지될 수 있는 문제점이 있다.
이러한 문제점을 해결하기 위해, 종래에는 오버 드라이빙 이후 코어 전압 VCORE을 목표 레벨로 강제로 하강시키는 디스차지 회로가 코어 전압 드라이버의 출력단에 연결된 구조가 제시되었다.
즉, 종래의 디스차지 회로는 코어 전압 드라이버의 출력단에 연결된 풀 다운 트랜지스터를 포함하며, 오버 드라이빙 이후 소정 시간 동안 코어 전압 VCORE과 타겟 전압을 비교하여 코어 전압 VCORE이 타겟 전압보다 높은 경우 상기 풀 다운 트 랜지스터를 이용하여 코어 전압 VCORE을 디스차지시킨다.
하지만, 이러한 구성을 갖는 종래의 디스차지 회로는 풀 다운 트랜지스터의 사이즈에 따라 코어 전압 VCORE의 디스차지 양이 결정되므로, 코어 전압 VCORE을 타겟 레벨로 일정하게 유지시키기 어려운 문제점이 있다.
즉, 도 2의 (a)에 도시된 바와 같이, 풀 다운 트랜지스터의 사이즈가 큰 경우, 코어 전압 VCORE이 과도하게 디스차지되어 코어 전압 VCORE 레벨이 타겟 코어 전압(Target VCORE)보다 하강하는 경우가 발생할 수 있다. 이 경우, 코어 전압 드라이버는 코어 전압 VCORE을 타겟 레벨로 맞추기 위해 다시 코어 전압 VCORE의 레벨을 상승시키므로, 오버 드라이빙 이후 디스차지 회로가 동작하는 디스차지 구간(C) 동안 코어 전압 VCORE의 레벨이 출렁거리는 링잉(Ringing) 현상이 발생할 수 있으며, 전류 낭비 또한 커지는 문제점이 있다.
반면에, 도 2의 (b)에 도시된 바와 같이, 풀 다운 트랜지스터의 사이즈가 작은 경우, 코어 전압 VCORE이 충분히 디스차지되지 않아서 타겟 레벨보다 높은 레벨로 유지되는 경우가 발생할 수 있는 문제점이 있다.
이러한 문제들은 불량 분석시 풀 다운 트랜지스터의 사이즈 튜닝(Tuning), 코어 전압 디스차지 시간 튜닝, 및 디스차지 회로의 응답 속도 튜닝 등을 통해 개선될 수 있으나, 그만큼 시간 및 비용 낭비를 초래하게 되는 문제점이 있다.
상기한 바와 같은 모든 문제는 전원 전압 VDD의 레벨 변동에 대응하여 오버 드라이빙 전류량이 변하기 때문에 주로 발생한다.
즉, 전원 전압 VDD의 레벨이 상승하면 오버 드라이빙 전류량이 늘어나고, 전 원 전압 VDD의 레벨이 하강하면 오버 드라이빙 전류량이 감소한다. 하지만, 종래의 디스차지 회로에서 코어 전압 VCORE을 디스차지하는 양이 일정하므로, 전원 전압 VDD의 레벨이 상승할 때 디스차지 양이 상대적으로 적은 경우 코어 전압 VCORE의 레벨이 타겟 레벨보다 상승할 수 있으며, 전원 전압 VDD의 레벨이 하강할 때 디스차지 양이 상대적으로 많은 경우 코어 전압 VCORE 레벨보다 하강할 수 있다.
이와 같이 전원 전압 VDD의 레벨 변동에 대응하여 코어 전압 VCORE의 레벨이 변하는 경우 상기 코어 전압 VCORE을 사용하는 회로의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 오버 드라이빙에 의한 노멀 드라이브 전압 레벨 변화를 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 소정 노드의 오버 드라이빙 이후 노멀 드라이빙 구간 동안 상기 노드를 노멀 드라이빙의 타겟 레벨로 유지시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 오버 드라이빙에 의한 노멀 드라이브 전압 레벨 상승분을 적절히 디스차지시켜 상기 노멀 드라이브 전압 레벨 조절에 따른 비용 및 시간 낭비를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 비트라인 쌍을 감지 증폭하는 감지 증폭기의 풀 업 구동 노드로 오버 드라이브 전압과 노멀 드라이브 전압이 순차적으로 공급되는 경우, 상기 오버 드라이브 전압에 의한 상기 노멀 드라이브 전압의 레벨 변화를 방지하여 상기 감지 증폭기의 풀 업 동작 신뢰성을 확보할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일면에 따른 반도체 메모리 장치는, 드라이브 신호를 출력하며, 노멀 드라이브 전압보다 높은 레벨의 오버 드라이브 전압으로써 상기 드라이브 신호를 오버 드라이빙한 후, 상기 노멀 드라이브 전압으로써 상기 드라이브 신호를 노멀 드라이빙하는 드라이버; 및 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 시 이전 상기 오버 드라이빙에 의한 상기 노멀 드라이브 전압 변화 를 보상하는 드라이브 전압 조절부;를 포함함을 특징으로 한다.
여기서, 상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 동안 상기 검출 결과에 대응되게 상기 노멀 드라이브 전압의 디스차지를 제어함으로써, 상기 노멀 드라이브 전압을 타겟 레벨로 조절함이 바람직하다.
특히, 상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 동안 상기 검출 결과에 대응되게 상기 노멀 드라이브 전압의 디스차지 시간을 조절함이 바람직하다.
또한, 상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 내에 상기 검출 결과에 대응되는 디스차지 구간을 설정하고, 상기 디스차지 구간 동안 상기 노멀 드라이브 전압을 상기 타겟 레벨로 디스차지시킴이 바람직하다.
한편, 상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압은 외부 전압임이 바람직하며, 특히, 상기 내부 전압은 코어 전압이고, 상기 외부 전압은 전원 전압임이 바람직하다.
그리고, 상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨이 바람직하다.
본 발명의 다른 면에 따른 반도체 메모리 장치는, 드라이브 신호를 출력하며, 노멀 드라이브 전압보다 높은 레벨의 오버 드라이브 전압으로써 상기 드라이브 신호를 오버 드라이빙한 후, 상기 노멀 드라이브 전압으로써 상기 드라이브 신호를 노멀 드라이빙하는 드라이버; 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 내에 상기 검출 결과에 대응되는 인에이블 구간을 갖는 디스차지 인에이블 신호를 출력하는 디스차지 구간 설정부; 및 상기 디스차지 인에이블 신호의 인에이블 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 타겟 레벨로 조절하는 디스차지부;를 포함함을 특징으로 한다.
상기 디스차지 구간 설정부는 상기 검출된 오버 드라이브 전압이 제 1 레벨일 때 제 1 인에이블 구간을 갖는 상기 디스차지 인에이블 신호를 출력하고, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 높을 때 상기 제 1 인에이블 구간보다 넓은 구간을 갖는 상기 디스차지 인에이블 신호를 출력하며, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 낮을 때 상기 제 1 인에이블 구간보다 좁은 구간을 갖는 상기 디스차지 인에이블 신호를 출력함이 바람직하다.
이러한 디스차지 구간 설정부는, 상기 오버 드라이브 전압의 레벨을 검출하는 전압 검출부; 상기 노멀 드라이빙 구간 내에 서로 다른 인에이블 구간을 갖는 펄스들을 발생하는 펄스 발생부; 및 상기 검출된 오버 드라이브 전압 레벨에 대응되는 상기 펄스들 중 어느 하나를 선택하여 상기 디스차지 인에이블 신호로 출력하는 펄스 선택부;를 포함함이 바람직하다.
여기서, 상기 전압 검출부는 상기 오버 드라이브 전압을 레벨 구간별로 나누어 검출하여 상기 각 구간에 대응되는 다수의 검출 신호를 출력하되, 상기 다수의 검출 신호 중 상기 오버 드라이브 전압 레벨이 형성되는 구간에 대응되는 검출 신호를 인에이블시켜 출력함이 바람직하다.
그리고, 상기 펄스 발생부는 상기 노멀 드라이빙의 인에이블을 제어하는 노멀 드라이브 인에이블 신호를 이용하여 상기 다수의 펄스를 발생함이 바람직하다.
또한, 상기 펄스 선택부는 상기 검출된 오버 드라이브 전압이 제 1 전압 레벨일 때 상기 다수의 펄스 중 제 1 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력하고, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 높을 때 상기 다수의 펄스 중 상기 제 1 펄스보다 넓은 인에이블 구간을 갖는 제 2 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력하며, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 낮을 때 상기 다수의 펄스 중 상기 제 1 펄스보다 좁은 인에이블 구간을 갖는 제 3 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력함이 바람직하다.
상기 디스차지부는 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 비교하여 상기 노멀 드라이브 전압의 레벨이 상기 타겟 레벨보다 높을 때 상기 노멀 드라이브 전압을 상기 타겟 레벨까지 디스차지시킴이 바람직하다.
이러한 디스차지부는, 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 갖는 노멀 드라이브 기준 전압을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 제어 신호로 출력하는 비교부; 및 상기 제어 신호의 상태에 따라 상기 노멀 드라이브 전압을 선택적으로 풀 다운시키는 풀 다운부;를 포함함이 바람직하다.
한편, 상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압 은 외부 전압임이 바람직하며, 특히, 상기 내부 전압은 코어 전압이고, 상기 외부 전압은 전원 전압임이 바람직하다.
그리고, 상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨이 바람직하다.
본 발명의 또 다른 면에 따른 반도체 메모리 장치는, 드라이브 신호를 출력하며, 상기 드라이브 신호를 오버 드라이브 전압으로써 오버 드라이빙한 후, 노멀 드라이브 전압으로써 노멀 드라이빙하는 드라이버; 상기 오버 드라이브 전압의 레벨을 검출하는 전압 검출부; 및 상기 검출된 전압 레벨에 대응하여 디스차지 구간을 설정하고, 상기 디스차지 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 타겟 레벨로 조절하는 디스차지 제어부;를 포함함을 특징으로 한다.
상기 전압 검출부는 상기 오버 드라이브 전압과 상기 오버 드라이브 구동 전압의 타겟 레벨을 갖는 오버 드라이브 기준 전압을 비교하여 상기 오버 드라이브 전압 레벨을 검출함이 바람직하다.
이러한 전압 검출부는, 상기 오버 드라이브 전압의 레벨을 분배하는 분배부; 및 상기 분배된 전압과 상기 분배된 전압의 타겟 레벨을 갖는 오버 드라이브 기준 전압을 비교하여 상기 분배된 전압 레벨의 정보를 갖는 상기 검출 신호로 출력하는 비교부;를 포함함이 바람직하다.
상기 디스차지 제어부는, 상기 노멀 드라이빙 구간 내에 서로 다른 인에이블 구간을 갖는 다수의 펄스를 발생하는 펄스 발생부; 상기 검출 신호로써 상기 다수 의 펄스 중 어느 하나를 선택하여 상기 디스차지 인에이블 신호로 출력하는 펄스 선택부; 및 상기 디스차지 인에이블 신호의 인에이블 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 상기 타겟 레벨로 조절하는 디스차지부;를 포함함이 바람직하다.
여기서, 상기 펄스 발생부는 상기 노멀 드라이빙의 인에이블을 제어하는 노멀 드라이브 인에이블 신호를 이용하여 상기 다수의 펄스를 발생함이 바람직하다.
그리고, 상기 펄스 선택부는 상기 검출 신호가 제 1 레벨을 가진 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 제 1 펄스를 선택하고, 상기 검출 신호가 상기 제 1 레벨보다 높은 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 상기 제 1 펄스보다 넓은 인에이블 구간을 갖는 제 2 펄스를 선택하며, 상기 검출 신호가 상기 제 1 레벨보다 낮은 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 상기 제 1 펄스보다 좁은 인에이블 구간을 갖는 제 3 펄스를 선택함이 바람직하다.
또한, 상기 디스차지부는 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 비교하여 상기 노멀 드라이브 전압의 레벨이 상기 타겟 레벨보다 높을 때 상기 노멀 드라이브 전압을 상기 타겟 레벨까지 디스차지시킴이 바람직하다.
이러한 디스차지부는, 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 갖는 노멀 드라이브 기준 전압을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 제어 신호로 출력하는 비교부; 및 상 기 제어 신호의 상태에 따라 상기 노멀 드라이브 전압을 선택적으로 풀 다운시키는 풀 다운부;를 포함함이 바람직하다.
한편, 상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압은 외부 전원 전압임이 바람직하며, 특히, 상기 노멀 드라이브 전압은 코어 전압이고, 상기 오버 드라이브 전압은 전원 전압임이 바람직하다.
그리고, 상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨임이 바람직하다.
상기 구성에 따라, 본 발명은 오버 드라이빙에 의한 노멀 드라이브 전압 레벨 변화를 방지할 수 있는 효과가 있다.
그리고, 본 발명은 소정 노드의 오버 드라이빙 이후 노멀 드라이빙 구간 동안 상기 노드를 노멀 드라이빙의 타겟 레벨로 유지시킬 수 있는 효과가 있다.
또한, 본 발명은 오버 드라이빙에 의한 노멀 드라이브 전압 레벨 상승분을 적절히 디스차지시켜 상기 노멀 드라이브 전압 레벨 조절에 따른 비용 및 시간 낭비를 줄일 수 있는 효과가 있다.
아울러, 본 발명은 비트라인 쌍을 감지 증폭하는 감지 증폭기의 풀 업 구동 노드로 오버 드라이브 전압과 노멀 드라이브 전압이 순차적으로 공급되는 경우, 상기 오버 드라이브 전압에 의한 상기 노멀 드라이브 전압의 레벨 변화를 방지하여 상기 감지 증폭기의 풀 업 동작 신뢰성을 확보할 수 있는 효과가 있다.
본 발명은 오버 드라이빙과 노멀 드라이빙이 연속적으로 이루어지는 경우, 오버 드라이브 전압을 감지하여 오버 드라이브 전압 레벨에 따라 노멀 드라이브 전압의 디스차지 양을 적절히 조절함으로써, 노멀 드라이빙 구간에서 노멀 드라이브 전압을 타겟 레벨로 유지시킬 수 있는 구성을 갖는다.
구체적으로, 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 드라이브 전압 생성부(10), 드라이버(20), 및 드라이브 전압 조절부(30)를 포함한다.
드라이브 전압 생성부(10)는 노멀 드라이빙의 타겟 레벨을 갖는 기준 전압 VREFN을 이용하여 기준 전압 VREFN에 대응되는 노멀 드라이브 전압 VNOR을 생성한다. 여기서, 노멀 드라이브 전압 VNOR은 내부 전압으로서, 코어 전압 VCORE 등에 대응될 수 있다.
일 예로, 드라이브 전압 생성부(10)는 도 4a에 도시된 바와 같이, 노멀 드라이브 기준 전압 VREFN을 반전 입력 단자로 입력받고 노멀 드라이브 전압 VNOR을 비반전 입력 단자로 입력받아서 노멀 드라이브 기준 전압 VREFN과 노멀 드라이브 전압 VNOR를 비교하는 연산 증폭기(OP-AMP1)와, 연산 증폭기(OP-AMP1)의 출력에 응답하여 노멀 드라이브 전압 VNOR을 전원 전압 VDD 레벨로 상승시키는 피모스(PMOS) 트랜지스터(P1)를 포함하여 구성될 수 있다.
다른 예로, 드라이브 전압 생성부(10)는 도 4b에 도시된 바와 같이, 노멀 드라이브 기준 전압 VREFN을 반전 입력 단자로 입력받고 노멀 드라이브 전압 VNOR 레벨의 반에 대응되는 하프 노멀 드라이브 전압 HFVNOR을 비반전 입력 단자로 입력받아서 노멀 드라이브 기준 전압 VREFN과 하프 노멀 드라이브 전압 HFVNOR를 비교하 는 연산 증폭기(OP-AMP2), 연산 증폭기(OP-AMP2)의 출력에 응답하여 노멀 드라이브 전압 VNOR을 전원 전압 VDD 레벨로 상승시키는 피모스(PMOS) 트랜지스터(P1), 및 노멀 드라이브 전압 VNOR을 분배하여 하프 노멀 드라이브 전압 HFVNOR으로 출력하는 두 PMOS 트랜지스터(P3,P4)를 포함하여 구성될 수 있다. 여기서, 노멀 드라이브 기준 전압 VREFN은 하프 노멀 드라이브 전압 HFVNOR의 타겟 레벨에 대응된다.
드라이버(20)는 구동 신호 DRV를 출력하며, 노멀 드라이브 전압 VNOR보다 높은 레벨을 갖는 오버 드라이브 전압 VOVER으로써 구동 신호 DRV를 오버드라이빙하고, 소정 시간 뒤에 노멀 드라이브 전압 VNOR으로써 구동 신호 DRV를 노멀 드라이빙한다. 여기서, 오버 드라이브 전압 VOVER으로서 외부 전압 또는 이를 이용하여 생성되는 내부 전압 등이 사용될 수 있으며, 일 예로, 노멀 드라이브 전압 VNOR이 코어 전압 VCORE인 경우 오버 드라이브 전압 VOVER으로서 외부 전원 전압 VDD 등이 사용될 수 있다.
이러한 드라이버(20)는 오버 드라이빙 구간 동안 구동 신호 DRV를 오버 드라이브 전압 VOVER 레벨로 풀 업시키는 제 1 풀 업 트랜지스터와, 노멀 드라이빙 구간 동안 구동 신호 DRV를 노멀 드라이브 전압 VNOR으로 풀 업시키는 제 2 풀 업 트랜지스터를 포함하여 구성될 수 있다.
드라이브 전압 조절부(30)는 오버 드라이브 전압 VOVER의 레벨을 검출하여 노멀 드라이빙 시 이전 오버 드라이빙에 의한 노멀 드라이브 전압 VNOR 변화를 보상한다.
이러한 드라이브 전압 조절부(30)는 오버 드라이브 전압 VOVER의 레벨을 검 출하여 노멀 드라이빙 동작 동안 상기 검출 결과에 대응되게 노멀 드라이브 전압 VNOR을 디스차지시켜 노멀 드라이브 전압 VNOR을 노멀 드라이브 기준 전압 VREFN 레벨에 대응되게 조절하는 구성을 가질 수 있다.
그 예로, 드라이브 전압 조절부(30)는 오버 드라이브 전압 VOVER의 레벨을 검출하여 노멀 드라이빙 구간 내에 상기 검출 결과에 대응되는 인에이블 구간을 갖는 디스차지 인에이블 신호 DC_EN를 출력하는 디스차지 구간 설정부와, 디스차지 인에이블 신호 DC_EN의 인에이블 구간 동안 노멀 드라이브 전압 VNOR의 디스차지를 제어하여 노멀 드라이브 전압 VNOR을 타겟 레벨로 조절하는 디스차지부(36)를 포함하여 구성될 수 있다. 여기서, 디스차지 구간 설정부는 전압 검출부(32)와 디스차지 인에이블 신호 발생부(34)를 포함하여 구성될 수 있다.
다른 예로, 드라이브 전압 조절부(30)는 오버 드라이브 전압 VOVER의 레벨을 검출하는 전압 검출부(32)와, 상기 검출된 전압 레벨에 대응하여 디스차지 구간을 설정하고, 상기 디스차지 구간 동안 노멀 드라이브 전압 VNOR의 디스차지를 제어하여 상기 노멀 드라이브 전압 VNOR을 타겟 레벨로 조절하는 디스차지 제어부(34,36)를 포함하여 구성될 수 있다. 여기서, 디스차지 제어부(34,36)는 디스차지 인에이블 신호 발생부(34)와 디스차지부(36)를 포함하여 구성될 수 있다.
전압 검출부(32)는 오버 드라이브 전압 VOVER의 레벨을 검출하여 검출 신호 DET로 출력하며, 일 예로, 오버 드라이브 전압 VOVER과 오버 드라이브 전압 VOVER의 타겟 레벨을 갖는 오버 드라이버 기준 전압 VREFO을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 검출 신호 DET를 출력하는 구성을 가질 수 있다.
또한, 전압 검출부(32)는 다른 예로, 도 5에 도시된 바와 같이, 오버 드라이브 전압 VOVER의 레벨을 분배하는 분배부(50)와, 분배부(50)를 통해 분배된 전압 VDIV과 오버 드라이브 전압 VOVER 레벨의 반에 대응되는 오버 드라이버 기준 신호 VREFO를 비교하여 상기 비교 결과에 대응되는 상태를 갖는 검출 신호 DET를 출력하는 비교부(52)를 포함하여 구성될 수 있다.
여기서, 분배부(50)는 오버 드라이브 전압 VOVER 입력단과 접지 전압 VSS 단 사이에 직렬 연결되는 두 저항(R1,R2)을 포함하며, 두 저항(R1,R2) 간을 연결하는 노드를 통해 분배된 전압 VDIV이 출력되는 구성을 가질 수 있다.
그리고, 비교부(52)는 커런트 미러 구조의 두 피모스 트랜지스터(P5,P6), 분배된 전압 VDIV과 오버 드라이브 기준 전압 VREFO을 각각 입력받는 차동쌍 구조의 두 엔모스(NMOS) 트랜지스터(N1,N2), 오버 드라이브 기준 전압 VREFO에 응답하여 바이어스 전류를 제공하는 엔모스 트랜지스터(N3), 및 피모스 트랜지스터(P6)와 엔모스 트랜지스터(N2) 간을 연결하는 노드를 통해 출력되는 신호를 반전하여 검출 신호 DET로 출력하는 인버터(INV1)를 포함하여 구성될 수 있다. 여기서, 두 피모스 트랜지스터(P5,P6)는 각각 전원 전압 VDD 단과 엔모스 트랜지스터(N1,N2) 사이에 연결되고, 피모스 트랜지스터(P5)와 엔모스 트랜지스터(N1) 사이에 공통으로 연결되는 게이트를 갖는다. 또한, 엔모스 트랜지스터(N3)는 두 엔모스 트랜지스터(N1,N2)와 접지 전압 VSS 단 사이에 연결된다.
이러한 분배부(50)와 비교부(52)를 포함하는 구성을 갖는 전압 검출부(32)는 분배부(50)에 구비되는 두 저항(R1,R2)의 저항비에 따라 검출 신호 DET의 천이 시 점이 결정되는 구성을 가지며, 오버 드라이브 전압 VOVER의 레벨을 더 정밀하게 구분하여 검출하기 위해 저항비가 서로 다르게 설정된 다수의 전압 검출부(32)가 구비될 수 있다.
예를 들어, 동일한 구성에서 저항비만 서로 다르게 설정된 3개의 전압 검출부(32)가 제시될 수 있으며, 도 6에 도시된 바와 같이, 제 1 전압 검출부(32)는 분배된 전압 VDIV1이 오버 드라이버 기준 전압 VREFO 레벨의 두 배가 될 때 검출 신호 DET_MIDDLE를 인에이블시켜 출력하고, 제 2 전압 검출부(32)는 분배된 전압 VDIV2이 제 1 전압 검출부(32)의 분배된 전압 VDIV1보다 낮은 레벨일 때 검출 신호 DET_LOW를 인에이블시켜 출력하며, 제 3 전압 검출부(32)는 분배된 전압 VDIV3이 제 1 전압 검출부(32)의 분배된 전압 VDIV1보다 높은 레벨일 때 검출 신호 DET_HIGH를 인에이블시켜 출력한다.
즉, 오버 드라이버 전압 VOVER이 파워 업(POWER UP) 구간일 때 검출 신호들 DET_LOW, DET_MIDDLE, DET_HIGH이 모두 하이 레벨(여기서, 하이 레벨은 디스에이블 상태를 의미한다.) 상태로 출력되고, 오버 드라이버 전압 VOVER이 로우 레벨(LOW VOVER) 구간 내에 형성될 때 검출 신호 DET_LOW가 로우 레벨(여기서, 로우 레벨은 인에이블 상태를 의미한다.) 상태로 출력된다. 그리고, 오버 드라이버 전압 VOVER이 미들 레벨(MIDDLE VOVER) 구간 내에 형성될 때 검출 신호 DET_MIDDLE가 로우 레벨 상태로 출력되고, 오버 드라이버 전압 VOVER이 하이 레벨(HIGH VOVER) 구간 내에 형성될 때 검출 신호 DET_HIGH가 로우 레벨 상태로 출력된다.
이와 같이, 전압 검출부(32)가 3개로 구성되는 경우, 각 전압 검출부(32)에 서 출력되는 검출 신호 DET_LOW, DET_MIDDLE, DET_HIGH를 통하여 오버 드라이버 전압 VOVER이 파워 업(POWER UP) 상태, 로우 레벨(LOW VOVER) 상태, 미들 레벨(MIDDLE VOVER) 상태, 및 하이 레벨(HIGH VOVER) 상태 중 어느 하나임을 검출할 수 있다.
디스차지 인에이블 신호 발생부(34)는 도 7에 도시된 바와 같이, 서로 다른 인에이블 구간을 갖는 다수의 펄스 SP, MP, LP를 발생하는 펄스 발생부(70~72)와, 검출 신호 DET로써 상기 다수의 펄스 SP, MP, LP 중 어느 하나를 선택하여 디스차지 인에이블 신호 DC_EN로 출력하는 펄스 선택부(74)를 포함하여 구성될 수 있다.
펄스 발생부(70~72)는 복수 개로 구성될 수 있으며, 예를 들어, 숏 펄스 SP를 발생하는 숏 펄스 발생부(70), 미들 펄스 MP를 발생하는 미들 펄스 발생부(71), 및 롱 펄스 LP를 발생하는 롱 펄스 발생부(72)가 구비될 수 있다. 여기서, 미들 펄스 MP를 기준으로, 숏 펄스 SP는 미들 펄스 MP보다 좁은 인에이블 구간을 가진 펄스이고, 롱 펄스 LP는 미들 펄스 MP보다 넓은 인에이블 구간을 가진 펄스이다.
이러한 펄스 발생부들(70~72)은 오버 드라이빙 이후 노멀 드라이빙 시 인에이블되는 제어 신호 DC_EN0에 응답하여 펄스들 SP, MP, LP을 발생하며, 상기 제어 신호 DC_EN0로서 노멀 드라이빙의 인에이블을 제어하는 노멀 드라이브 인에이블 신호 등이 사용될 수 있다.
대표적으로, 숏 펄스 발생부(70)의 구성을 살펴보면, 도 8에 도시된 바와 같이, 숏 펄스 발생부(70)는 제어 신호 DC_EN0를 지연시키는 지연부(80), 제어 신호 DC_EN0와 지연부(80)의 출력을 낸드 조합하는 낸드 게이트(NA1), 및 낸드 게이 트(NA1)의 출력을 반전하여 숏 펄스 SP로 출력하는 인버터(INV2)를 포함하여 구성될 수 있다. 여기서, 지연부(80)는 인버터 체인 등으로 구성될 수 있다.
그리고, 다른 펄스 발생부들(71,72)은 숏 펄스 발생부(70)와 동일한 구성에서 지연부(80)의 지연량이 각각 다르게 구성될 수 있다. 즉, 노멀 펄스 발생부(71)에 구비되는 지연부는 숏 펄스 발생부(70)에 구비되는 지연부(80)보다 작은 지연량을 가지며, 롱 펄스 발생부(72)에 구비되는 지연부는 노멀 펄스 발생부에 구비되는 지연부보다 작은 지연량을 가질 수 있다.
펄스 선택부(74)는 전압 검출부(32)에서 출력되는 검출 신호 DET에 응답하여 펄스들 SP, MP, LP 중 어느 하나를 선택하여 디스차지 인에이블 신호 DC_EN로 출력하며, 전압 검출부(32)가 3개 구비되어 각 전압 검출부(32)에서 검출 신호 DET_LOW, DET_MIDDLE, DET_HIGH가 출력되는 경우, 도 9와 같은 구성을 가질 수 있다.
도 9를 참조하면, 펄스 선택부(74)는 검출 신호 DET_HIGH에 응답하여 롱 펄스 LP를 선택적으로 디스차지 인에이블 신호 DC_EN로 전달하는 롱 펄스 전달부(90), 검출 신호 DET_HIGH, DET_MIDDLE에 응답하여 미들 펄스 MP를 선택적으로 디스차지 인에이블 신호 DC_EN로 전달하는 미들 펄스 전달부(92), 및 검출 신호 DET_MIDDLE, DET_LOW에 응답하여 숏 펄스 SP를 선택적으로 디스차지 인에이블 신호 DC_EN로 전달하는 숏 펄스 전달부(94)를 포함하여 구성될 수 있다.
여기서, 롱 펄스 전달부(90)는 검출 신호 DET_HIGH를 반전하는 인버터(INV3), 인버터(INV3)의 출력을 반전하는 인버터(INV4), 및 인버터(INV3)의 출력 과 인버터(INV4)의 출력의 상태에 따라 롱 펄스 LP를 디스차지 인에이블 신호 DC_EN로 전달하는 것을 스위칭하는 전송 게이트(P7,N4)를 포함하여 구성될 수 있다.
그리고, 미들 펄스 전달부(92)는 검출 신호 DET_HIGH를 반전하는 인버터(INV5), 인버터(INV5)의 출력과 검출 신호 DET_MIDDLE를 노아 조합하는 노아 게이트(NR1), 노아 게이트(NR1)의 출력을 반전하는 인버터(INV6), 및 인버터(INV6)의 출력과 노아 게이트(NR1)의 출력의 상태에 따라 미들 펄스 MP를 디스차지 인에이블 신호 DC_EN로 전달하는 것을 스위칭하는 전송 게이트(P8,N5)를 포함하여 구성될 수 있다.
또한, 숏 펄스 전달부(94)는 검출 신호 DET_MIDDLE를 반전하는 인버터(INV7), 인버터(INV7)의 출력과 검출 신호 DET_LOW를 노아 조합하는 노아 게이트(NR2), 노아 게이트(NR2)의 출력을 반전하는 인버터(INV8), 및 인버터(INV8)의 출력과 노아 게이트(NR2)의 출력의 상태에 따라 숏 펄스 SP를 디스차지 인에이블 신호 DC_EN로 전달하는 것을 스위칭하는 전송 게이트(P9,N6)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 펄스 선택부(74)는 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 파워 업 구간에서의 오버 드라이브 전압 VOVER 정보를 가질 때, 즉, 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 모두 하이 레벨일 때 디스에이블 상태의 디스차지 인에이블 신호 DC_EN를 출력한다.
그리고, 펄스 선택부(74)는 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 파워 업 이후 기준 레벨보다 낮은 로우 레벨의 오버 드라이브 전압 VOVER 정보를 가질 때, 즉, 검출 신호 DET_LOW가 로우 레벨이고 검출 신호들 DET_HIGH, DET_MIDDLE이 하이 레벨일 때 숏 펄스 SP를 선택하여 디스차지 인에이블 신호 DC_EN로 출력한다.
또한, 펄스 선택부(74)는 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 기준 레벨인 미들 레벨의 오버 드라이브 전압 VOVER 정보를 가질 때, 즉, 검출 신호들 DET_MIDDLE, DET_LOW이 로우 레벨이고 검출 신호 DET_HIGH가 하이 레벨일 때 미들 펄스 MP를 선택하여 디스차지 인에이블 신호 DC_EN로 출력한다.
아울러, 펄스 선택부(74)는 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 기준 레벨보다 높은 하이 레벨의 오버 드라이브 전압 VOVER 정보를 가질 때, 즉, 검출 신호들 DET_HIGH, DET_MIDDLE, DET_LOW이 모두 로우 레벨일 때 롱 펄스 LP를 선택하여 디스차지 인에이블 신호 DC_EN로 출력한다.
디스차지부(36)는 디스차지 인에이블 신호 DC_EN에 응답하여 노멀 드라이브 전압 VNOR을 디스차지시켜 노멀 드라이브 전압 VNOR을 노멀 드라이브 기준 전압 VREFN 레벨에 대응되게 조절한다.
일 예로, 도 10에 도시된 바와 같이, 디스차지부(36)는 디스차지 인에이블 신호 DC_EN가 인에이블되는 동안 하프 노멀 드라이브 전압 HFVNOR과 노멀 드라이브 기준 전압 VREFN을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 제어 신호 DC_CTRL로 출력하는 비교부(100), 제어 신호 DC_CTRL의 상태에 따라 노멀 드라이브 전압 VNOR을 선택적으로 풀 다운시키는 풀 다운부(102), 및 노멀 드라이브 전압 VNOR을 분배하여 하프 노멀 드라이브 전압 HFVNOR을 생성하는 분배부(104)를 포함하는 구성을 가질 수 있다. 여기서, 노멀 드라이브 기준 전압 VREFN은 하프 노멀 드라이브 전압 HFVNOR의 타겟 레벨에 대응된다.
비교부(100)는 디스차지 인에이블 신호 DC_EN를 반전하는 인버터(INV8), 인버터(INV8)의 출력을 반전하는 인버터(INV9), 노드(ND_A)의 전위에 따라 노드(ND_D)와 노드(ND_A)를 각각 선택적으로 전원 전압 VDD 레벨로 풀 업시키는 피모스 트랜지스터(P10,P11), 노드(ND_B)의 전위에 따라 노드(ND_B)와 노드(ND_E)를 각각 선택적으로 전원 전압 VDD 레벨로 풀 업시키는 피모스 트랜지스터(P12,P13), 노멀 드라이브 기준 전압 VREFN에 응답하여 노드(ND_A)와 노드(ND_C) 간의 연결을 스위칭하는 엔모스 트랜지스터(N7), 하프 노멀 드라이브 전압 HFVNOR에 응답하여 노드(ND_B)와 노드(ND_C) 간의 연결을 스위칭하는 엔모스 트랜지스터(N8), 인버터(INV9)의 출력에 응답하여 노드(ND_C)를 선택적으로 접지 전압 VSS 레벨로 풀 다운시키는 엔모스 트랜지스터(N9), 노드(ND_D)의 전위에 따라 노드(ND_D)와 노드(ND_E)를 각각 선택적으로 접지 전압 VSS 레벨로 풀 다운시키는 엔모스 트랜지스터(N10,N11), 및 인버터(INV8)의 출력에 응답하여 노드(ND_E)를 선택적으로 접지 전압 VSS 레벨로 풀 다운시키는 엔모스 트랜지스터(N12)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 비교부(100)는 디스차지 인에이블 신호 DC_EN가 하이 레벨(여기서, 하이 레벨은 인에이블 상태를 의미한다.)일 때 노멀 드라이브 기준 전압 VREFN과 하프 노멀 드라이브 전압 HFVNOR의 전위차를 비교하여서, 하프 노멀 드 라이브 전압 HFVNOR이 노멀 드라이브 기준 전압 VREFN 레벨보다 높은 경우 인에이블 상태의 제어 신호 DC_CTRL를 노드(ND_E)로 출력한다. 그리고, 디스차지 인에이블 신호 DC_EN가 로우 레벨(여기서, 로우 레벨은 디스에이블 상태를 의미한다.)일 때 엔모스 트랜지스터(N12)에 의해 제어 신호 DC_CTRL가 디스에이블된다.
풀 다운부(102)는 제어 신호 DC_CTRL에 응답하여 노멀 드라이브 전압 VNOR을 선택적으로 접지 전압 VSS 레벨로 풀 다운시키는 엔모스 트랜지스터(N13)를 포함하여 구성될 수 있다.
분배부(104)는 노멀 드라이브 전압 VNOR을 하프 노멀 드라이브 전압 HFVNOR으로 분배하는 두 엔모스 트랜지스터(N14,N15)를 포함하여 구성될 수 있다.
이하, 도 11a 및 도 11b를 참조하여 본 발명의 반도체 메모리 장치의 동작을 상세히 살펴보기로 한다.
우선, 도 11a를 참조하면, 오버 드라이빙 구간, 즉, 오버 드라이브 인에이블 신호 ODRV_ON가 인에이블되는 구간 동안 오버 드라이브 전압 VOVER이 타겟 레벨인 오버 드라이브 기준 전압 VREFO보다 높은 상태로 공급되는 경우, 노멀 드라이빙 구간에서 노멀 드라이브 전압 VNOR 레벨이 오버 드라이브 전압 VOVER 레벨에 대응하여 큰 폭으로 상승한다.
이때, 종래와 같이 디스차지 구간, 즉, 디스차지 인에이블 신호 DC_EN가 인에이블되는 구간이 고정된 경우, 점선과 같이 디스차지 구간이 짧아서 노멀 드라이브 전압 VNOR이 타겟 레벨인 노멀 드라이브 기준 전압 VREFN 레벨까지 디스차지되지 않아 노멀 드라이브 기준 전압 VREFN 레벨보다 높은 상태로 유지될 수 있다.
하지만, 본 발명의 반도체 메모리 장치는 오버 드라이브 전압 VOVER의 레벨을 감지하여 오버 드라이브 전압 VOVER이 오버 드라이브 기준 전압 VREFO 레벨보다 높은 경우 디스차지 인에이블 신호 DC_EN가 인에이블되는 구간을 길게 설정(예컨대, 롱 펄스 LP를 디스차지 인에이블 신호 DC_EN로 출력)함으로써, 노멀 드라이브 전압 VNOR을 노멀 드라이브 기준 전압 VREFN 레벨까지 디스차지시킬 수 있는 효과가 있다.
다음, 도 11b를 참조하면, 오버 드라이브 인에이블 신호 ODRV_ON가 인에이블되는 구간 동안 오버 드라이브 전압 VOVER이 오버 드라이브 기준 전압 VREFO 레벨보다 낮은 상태로 공급되는 경우, 노멀 드라이빙 구간에서 노멀 드라이브 전압 VNOR 레벨이 오버 드라이브 전압 VOVER 레벨에 대응하여 작은 폭으로 상승한다.
이때, 디스차지 인에이블 신호 DC_EN가 인에이블되는 구간이 고정된 경우, 점선과 같이 디스차지 구간이 길어서 노멀 드라이브 전압 VNOR이 노멀 드라이브 기준 전압 VREFN 레벨 이하로 디스차지되어 링잉 현상이 발생할 수 있다.
하지만, 본 발명의 반도체 메모리 장치는 오버 드라이브 전압 VOVER의 레벨을 감지하여 오버 드라이브 전압 VOVER이 오버 드라이브 기준 전압 VREFO 레벨보다 낮은 경우 디스차지 인에이블 신호 DC_EN가 인에이블되는 구간을 짧게 설정(예컨대, 숏 펄스 SP를 디스차지 인에이블 신호 DC_EN로 출력)함으로써, 노멀 드라이브 전압 VNOR을 노멀 드라이브 기준 전압 VREFN 레벨까지만 디스차지시킬 수 있는 효과가 있다.
이와 같이, 본 발명의 반도체 메모리 장치는 특정 노드에 대한 오버 드라이 빙와 노멀 드라이빙이 연속적으로 수행되는 경우, 상기 오버 드라이빙에 의한 노멀 드라이브 전압 VNOR의 레벨 변화를 줄이기 위해 노멀 드라이브 전압 VNOR을 타겟 레벨까지 디스차지시키는 구성을 갖는다.
이때, 오버 드라이빙 시 공급되는 오버 드라이브 전압 VOVER은 PVT(Process, Voltage, Temperature) 등과 같은 외부 환경에 의해 레벨이 변할 수 있으며, 오버 드라이브 전압 VOVER 레벨 변동에 따라 노멀 드라이브 전압 VNOR의 레벨 변화 정도도 달라진다. 즉, 오버 드라이브 전압 VOVER이 오버 드라이브 기준 전압 VREFO보다 높은 경우 이에 대응하여 노멀 드라이브 전압 VNOR의 레벨 상승폭이 커지며, 오버 드라이브 전압 VOVER이 오버 드라이브 기준 전압 VREFO보다 낮은 경우 이에 대응하여 노멀 드라이브 전압 VNOR의 레벨 상승폭이 작아진다.
이러한 경우에 있어서, 본 발명의 반도체 메모리 장치는 오버 드라이브 전압 VOVER의 레벨을 감지하여 노멀 드라이브 전압 VNOR에 대한 디스차지 양을 적절히 조절하므로, 오버 드라이빙에 의한 노멀 드라이브 전압 VNOR 레벨 변화를 방지하고 노멀 드라이빙 구간 동안 드라이빙 대상이 되는 노드를 노멀 드라이브 기준 전압 VREFN 레벨로 유지시킬 수 있는 효과가 있다. 그 실시 예로서, 본 발명의 반도체 메모리 장치는 노멀 드라이브 전압 VNOR이 오버 드라이브 기준 전압 VREFO보다 높은 경우 노멀 드라이브 전압 VNOR에 대한 디스차지 시간을 적당히 늘리고, 노멀 드라이브 전압 VNOR이 오버 드라이브 기준 전압 VREFO보다 낮은 경우 노멀 드라이브 전압 VNOR에 대한 디스차지 시간을 적당히 줄이는 구성을 갖는다.
또한, 본 발명의 반도체 메모리 장치는 이와 같이 오버 드라이브 전압 VOVER 의 레벨을 감지하여 오버 드라이빙에 의한 노멀 드라이브 전압 VNOR 레벨 상승분을 적절히 디스차지시키므로, 상기 노멀 드라이브 전압 레벨 조절을 위해 따로 튜닝하는 것이 필요하지 않으며, 그에 따라, 비용 및 시간 낭비를 줄일 수 있는 효과가 있다.
상기 구성을 갖는 본 발명의 반도체 메모리 장치는 특히 비트라인 쌍을 감지 증폭하는 감지 증폭기의 풀 업 드라이버에 적용될 수 있다.
구체적으로, 도 12를 참조하면, 리드 또는 라이트 동작시 비트라인 쌍(BL,/BL)에 소정 전위차가 발생하며, 감지 증폭기(122)는 풀 업 드라이브 노드(RTO)에서 공급되는 풀 업 드라이브 전압과 풀 다운 드라이브 노드(SB)에서 공급되는 풀 다운 구동 전압을 이용하여 상기 전위차를 감지 증폭한다.
이때, 풀 업 드라이브 전압을 풀 업 드라이브 노드(RTO)로 공급하는 드라이버(20)는 인에이블 신호 EN1에 응답하여 풀 업 드라이브 노드(RTO)을 오버 드라이브 전압 VOVER 레벨로 풀 업시키는 피모스 트랜지스터(P14)와, 인에이블 신호 EN2에 응답하여 풀 업 드라이브 노드(RTO)를 노멀 드라이브 전압 VNOR 레벨로 풀 업시키는 피모스 트랜지스터(P15)를 포함하여 구성될 수 있다. 여기서, 인에이블 신호 EN1가 먼저 인에이블된 후 소정 시간 뒤에 인에이블 신호 EN2가 인에이블되며, 오버 드라이브 전압 VOVER으로서 전원 전압 VDD이 사용될 수 있고, 노멀 드라이브 전압 VNOR으로서 코어 전압 VCORE이 사용될 수 있다.
그리고, 풀 다운 드라이브 전압을 풀 다운 드라이브 노드(SB)로 공급하는 드라이버(120)는 인에이블 신호 EN3에 응답하여 풀 다운 드라이브 노드(SB)를 접지 전압 VSS 레벨로 풀 다운시키는 엔모스 트랜지스터(N16)를 포함하여 구성될 수 있다. 여기서, 인에이블 신호 EN3는 인에이블 신호 EN1가 인에이블되는 시점에 인에이블되고, EN2 신호가 디스에이블되는 시점에 디스에이블된다.
이러한 비트라인 쌍(BL,/BL)의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이버(20)에 본 발명의 반도체 메모리 장치가 적용되는 경우, 마찬가지로, 오버 드라이브 전압 VOVER의 레벨을 감지하여 노멀 드라이빙 시 노멀 드라이브 전압 VNOR을 적절히 디스차지시킴으로써, 오버 드라이브 전압 VOVER에 의한 노멀 드라이브 전압 VNOR의 레벨 변화를 방지하여 감지 증폭기(122)의 풀 업 동작 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 종래의 풀 업 드라이브 노드(RTO)의 오버 드라이빙에 의한 코어 전압 VCORE의 레벨 상승을 설명하기 위한 파형도.
도 2는 종래의 풀 업 드라이브 노드(RTO)의 오버 드라이빙 이후 디스차지 회로에 의한 코어 전압 VCORE의 레벨 변동을 설명하기 위한 파형도.
도 3은 본 발명의 반도체 메모리 장치의 실시 예를 나타내는 블럭도.
도 4a 및 도 4b는 도 3의 드라이브 전압 생성부(10)의 다양한 실시 예를 나타내는 회로도.
도 5는 도 3의 전압 검출부(32)의 실시 예를 나타내는 회로도.
도 6은 도 5와 동일한 구성에서 저항비가 서로 다르게 설정된 3개의 전압 검출부(32)에 의한 오버 드라이브 전압 VCORE의 검출 결과를 나타내는 파형도.
도 7은 도 3의 디스차지 인에이블 신호 발생부(34)의 실시 예를 나타내는 블럭도.
도 8은 도 7의 숏 펄스 발생부(70)의 실시 예를 나타내는 회로도.
도 9는 도 7의 펄스 선택부(74)의 실시 예를 나타내는 회로도.
도 10은 도 3의 디스차지부(36)의 실시 예를 나타내는 회로도.
도 11a 및 도 11b는 본 발명의 반도체 메모리 장치의 오버 드라이브 전압 VCORE 레벨에 따른 디스차지 동작을 설명하기 위한 파형도.
도 12는 본 발명의 반도체 메모리 장치가 비트라인 쌍(BL,BLB)을 감지 증폭하는 감지 증폭기(122)의 풀 업 드라이버로 적용된 실시 예를 나타내는 회로도.

Claims (29)

  1. 드라이브 신호를 출력하며, 노멀 드라이브 전압보다 높은 레벨의 오버 드라이브 전압으로써 상기 드라이브 신호를 오버 드라이빙한 후, 상기 노멀 드라이브 전압으로써 상기 드라이브 신호를 노멀 드라이빙하는 드라이버; 및
    상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 시 이전 상기 오버 드라이빙에 의한 상기 노멀 드라이브 전압 변화를 보상하는 드라이브 전압 조절부;를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 동안 상기 검출 결과에 대응되게 상기 노멀 드라이브 전압의 디스차지를 제어함으로써, 상기 노멀 드라이브 전압을 타겟 레벨로 조절함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 동안 상기 검출 결과에 대응되게 상기 노멀 드라이브 전압의 디스차지 시간을 조절함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 드라이브 전압 조절부는 상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 내에 상기 검출 결과에 대응되는 디스차지 구간을 설정하고, 상기 디스차지 구간 동안 상기 노멀 드라이브 전압을 상기 타겟 레벨로 디스차지시킴을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압은 외부 전압임을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 내부 전압은 코어 전압이고, 상기 외부 전압은 전원 전압임을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨을 특징으로 하는 반도체 메모리 장치.
  8. 드라이브 신호를 출력하며, 노멀 드라이브 전압보다 높은 레벨의 오버 드라 이브 전압으로써 상기 드라이브 신호를 오버 드라이빙한 후, 상기 노멀 드라이브 전압으로써 상기 드라이브 신호를 노멀 드라이빙하는 드라이버;
    상기 오버 드라이브 전압의 레벨을 검출하여 상기 노멀 드라이빙 구간 내에 상기 검출 결과에 대응되는 인에이블 구간을 갖는 디스차지 인에이블 신호를 출력하는 디스차지 구간 설정부; 및
    상기 디스차지 인에이블 신호의 인에이블 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 타겟 레벨로 조절하는 디스차지부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 디스차지 구간 설정부는 상기 검출된 오버 드라이브 전압이 제 1 레벨일 때 제 1 인에이블 구간을 갖는 상기 디스차지 인에이블 신호를 출력하고, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 높을 때 상기 제 1 인에이블 구간보다 넓은 구간을 갖는 상기 디스차지 인에이블 신호를 출력하며, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 낮을 때 상기 제 1 인에이블 구간보다 좁은 구간을 갖는 상기 디스차지 인에이블 신호를 출력함을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 디스차지 구간 설정부는,
    상기 오버 드라이브 전압의 레벨을 검출하는 전압 검출부;
    상기 노멀 드라이빙 구간 내에 서로 다른 인에이블 구간을 갖는 펄스들을 발생하는 펄스 발생부; 및
    상기 검출된 오버 드라이브 전압 레벨에 대응되는 상기 펄스들 중 어느 하나를 선택하여 상기 디스차지 인에이블 신호로 출력하는 펄스 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전압 검출부는 상기 오버 드라이브 전압을 레벨 구간별로 나누어 검출하여 상기 각 구간에 대응되는 다수의 검출 신호를 출력하되, 상기 다수의 검출 신호 중 상기 오버 드라이브 전압 레벨이 형성되는 구간에 대응되는 검출 신호를 인에이블시켜 출력함을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 펄스 발생부는 상기 노멀 드라이빙의 인에이블을 제어하는 노멀 드라이브 인에이블 신호를 이용하여 상기 다수의 펄스를 발생함을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 펄스 선택부는 상기 검출된 오버 드라이브 전압이 제 1 전압 레벨일 때 상기 다수의 펄스 중 제 1 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력하고, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 높을 때 상기 다수의 펄스 중 상기 제 1 펄스보다 넓은 인에이블 구간을 갖는 제 2 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력하며, 상기 검출된 오버 드라이브 전압이 상기 제 1 레벨보다 낮을 때 상기 다수의 펄스 중 상기 제 1 펄스보다 좁은 인에이블 구간을 갖는 제 3 펄스를 선택하여 상기 디스차지 인에이블 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 디스차지부는 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 비교하여 상기 노멀 드라이브 전압의 레벨이 상기 타겟 레벨보다 높을 때 상기 노멀 드라이브 전압을 상기 타겟 레벨까지 디스차지시킴을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 디스차지부는,
    상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 갖는 노멀 드라이브 기준 전압을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 제어 신호로 출력하는 비교부; 및
    상기 제어 신호의 상태에 따라 상기 노멀 드라이브 전압을 선택적으로 풀 다 운시키는 풀 다운부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 8 항에 있어서,
    상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압은 외부 전압임을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 내부 전압은 코어 전압이고, 상기 외부 전압은 전원 전압임을 특징으로 하는 반도체 메모리 장치.
  18. 제 8 항에 있어서,
    상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨을 특징으로 하는 반도체 메모리 장치.
  19. 드라이브 신호를 출력하며, 상기 드라이브 신호를 오버 드라이브 전압으로써 오버 드라이빙한 후, 노멀 드라이브 전압으로써 노멀 드라이빙하는 드라이버;
    상기 오버 드라이브 전압의 레벨을 검출하는 전압 검출부; 및
    상기 검출된 전압 레벨에 대응하여 디스차지 구간을 설정하고, 상기 디스차지 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 타겟 레벨로 조절하는 디스차지 제어부;를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 전압 검출부는 상기 오버 드라이브 전압과 상기 오버 드라이브 구동 전압의 타겟 레벨을 갖는 오버 드라이브 기준 전압을 비교하여 상기 오버 드라이브 전압 레벨을 검출함을 특징으로 하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 전압 검출부는,
    상기 오버 드라이브 전압의 레벨을 분배하는 분배부; 및
    상기 분배된 전압과 상기 분배된 전압의 타겟 레벨을 갖는 오버 드라이브 기준 전압을 비교하여 상기 분배된 전압 레벨의 정보를 갖는 상기 검출 신호로 출력하는 비교부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  22. 제 19 항에 있어서,
    상기 디스차지 제어부는,
    상기 노멀 드라이빙 구간 내에 서로 다른 인에이블 구간을 갖는 다수의 펄스를 발생하는 펄스 발생부;
    상기 검출 신호로써 상기 다수의 펄스 중 어느 하나를 선택하여 상기 디스차지 인에이블 신호로 출력하는 펄스 선택부; 및
    상기 디스차지 인에이블 신호의 인에이블 구간 동안 상기 노멀 드라이브 전압의 디스차지를 제어하여 상기 노멀 드라이브 전압을 상기 타겟 레벨로 조절하는 디스차지부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 펄스 발생부는 상기 노멀 드라이빙의 인에이블을 제어하는 노멀 드라이브 인에이블 신호를 이용하여 상기 다수의 펄스를 발생함을 특징으로 하는 반도체 메모리 장치.
  24. 제 22 항에 있어서,
    상기 펄스 선택부는 상기 검출 신호가 제 1 레벨을 가진 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 제 1 펄스를 선택하고, 상기 검출 신호가 상기 제 1 레벨보다 높은 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 상기 제 1 펄스보다 넓은 인에이블 구간을 갖는 제 2 펄스를 선택하며, 상기 검출 신호가 상기 제 1 레벨보다 낮은 상기 오버 드라이브 전압 정보를 가질 때 상기 다수의 펄스 중 상기 제 1 펄스보다 좁은 인에이블 구간을 갖는 제 3 펄스를 선택함을 특징으로 하는 반도체 메모리 장치.
  25. 제 22 항에 있어서,
    상기 디스차지부는 상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 비교하여 상기 노멀 드라이브 전압의 레벨이 상기 타겟 레벨보다 높을 때 상기 노멀 드라이브 전압을 상기 타겟 레벨까지 디스차지시킴을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 디스차지부는,
    상기 디스차지 인에이블 신호가 인에이블되는 동안 상기 노멀 드라이브 전압과 상기 타겟 레벨을 갖는 노멀 드라이브 기준 전압을 비교하여 상기 비교 결과에 대응되는 상태를 갖는 제어 신호로 출력하는 비교부; 및
    상기 제어 신호의 상태에 따라 상기 노멀 드라이브 전압을 선택적으로 풀 다운시키는 풀 다운부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  27. 제 19 항에 있어서,
    상기 노멀 드라이브 전압은 내부 전압이고, 상기 오버 드라이브 전압은 외부 전원 전압임을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 노멀 드라이브 전압은 코어 전압이고, 상기 오버 드라이브 전압은 전원 전압임을 특징으로 하는 반도체 메모리 장치.
  29. 제 19 항에 있어서,
    상기 드라이버에서 출력되는 드라이브 신호는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기의 풀 업 드라이브 노드로 제공됨을 특징으로 하는 반도체 메모리 장치.
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