JP5505512B2 - 送受信装置および情報処理装置 - Google Patents

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Description

本発明は、送受信装置および情報処理装置に係る。本発明は例えば、特に差動信号の送受信を行う送受信装置および情報処理装置に関する。
差動信号の正信号と負信号との間の位相差を低減させるとともに、正信号と負信号との位相差を自動かつ最適に調整できるようにする受信装置及び受信方法が提案されている。
又、差動形式で伝送される２つの信号の遅延差を所定の範囲に調整し、差動信号の振幅の減少を抑える差動回路が提案されている。
又、以下の構成を有する自動検査システムが提案されている。第１および第２ドライバ回路は各々エッジを発生し、エッジは被検査デバイスの不整合負荷で反射して戻る。そしてエッジおよびその反射間の時間間隔を測定し、測定した時間間隔に応じて第１および第２のドライバ回路からの信号がほぼ同時に被検査デバイスに到達するように、ドライバ回路の各々に直列に設けられた可変遅延回路を調整する。
特開２００７−２９５０２１号公報 特開２００５−２６８８４４号公報 米国特許第６，６７５，１１７号
差動信号の伝送に伴って生じる、差動信号の正信号と負信号との間の時間的なズレ（以下差動間スキューと称する）を効果的に低減する機能を有する送受信装置、半導体集積回路および情報処理装置を提供することが課題である。
送受信装置は、他の送受信装置へ差動信号を送信する送信回路と、他の送受信装置から送信された差動信号を受信する受信回路とを有する。
送信回路は、差動信号が有する正信号および負信号の少なくとも何れか一方に遅延を与える第１の遅延付与部を有する。当該送信回路はさらに、第１の遅延付与部によって少なくとも何れか一方に遅延が与えられた前記正信号および負信号の差動間スキューの方向を検出する第１のスキュー方向検出部を有する。当該送信回路はさらに、当該差動間スキューを減らすように第１の遅延付与部を制御する第１の制御部を有する。
受信回路は、差動信号が有する前記正信号および負信号の少なくとも何れか一方に遅延を与える第２の遅延付与部を有する。当該受信回路はさらに、第２の遅延付与部によって少なくとも何れか一方に遅延が与えられた前記正信号および負信号の差動間スキューの方向を検出する第２のスキュー方向検出部を有する。当該受信回路はさらに、差動間スキューの方向を減らすように第２の遅延付与部を制御する第２の制御部を有する。第１の制御部は、差動間スキューを減らすように第１の遅延付与部を制御し、第１の遅延付与部の制御の結果差動間スキューが所定の値以内に収まったと判定すると、他の送受信装置に差動間スキュー補正完了通知を送信し、第２の制御部は、他の送受信装置から差動間スキュー補正完了通知を受信すると、差動間スキューを減らすように前記第２の遅延付与部を制御する。
送受信装置の送信回路は、送信する差動信号の差動間スキューの方向を検出し、当該差動間スキューを減らすように正信号および負信号の少なくとも何れか一方に遅延を与える。同様に送受信装置の受信回路は、受信した差動信号の差動間スキューの方向を検出し、当該差動間スキューを減らすように正信号および負信号の少なくとも何れか一方に遅延を与える。このように送受信側双方で差動間スキューを減らすように制御することにより、差動信号の伝送に伴って生じる差動間スキューを効果的に低減することができる。
実施例の情報処理装置の一例の構成を示すブロック図である。 差動間スキューを説明するための波形図である。 実施例の情報処理装置の他の例の構成を示す側面図である。 図１に示した情報処理装置の一例の構成中、送受信装置の構成を説明するためのブロック図である。 実施例１の送受信装置の一例の構成を示す回路図である。 実施例１の送受信装置の一例による差動間スキュー補正動作の流れを示すフローチャートである。 実施例１の送受信装置の一例による差動間スキュー補正の具体例について説明するための波形図（補正前）である。 実施例１の送受信装置の一例による差動間スキュー補正の具体例について説明するための波形図（送信側補正後）である。 実施例１の送受信装置の一例による差動間スキュー補正の具体例について説明するための波形図（受信側補正後）である。 実施例２の送受信装置の一例の構成を示す回路図である。 実施例２の送受信装置の一例による差動間スキュー補正動作の流れを示すフローチャート（送信側差動間スキュー補正）である。 実施例２の送受信装置の一例による差動間スキュー補正動作の流れを示すフローチャート（受信側差動間スキュー補正）である。 実施例の差動間スキュー検出回路の一例の回路図である。 図１３に記載のクロック生成部の構成例を説明するための回路図（その１）である。 図１３に記載の検出部の構成例を説明するための回路図である（その１）。 図１３に記載の検出部の構成例を説明するための回路図（その２）である。 図１３に記載のクロック生成部の構成例を説明するための回路図（その２）である。 図１３に記載のクロック生成部の構成例を説明するための回路図（その３）である。 図１６Ａに記載の検出部の構成例の変形例を説明するための回路図である。 図１３に記載の差動間スキュー検出回路による差動スキュー検出動作例を説明するための波形図（負信号が遅延の場合）である。 図１３に記載の差動間スキュー検出回路による差動スキュー検出動作例を説明するための波形図（負信号が先行の場合）である。 実施例の送信側における差動間スキュー補正方法の一例について説明するための、送信回路の回路例を示す回路図である。 図２０に示されるディレイ調整回路の構成例を説明するための回路図（その１）である。 図２０に示されるディレイ調整回路の構成例を説明するための回路図（その２）である。 実施例の受信側における差動間スキュー補正方法の一例について説明するための、受信回路の回路例を示す回路図である。 図２３に示す構成例による受信側における差動間スキュー補正動作例について説明するための波形図である
本発明の実施例による送受信装置は、差動信号を伝送線路を通して送受信するものであり、差動間スキューを送信側と受信側との両側で検出し、送受信両側で独立して差動間スキューを補正する機能を有する。
図１は本発明の実施例による情報処理装置の一例の構成例を示す。当該情報処理装置は、例えばサーバ、パーソナルコンピュータ等として使用される。図１の情報処理装置１００は、演算処理装置（演算装置）Ｌ１，制御装置Ｌ２および記憶装置Ｌ３を有する。図１の例で、演算処理装置Ｌ１は、算術演算、論理演算、比較等の各演算を行うＬＳＩ(Large Scale Integrated Circuit、半導体集積回路、以下同様)である。記憶装置Ｌ３は、図１の例では、演算処理装置Ｌ１が演算に使用するデータを記憶し、演算後のデータを格納するＬＳＩである。制御装置Ｌ２は、図１の例では、演算制御装置Ｌ１，記憶装置Ｌ３の夫々の動作を制御するＬＳＩである。
各装置（ＬＳＩ）Ｌ１，Ｌ２，Ｌ３は、夫々の機能を実現する内部回路Ｋ１，Ｋ２および記憶回路Ｋ３に加え、送受信装置Ｔ１，Ｔ２，Ｔ３，Ｔ４を夫々有する。制御装置Ｌ２の内部回路Ｋ２は、送受信装置Ｔ２、および演算処理装置Ｌ１の送受信装置Ｔ１を介し、演算処理装置Ｌ１の内部回路Ｋ１とデータの送受信を行う。同様に制御装置Ｌ２の内部回路Ｋ２は、送受信装置Ｔ３、および記憶装置Ｌ３の送受信装置Ｔ４を介し、記憶装置Ｌ３の記憶回路Ｋ３とデータの送受信を行う。換言すると、送受信装置Ｔ２，Ｔ１は、制御装置Ｌ２と演算処理装置Ｌ１との間のデータの送受信を行い、送受信装置Ｔ３，Ｔ４は、制御装置Ｌ２と記憶装置Ｌ３との間のデータの送受信を行う。
情報処理装置１００では、処理すべき情報量の増大、処理の高速化の要求に伴い、各ＬＳＩ Ｌ１，Ｌ２，Ｌ３間を接続するバスの高速化が求められる。このため、各ＬＳＩ間の送受信を行う送受信装置Ｔ１〜Ｔ４には、差動伝送方式を使用した高速シリアルリンクとしての機能が備えられる。
差動伝送方式は信号伝送の高速化に有利であるが、使用される差動信号の正信号と負信号との間で生ずる差動間スキューは、伝送品質の劣化、コモンモードノイズの増加等の要因となり得る。
図２とともに、差動信号の正信号（ＰＯＳ）、負信号（ＮＥＧ）間の差動間スキューについて説明する。理想的には、図２（ａ）に示されるように、正信号、負信号の各々が中心電圧と交差するタイミングは正信号、負信号の間で一致する。尚、中心電圧とは、正信号、負信号の夫々の振幅の中心の電圧を示す。ここでは、正信号の中心電圧と負信号の中心電圧とは相互に一致するものとする。
後述する何らかの要因によって正信号、負信号間に時間的なずれ（差動間スキュー）が生ずると、図２（ｂ）に示す如く、正信号、負信号の各々が中心電圧と交差するタイミングが、正信号と負信号との間で一致しなくなる。差動間スキューは、正信号、負信号の各々が中心電圧と交差するタイミングのずれ（図２（ｂ）中、"Skew"）に相当する。尚、図２中、コモンモード電圧とは、差動信号の正信号電圧と負信号電圧との和の１／２の電圧を示す。
次に図３とともに差動間スキューの発生要因について説明する。
図３は、図１と同様の構成を有する情報処理装置の一例を示す。但し、図３の構成例では４個（Ｌ１１〜Ｌ１４）のＬＳＩが含まれており、これらのうち、ＬＳＩ Ｌ１１，Ｌ１２は基板Ｂ２上に搭載され、ＬＳＩ Ｌ１３，Ｌ１４は基板Ｂ３上に搭載されている。又、基板Ｂ２，Ｂ３は、夫々基板Ｂ１に取り付けられている。各ＬＳＩ Ｌ１１〜Ｌ１４は、図３に図示の如く、パッケージＰ１〜Ｐ４を介し、基板Ｂ２，Ｂ３に夫々搭載されている。又、各ＬＳＩ Ｌ１１〜Ｌ１４には、図１とともに上記した送受信装置Ｔ１〜Ｔ４と同様の構成を有する送受信装置Ｔ１１〜Ｔ１８が夫々設けられている。
又、図３中、破線Ｗは上記４個のＬＳＩ Ｌ１１〜Ｌ１４を接続する伝送線路を示す。この伝送線路Ｗは以下の構成を有する。すなわち、例えばＬＳＩ Ｌ１１の送受信装置Ｔ１２に含まれているドライバ回路（図５等とともに後述するドライバ回路１３）から送信される差動信号はパッケージＰ１内の伝送路を通り、基板Ｂ２上の配線に到る。次に、Ｔ１２からの差動信号は基板Ｂ２上の配線を通り、隣のパッケージＰ２に至り、パッケージＰ２内の伝送路を通り、ＬＳＩ Ｌ１２の送受信装置Ｔ１３内のレシーバ回路（図５等とともに後述するレシーバ回路２３）に至る。又、異なる基板Ｂ２，Ｂ３間の接続を伴う場合には、コネクタＣ１〜Ｃ４，ケーブルＣｂ等が適宜使用される。これらの伝送線路Ｗで生ずる差動間スキューの要因は以下の通りである。
（１）ドライバ回路が有する差動間スキューの要因
（２）伝送線路Ｗの差動配線（正信号、負信号の夫々の配線）間のレイアウトの不良
（３）基板素材の繊維方向に起因する差動配線間の誘電率の差（Fiber Weave Effectと称される）
（４）レシーバ回路を含む受信側の回路が有する差動間スキューの要因
ここで、差動間スキューの補正を送信側の送受信装置において行う場合、上記４個の要因（１）〜（４）のうち、要因（２）〜（４）が考慮されない。このため、受信側の送受信装置において差動間スキューが残ることが考えられる。尚、上記特許文献３に記載された構成のように、反射波を利用してドライバで差動間スキューを調整する例も、受信側装置において差動間スキューの補正を行うものではない。
他方、受信側の送受信装置で差動間スキューの補正を行う場合、上記要因（１）による、送信側ＬＳＩにおけるコモンモードノイズが発生する可能性がある。ここでコモンモードノイズとは、差動間スキューに起因するノイズであり、差動信号の正信号電圧と負信号電圧との和の１／２の電圧であるコモンモード電圧が変動することにより生ずるコモンモード電流によるノイズである。差動間スキューがなければ常にコモンモード電圧は一定となり、コモンモード電流は生じず、コモンモードノイズも生じない。
又、理想的な差動伝送方式のドライバ回路の場合、差動信号の正信号と負信号との間で立ち上げ駆動の電流と立ち下げ駆動の電流とが打ち消し合うことにより、急激な電流変動が防止される。他方、差動間スキューが生ずると、電流の打ち消し合いが充分になされず、コモンモード電流の変動を生じ、ＬＳＩにおいて電源ノイズが増加し、誤動作を生じる可能性がある。又、上記伝送線路Ｗでは、差動間スキューは輻射ノイズの要因となり得る。
本発明の実施例によれば、差動伝送方式を使用した高速シリアルリンクにおける差動間スキューの発生を送受信側の双方で検出し、差動間スキューを送受信側の双方で独立して補正する。
以下に本発明の実施例１の説明を行う。
図４は、実施例１の送受信装置の構成を説明するためのブロック図である。図４中、ＬＳＩ Ｌ２１とＬ２２は、例えば図１に示すＬＳＩ Ｌ１とＬ２、或いはＬ２とＬ３に対応する。内部回路Ｋ２１とＫ２２は、内部回路Ｋ１とＫ２，或いは内部回路Ｋ２と記憶回路Ｋ３に夫々対応する。同様に、送受信装置Ｔ２１とＴ２２は、送受信装置Ｔ１とＴ２，或いは送受信装置Ｔ３とＴ４に夫々対応する。
図４に示す如く、送受信装置Ｔ２１は送信回路１０−１および受信回路２０−１，送受信装置Ｔ２は送信回路１０−２および受信回路２０−２を、夫々有する。送信回路１０−１は受信回路２０−２に対しデータを送信し、送信回路１０−２は受信回路２０−１に対しデータを送信する。このようにして、ＬＳＩ Ｌ２１とＬ２２とは、送信回路１０−１および受信回路２０−２、並びに受信回路２０−１および送信回路１０−２を介し、相互にデータの送受信を行う。
図５は、送信側のＬＳＩであるＬＳの送受信装置が有する送信回路１０と、受信側のＬＳＩであるＬＲの送受信装置が有する受信回路２０とを示す。図５の送信回路１０と受信回路２０は、図４に示す送信回路１０−１と受信回路２０−２、或いは送信回路１０−２と受信回路２０−１に夫々対応する。
図５に示す如く、送信回路１０は、データ送信用のドライバ回路１３，差動間スキューを補正するためのディレイ調整回路（第１の遅延付与部）１１，１２を有する。送信回路１０は更に、ドライバ回路１３の出力端子における差動間スキューの方向を検出する差動間スキュー検出回路（第１のスキュー方向検出部）１４を有する。送信回路１０は更に、差動間スキュー方向の検出結果に基づいてディレイ調整回路１１，１２を制御するステートマシン（第１の制御部）１５を有する。尚、差動間スキューの方向の検出とは、差動信号の正信号が負信号に対し遅延しているか、あるいは負信号が正信号に対して遅延しているかを検出することである。
送信回路１０は更に、送信回路１０において差動間スキュー補正動作が完了したことを受信回路２０に対して示す送信側調整完了通知（差動間スキュー補正完了通知）を送信する増幅器１６（ドライバ回路）を有する。ここで差動間スキュー補正動作の完了とは、図６とともに後述するように、ステートマシン１５の制御によって差動間スキューが規定値（所定の値）以内に収まったと判定された状態を言う。
受信回路２０は、データ受信用のレシーバ回路２３，差動間スキューを補正するためのディレイ調整回路（第２の遅延付与部）２１，２２を有する。受信回路２０は更に、レシーバ回路２３の入力端子における差動間スキューの方向を検出する差動間スキュー検出回路（第２のスキュー方向検出部）２４を有する。受信回路２０は更に、差動間スキュー方向の検出結果に基づいてディレイ調整回路２１，２２を制御するステートマシン（第２の制御部）２５を有する。
送信回路１０と受信回路２０との間は、伝送線路Ｗに対応する伝送線路Ｄ１、Ｄ２によって接続されている。伝送線路Ｄ１はデータの送受信用のものであり、伝送線路Ｄ２は送信側調整完了通知送信用のものである。ここで、送信回路１０のドライバ回路１３、ディレイ調整回路１１，１２、伝送線路Ｄ１、受信回路２０のディレイ調整回路２１，２２およびレシーバ回路２３が高速リンクを形成する。他方、送信回路１０の増幅器１６および伝送線路Ｄ２が低速リンク或いは低速動作させた高速リンクを形成する。
次に図６とともに、実施例１の送信回路１０および受信回路２０によって実行される差動間スキュー補正動作の流れにつき、説明する。
実施例１の送信回路１０および受信回路２０は、通常のデータの送受信前に、回路内の様々な調整を行うトレーニングシーケンスを実行する。トレーニングシーケンスは送信回路１０，受信回路２０の夫々のステートマシン１５，２５によって実行される。差動間スキュー補正動作はトレーニングシーケンスに組み込まれている。
差動間スキュー補正動作の最初に、送信回路１０のステートマシン１５がドライバ回路１３を制御し、差動間スキュー検出用の差動信号としてクロックパターンを送出させる（ステップＳ１）。図６のクロックパターンは、"０１０１０１０１..."というように、データ"０"と"１"とが交互に繰り返し出現する信号パターンを意味する。クロックパターンは、例えば図２で示す如く、ハイレベル（例えば"１"）とローレベル（同"０"）とを交互に周期的に繰り返す。又、差動信号の負信号は、正信号とはハイレベルとローレベルとが反転した状態で送出される。
次に、ステートマシン１５は、送信側の差動間スキュー補正動作Ｓ１０を開始する。すなわちステートマシン１５は、差動信号の正信号と負信号とのいずれの信号が早いか（すなわち差動間スキューの方向）の検出結果を差動間スキュー検出回路１４から受信する（ステップＳ２、Ｓ２Ａ）（但し、ステップＳ２は差動間スキュー検出回路１４の動作）。次にステートマシン１５は、差動間スキュー検出か色１４から受信した検出結果に基づいて、差動間スキューが規定値以内か否かを判定する（ステップＳ３）。差動間スキューが規定値以内ではないと判定した場合（Ｓ３ ＮＯ）、ステートマシン１５はステップＳ４に移行する。ステップＳ４では、ステートマシン１５は差動間スキューが規定値以内に収まるように、ディレイ調整回路１１又は１２を制御する。
ここでディレイ調整回路１１は正信号に対し、ステートマシン１５が設定した遅延量を付与する機能を有する。したがって、正信号の方が負信号より早いことを差動間スキュー検出回路１４が検出した場合、ステップＳ４でステートマシン１５はディレイ調整回路１１を制御し、正信号に付与する遅延量を所定量、増加する。同様にディレイ調整回路１２は負信号に対し、ステートマシン１５が設定した遅延量を付与する機能を有する。負信号の方が正信号より早いことを差動間スキュー検出回路１４が検出した場合、ステップＳ４でステートマシン１５はディレイ調整回路１２を制御し、負信号に付与する遅延量を所定量、増加する。ステートマシン１５はディレイ調整回路を制御した後、ステップＳ２、Ｓ２Ａを実行する。
差動間スキューを規定値以内に調整する方法の一例を説明する。まず、初期状態として、ディレイ調整回路１１，１２の各々の遅延量を最小値に設定しておく。そして、ステップＳ３でスキューが規定値内であると判定された場合には、ステップＳ４にて、ステップＳ２のスキュー方向の検出結果に応じて、ディレイ調整回路１１，１２のいずれか一方の遅延量を所定量増加させる。例えばステップＳ２にて正信号の方が早いとの検出結果が出た場合、ステップＳ４では、ディレイ調整回路１１の遅延量を所定量増加させる。
Ｓ４でディレイ調整回路を調整した結果、ステップＳ２において検出された差動間スキューの方向が反転したら、ステートマシン１５は、その時点のディレイ調整回路１１の遅延量の値をメモリに格納する。尚、差動間スキューの方向が反転していなかった場合、ステートマシン１５は再度Ｓ４の処理を実行し、ディレイ調整回路の遅延量を所定量増加させる。この際、ディレイ調整回路の遅延量増加は、所定量ずつ、徐々に増加させていく。
差動間スキューの方向が反転した場合、次にステップＳ４にて、ディレイ調整回路１１の遅延量を、今度は徐々に所定量ずつ減少させる。ディレイ調整回路の遅延量を減少させた結果、ステップＳ２において検出された差動間スキューの方向が再度反転したら、ステートマシン１５は、その時点のディレイ調整回路１１の遅延量の値と、上記メモリに格納した遅延量の値との間の中心値を求める。そして当該中間値を差動間スキュー補正完了後の遅延量として、ディレイ調整回路１１に設定する。そしてステートマシン１５は、当該補正完了後の遅延量の設定をもって、差動間スキューが規定値以内との判定を行う（ステップＳ３）。尚、ステップＳ２にて負信号の方が早いとの検出結果が出た場合、ステップＳ４ではディレイ調整回路１１の代わりにディレイ調整回路１２の遅延量を増減し、以下同様の手順を実行する。
ステップＳ３で差動間スキューが規定値以内との判定がなされると、ステートマシン１５は送信側調整完了通知を受信回路２０に送信する（ステップＳ５）。受信回路２０のステートマシン２５は当該送信側調整完了通知を受信すると、差動間スキュー補正動作Ｓ２０を開始する。すなわちステートマシン２５は、差動信号の正信号と負信号とのいずれの信号が早いか（すなわち差動間スキューの方向）の検出結果を受信する（ステップＳ６、Ｓ６Ａ）（但しステップＳ６は差動間スキュー検出回路２４の動作）。ステートマシン２５は次に、差動間スキュー検出回路２４から受信した検出結果に基づいて、差動間スキューが規定値以内か否かを判定する（ステップＳ７）。差動間スキューが規定値以内ではないと判定した場合、ステートマシン２５はステップＳ８に移行する。ステップＳ８では、ステートマシン２５は差動間スキューが規定値以内に収まるように、ディレイ調整回路２１又は２２を制御する。
ここでディレイ調整回路２１は正信号に対し、ステートマシン２５が設定した遅延量を付与する。したがって、正信号の方が負信号より早いことが差動間スキュー検出回路２４によって検出された場合、ステップＳ８でステートマシン２５はディレイ調整回路２１を制御し、正信号に付与する遅延量を所定量、増加する。同様にディレイ調整回路２２は負信号に対し、ステートマシン２５が設定した遅延量を付与する。負信号の方が正信号より早いことが差動間スキュー検出回路２４によって検出された場合、ステートマシン２５はディレイ調整回路２２を制御し、負信号に付与する遅延量を所定量、増加する。ステートマシン２５はその後ステップＳ６、Ｓ６Ａを実行する。
ここでステップＳ７の差動間スキューを規定値以内に調整する方法は、上述したＳ２〜Ｓ４での差動間スキュー調整の方法と同様である。ステップＳ７で差動間スキューが規定値以内との判定がなされると、ステートマシン２５は差動間スキュー補正動作Ｓ２０を終了し、その結果、送受信双方の差動間スキュー補正動作が終了する（ステップＳ９）。その後、ステートマシン２５が図示せぬ伝送線路を通じ、送信側のＬＳＩ ＬＳ，受信側のＬＳＩ ＬＲに差動間スキュー補正動作が終了した旨を通知する。当該通知に応じ、送信側のＬＳＩ ＬＳから受信側のＬＳＩ ＬＲへ向けた、通常のデータの送信が開始される。
次に図７，８，９とともに、差動間スキュー補正の具体例について説明する。図７，８，９には、差動信号の正信号ＰＯＳ，負信号ＮＥＧの夫々の電圧波形、中心電圧、コモンモード電圧の夫々の波形を示す。又、図７，８には、差動間スキューＳｋｅｗを示す。又、図７，８，９の各々において、（ａ）は送信回路１０における各信号の状態を示し、（ｂ）は受信回路２０における各信号の状態を示す。
図７は送信回路１０、受信回路２０の双方とも差動間スキュー補正前の状態を示す。図７の状態では、送信回路１０、受信回路２０の双方とも差動間スキューＳｋｅｗ−１、Ｓｋｅｗ−２が発生している。この場合、正信号ＰＯＳの方が負信号ＮＥＧより位相が早い。その結果、正信号ＰＯＳが中心電圧と交差するタイミングの方が、負信号ＮＥＧが中心電圧と交差するタイミングより早い。両信号のタイミングの差が差動間スキューＳｋｅｗ−１，Ｓｋｅｗ−２である。差動間スキューＳｋｅｗ−１，Ｓｋｅｗ−２が生じる結果、送信回路１０、受信回路２０の双方ともコモンモード電圧が中心電圧に対し変動する。
図８は送信回路１０のみにおいて差動間スキュー補正を完了した状態（すなわち図６中、送信側の差動間スキュー補正動作Ｓ１０を終了した状態）を示す。当該差動間スキュー補正では、図８（ａ）に示す如く、送信回路１０における図７（ａ）図示の差動間スキューＳｋｅｗ−１と同一の時間Ｃｔだけ、正信号ＰＯＳを遅延させることにより、差動間スキューを０にしている。その結果、送信側のＬＳＩ ＬＳにおけるコモンモードノイズを抑制することができる。尚、送信回路１０における差動間スキューＳｋｅｗ−１は、送信回路１０における要因によって生じたものである。
但し図８（ｂ）に示す如く、送信回路１０における差動間スキュー補正の結果、受信回路２０においても差動間スキューＳｋｅｗが図７（ｂ）の状態より減少しているが、０ではない。受信回路２０における差動間スキューＳｋｅｗは、例えば送信回路１０から伝送線路Ｗにおける要因によって生じたものである。
図９は、更に受信回路２０においても差動間スキュー補正を完了した状態（すなわち図６中、送信側の差動間スキュー補正動作Ｓ１０および受信側の差動間スキュー補正動作Ｓ２０の両方を終了した状態）を示す。当該差動間スキュー補正では、図９（ｂ）に示す如く、送信回路１０における図８（ｂ）図示の差動間スキューＳｋｅｗと同一の時間Ｃｒだけ、正信号ＰＯＳを遅延させることにより、差動間スキューを０にしている。その結果、図９（ａ），図９（ｂ）に示す如く、送信回路１０、受信回路２０の双方にて、差動間スキューが０となっている。その結果、送信回路１０、受信回路２０の双方にて、コモンモード電圧が中心電圧と常に一致し、伝送線路Ｗ、受信側のＬＳＩ ＬＲにおけるコモンモードノイズをも抑制することができる。
このように本発明の実施例１によれば、差動伝送方式を使用した高速シリアルリンクにおいて、送信回路１０と受信回路２０との各々にて個別に差動間スキューを検出する。そして差動間スキューの検出結果をディレイ調整回路１１，１２、２１，２２にフィードバックし、検出された差動間スキューの方向に応じて送信回路１０と受信回路２０との各々にて独立して差動間スキュー補正を実行する。具体的には、ディレイ調整回路１１，１２、２１，２２を用いて正信号或いは負信号に意図的に遅延を付与することにより、差動間スキューを補正する。その結果、送信回路１０，受信回路２０および双方間の伝送線路Ｗの全経路を通じて、差動間スキュー補正を達成することができ、差動間スキューの抑制、コモンモードノイズの抑制を図り、安定的な差動信号の伝送を達成し得る。
次に図１０，１１，１２とともに、本発明の実施例２の説明を行う。
実施例１では、送信回路１０において差動間スキュー補正が完了した段階で受信回路２０に対し送信側調整完了通知を行い、受信回路２０は当該通知を受信して差動間スキュー補正動作を開始していた。当該方法によれば、送信回路１０における差動間スキュー補正動作から受信回路２０における差動間スキュー補正動作への状態の遷移を無駄なく行うことができる。しかしながら当該方法によると、図５に示す構成例の場合、送信側調整完了通知を行うために別途伝送線路Ｄ２が必要となる。
以下に説明する本発明の実施例２によれば、図１０とともに後述するタイマ１７，２７の機能により、送信側ＬＳＩ ＬＳと受信側ＬＳＩ ＬＲとの間で動作の同期を取る。タイマ１７の機能によってステートマシン１５の，タイマ２７の機能によってステートマシン２５の動作開始、終了のタイミングを調整することができ、送信側調整完了通知を行うための伝送線路Ｄ２を別途設けることなく、差動間スキュー調整を実現できる。
図１０は、送信側のＬＳＩ ＬＳの送信回路１０Ａと、受信側のＬＳＩ ＬＲの受信回路２０Ａを示す。図１０は、図４に示す送信回路１０−１と或いは送信回路１０−２と、受信回路２０−２或いは受信回路２０−１に夫々対応する、送信回路１０Ａと受信回路２０Ａを示す。図１０中、図５に示す実施例１の構成における部分と同様の部分には同一の符号を付し、重複する説明を省略する。図１０に示す実施例２の構成が図５に示す実施例１の構成と異なる部分は、送信側調整完了通知を送信するための伝送線路Ｄ２および増幅器１６を設ける代わりに、図示の如く、送信回路１０Ａ，受信回路２０Ａにおいて、夫々上記タイマ１７，２７を設ける点である。タイマ１７，２７の動作については以下に行う図１１，１２の説明に含めて説明する。
図１１，１２とともに、本発明の実施例２の送受信装置の動作の流れについて説明する。
まず、夫々が送受信装置を含むＬＳＩ ＬＳ，ＬＲを有する情報処理装置（例えば図１中、情報処理装置１００）が起動すると、タイマ１７、２７が同時に起動する。タイマ１７，２７は、起動後、所定の送信側補正開始時間Ｔｓｓが経過すると、送信側補正開始時間Ｔｓｓが経過した旨を、対応するステートマシン１５，２５に夫々出力する。タイマ１７，２７は次に、所定の送信側補正完了時間Ｔｓｅが経過すると、送信側補正完了時間Ｔｓｅが経過した旨を対応するステートマシン１５，２５に夫々出力する。タイマ１７，２７は次に、所定の受信側補正完了時間Ｔｒｅが経過すると、受信側補正完了時間Ｔｒｅが経過した旨を対応するステートマシン１５，２５に夫々出力する。ここで、各時間の大小関係は、「所定の送信側補正開始時間Ｔｓｓ」 ＜ 「所定の送信側補正完了時間Ｔｓｅ」 ＜ 「所定の受信側補正完了時間Ｔｒｅ」である。
まず、送信回路１０Ａのタイマ１７がステートマシン１５に送信側補正開始時間Ｔｓｓが経過した旨を通知する（図１１中、ステップＳ３１のＹＥＳ）と、ステートマシン１５は差動間スキュー補正動作を開始する。ステートマシン１５はドライバ回路１３を制御し、図５のステップＳ１同様、差動間スキュー検出用の差動信号としてクロックパターンを送出させる（ステップＳ３２）。
次に、ステートマシン１５は、図５のステップＳ２、Ｓ２Ａ同様、送出した差動信号の正信号と負信号とのいずれの信号が早いか（すなわち差動間スキューの方向）の検出結果を、差動間スキュー検出回路１４から受信する（ステップＳ３３、Ｓ３３Ａ）（但しステップＳ３３の動作は差動間スキュー検出回路１４の動作）。又、ステートマシン１５は、図５のステップＳ３同様、差動間スキューが規定値以内か否かを判定する（ステップＳ３４）。また、ステップＳ３４では、ステートマシン１５は更に、タイマ１７から送信側補正完了時間Ｔｓｅが経過した旨の通知を受信したか否かを判定する（ステップＳ３４）。差動間スキューが規定値以内ではないと判定し、かつ送信側補正完了時間Ｔｓｅが経過した旨の通知を未だ受信していないと判定した場合、ステートマシン１５はステップＳ３５に移行する。ステップＳ３５では、図５のステップＳ４同様、差動間スキューが規定値以内に収まるように、ディレイ調整回路１１又は１２を制御する。その後ステップＳ３３、Ｓ３３Ａを実行する。
ステップＳ３４で差動間スキューが規定値以内との判定がなされるか、或いは送信側補正完了時間Ｔｓｅが経過した旨がタイマ１７から通知されると、ステートマシン１５はステップＳ３６に移行する。ステップＳ３６でステートマシン１５は、タイマ１７から受信側補正完了時間Ｔｒｅが経過した旨が通知されたか否かを判定する。受信側補正完了時間Ｔｒｅが経過した旨がタイマ１７から通知されればステップＳ３７に移行し、未だ通知されていなければステップＳ３６を繰り返し実行する。
受信回路２０のステートマシン２５は、タイマ２７から送信側補正開始時間Ｔｓｓが経過した旨が通知される（ステップＳ４１のＹＥＳ）と、ステップＳ４２に移行する。更にその後、送信側補正完了時間Ｔｓｅが経過した旨がタイマ２７から通知される（ステップＳ４２のＹＥＳ）と、ステートマシン２５は受信側の差動間スキュー補正動作を開始する。
すなわちステートマシン２５は、図５のステップＳ６、Ｓ６Ａ同様、送信回路１０から受信した差動信号の正信号と負信号とのいずれの信号が早いか（すなわち差動間スキューの方向）の検出結果を差動間スキュー検出回路２４から受信する（ステップＳ４３、Ｓ４３Ａ）（但しステップＳ４３の動作は差動間スキュー検出回路２４の動作）。又、ステートマシン２５は、図５のステップＳ７同様、差動間スキューが規定値以内か否かを判定する（ステップＳ４４）。また、ステップＳ４４では、ステートマシン２５は更に、タイマ２７から受信側補正完了時間Ｔｒｅが経過した旨の通知を受信したか否かを判定する。差動間スキューが規定値以内ではないと判定し，かつ受信側補正完了時間Ｔｒｅが経過した旨の通知を未だ受信していないと判定した場合、ステートマシン２５はステップＳ４５に移行する。ステップＳ４５では、図５のステップＳ８同様、ステートマシン２５は差動間スキューが規定値以内に収まるように、ディレイ調整回路２１又は２２を制御する。その後ステップＳ４３、Ｓ４３Ａを実行する。
ステップＳ４４で差動間スキューが規定値以内との判定がなされるか、或いは受信側補正完了時間Ｔｒｅが経過した旨がタイマ２７から通知されると、ステートマシン２５はステップＳ４６に移行する。ステップＳ４６でステートマシン２５は差動間スキュー補正動作を終了し、その結果、送受信双方の差動間スキュー補正動作が終了する。尚、遅くとも受信側補正完了時間Ｔｒｅが経過すれば、その前に送信側補正完了時間Ｔｓｅが経過しているため、送信回路１０Ａにおいて差動間スキュー補正動作が終了している（ステップＳ３４→Ｓ３６→Ｓ３７）。更に、受信回路２０Ａにおいても差動間スキュー補正動作が終了する（ステップＳ４４→Ｓ４６）。図１１及び図１２に図示した処理の終了後、送信側のＬＳＩ ＬＳから受信側のＬＳＩ ＬＲへ向け、通常のデータの送信が開始される。
次に図１３〜図１９とともに、図５，図１０に示される実施例１，２の構成における差動間スキュー検出回路１４，２４の詳細について説明する。
図１３は差動間スキュー検出回路の回路例を示す。差動間スキュー検出回路は、差動信号の正信号ＰＯＳおよび負信号ＮＥＧが入力される検出部Ａ１を有する。更に差動間スキュー検出回路は、差動信号の正信号ＰＯＳおよび負信号ＮＥＧが入力されるクロック生成部Ａ２およびクロック生成部Ａ３を有する。
差動間スキュー検出回路は更に、検出部Ａ１の出力信号ＤＥＴがデータ入力端子に印加され、クロック生成部Ａ２の出力信号ＬＡＴＥ＿ＣＬＫがクロック入力端子に印加されるフリップフロップ（例えばＤフリップフロップ）ＦＦ１を有する。差動間スキュー検出回路は更に、検出部Ａ１の出力信号ＤＥＴがデータ入力端子に印加され、クロック生成部Ａ３の出力信号ＥＡＲＬＹ＿ＣＬＫがクロック入力端子に印加されるフリップフロップ（例えばＤフリップフロップ）ＦＦ２を有する。各フリップフロップＦＦ１、ＦＦ２は、クロック入力端子に印加される電圧の立ち上がり時にデータ入力端子に印加されている信号の値を取り込み、以後、次に信号の取り込みがなされるまで、一旦取り込んだ値を保持する。
図１３に示す差動間スキュー検出回路は、検出部Ａ１の出力ＤＥＴを、差動間スキューが存在することを示す信号として出力する。検出部Ａ１は差動間スキューが存在することを示す信号ＤＥＴを出力する。検出部Ａ１の動作につき、図１５〜図１９とともに後述する。また、フリップフロップＦＦ１の出力ＬＡＴＥを、負信号ＮＥＧの方が正信号ＰＯＳより遅れていることを示す信号として出力する。また、フリップフロップＦＦ２の出力ＥＡＲＬＹを、負信号ＮＥＧの方が正信号ＰＯＳより進んでいることを示す信号として出力する。
クロック生成部Ａ２の非反転入力端子には負信号ＮＥＧが入力され、反転入力端子には正信号ＰＯＳが入力される。その結果、負信号ＮＥＧの電圧が正信号ＰＯＳの電圧より高い場合、出力信号ＬＡＴＥ＿ＣＬＫはハイレベルとなり、負信号ＮＥＧの電圧が正信号ＰＯＳの電圧より低い場合、出力信号ＬＡＴＥ＿ＣＬＫはローレベルとなる。
クロック生成部Ａ３の非反転入力端子には正信号ＰＯＳが入力され、反転入力端子には負信号ＮＥＧが入力される。その結果、正信号ＰＯＳの電圧が負信号ＮＥＧの電圧より高い場合、出力信号ＥＡＲＬＹ＿ＣＬＫはハイレベルとなり、正信号ＰＯＳの電圧が負信号ＮＥＧの電圧より低い場合、出力信号ＥＡＲＬＹ＿ＣＬＫはローレベルとなる。
図１４は、クロック生成部Ａ２、Ａ３の各々に適用可能な差動増幅器の差動入力部の回路例を示す。図１４の回路では、ｎ−ＭＯＳ（n-Metal Oxide Semiconductor）トランジスタＴｒ３１，Ｔｒ３２の夫々のソースは電源Ｖに接続され、ドレインは電流源Ｓ１を介し接地電位に接続される。トランジスタＴｒ３１，Ｔｒ３２のゲートには、夫々正信号ＰＯＳ，負信号ＮＥＧが印加される。図１４の回路では、正信号ＰＯＳ、負信号ＮＥＧのうち、電圧が高い方が印加された方のトランジスタのオン抵抗が減少してドレイン−ソース電流が増加し、他方のトランジスタのオン抵抗が増加してドレイン−ソース電流が減少する。
図１５は、検出部Ａ１に適用可能な差動増幅器の差動入力部の回路例を示す。図１５の回路では、ｎ−ＭＯＳトランジスタＴｒ３３，Ｔｒ３４が並列接続される。当該並列回路とｎ−ＭＯＳトランジスタＴｒ３５とは、夫々のソースは電源Ｖに接続され、ドレインは電流源Ｓ２を介し接地電位に接続される。トランジスタＴｒ３３，Ｔｒ３４のゲートには、夫々正信号ＰＯＳ，負信号ＮＥＧが印加され、トランジスタＴｒ３５のゲートには、正信号ＰＯＳ，負信号ＮＥＧの夫々の中心電圧ＶＣＯＭが印加される。
図１５の回路では、並列回路のトランジスタＴｒ３３，Ｔｒ３４の各々は、トランジスタのサイズ比が、トランジスタＴｒ３５の１／２（＝０．５）とされている。ここでトランジスタのサイズ比とは、Ｗ／Ｌを意味する。Ｗはゲート幅を意味し、Ｌはゲート長を意味する。図１５の回路では、正信号ＰＯＳによって決まるトランジスタＴｒ３３のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３４のオン抵抗との合成抵抗と、中心電圧ＶＣＯＭによって決まるトランジスタＴｒ３５のオン抵抗とが比較される。比較の結果、抵抗が低い側のドレインーソース電流が増加し、抵抗が高い側のドレインーソース電流が減少する。尚、上記比較は、トランジスタの二乗則によって決まるオン抵抗同士の比較であり、すなわち１／（１／ＰＯＳ２＋１／ＮＥＧ２）と、（ＶＣＯＭ２）／２との比較である（以下同様）。
図１６Ａ，図１６Ｂ，図１６Ｃは、夫々、図１３の検出部Ａ１，クロック生成部Ａ２、Ａ３の夫々の回路例を示す。
図１６Ａに示す検出部Ａ１は差動増幅回路の形態を有する。ここでは図１５とともに上述した差動入力部（Ｔｒ３３，Ｔｒ３４，Ｔｒ３５）に対応するトランジスタＴｒ３８，Ｔｒ３９，Ｔｒ４０および電流源Ｓ３を有する回路を差動入力部として適用する。更にトランジスタＴｒ３８，Ｔｒ３９の並列回路およびトランジスタＴｒ４０と電源Ｖとの間に、ｐ−ＭＯＳ(p-Metal Oxide Semiconductor)トランジスタＴｒ３６，Ｔｒ３７のカレントミラー回路が挿入される。更に、トランジスタＴｒ４０のドレインにゲートが接続されたｐ−ＭＯＳトランジスタＴｒ４１が設けられ、電流源Ｓ４と直列接続されて、検出部Ａ１の増幅部が形成される。
図１６Ａに示す検出部Ａ１では、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗と、中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗とが比較される。比較の結果、抵抗が低い側のドレインーソース電流が増加し、抵抗が高い側のドレインーソース電流が減少する。例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも低い場合、中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より低くなる。中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より低い場合、トランジスタＴｒ３８，Ｔｒ３９のドレイン−ソース電流が減少し、トランジスタＴｒ４０のドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタＴｒ４０のドレイン電圧が低下する。その結果、増幅部のトランジスタＴｒ４１のオン抵抗が減少し、その結果出力電圧ＤＥＴが上昇する。したがって出力ＤＥＴがハイレベルとなる。このように図１６Ａの検出部Ａ１では、例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも低い場合等、中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より低くなる場合に、出力信号ＤＥＴがハイレベルとなる。
逆に、例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも高い場合、中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より高くなる。中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より高い場合、トランジスタＴｒ３８，Ｔｒ３９のドレイン−ソース電流が増加し、トランジスタＴｒ４０のドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタＴｒ４０のドレイン電圧が上昇する。その結果、増幅部のトランジスタＴｒ４１のオン抵抗が増加し、その結果出力電圧ＤＥＴが下降する。したがって出力ＤＥＴがローレベルとなる。このように図１６Ａの検出部Ａ１では、例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも高い場合等、中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗の方が、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗より高くなる場合に、出力信号ＤＥＴがローレベルとなる。
図１６Ｂに示すクロック生成部Ａ２，図１６Ｃに示すクロック生成部Ａ３は各々、図１６Ａに示す検出部Ａ１同様、差動増幅回路の形態を有する。そしてクロック生成部Ａ２、Ａ３は、差動入力部において相互に比較する対象の信号が異なる点を除き、図１６Ａに示す検出部Ａ１と同様の構成を有する。すなわち、図１６Ａの検出部Ａ１では上記の如く、正信号ＰＯＳによって決まるトランジスタＴｒ３８のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ３９のオン抵抗との合成抵抗と中心電圧ＶＣＯＭによって決まるＴｒ４０のオン抵抗とが比較される。これに対し、クロック生成部Ａ２では、正信号ＰＯＳによって決まるトランジスタＴｒ１３１のオン抵抗と負信号ＮＥＧによって決まるトランジスタＴｒ１３２のオン抵抗とが比較される。又、クロック生成部Ａ３では、負信号ＮＥＧによって決まるトランジスタＴｒ２３１のオン抵抗と正信号ＰＯＳによって決まるトランジスタＴｒ２３２のオン抵抗とが比較される。一方、他の回路構成はＡ１，Ａ２及びＡ３で共通する。これは図１３の差動間スキュー検出回路において、検出部Ａ１とクロック生成部Ａ２、Ａ３との間に特性差（相互遅延）が生じないようにするためである
図１６Ｂに示すクロック生成部Ａ２は、図１４とともに上述した差動入力部（Ｔｒ３１，Ｔｒ３２）に対応するトランジスタＴｒ１３１，Ｔｒ１３２および電流源Ｓ１０１を有する回路を、差動入力部として適用する。更にトランジスタＴｒ１３１，Ｔｒ１３２と電源との間に、ｐ−ＭＯＳ(p-Metal Oxide Semiconductor)トランジスタＴｒ１３６，Ｔｒ１３７のカレントミラー回路が挿入される。更に、トランジスタＴｒ１３２のドレインにゲートが接続されたｐ−ＭＯＳトランジスタＴｒ１４１が設けられ、電流源Ｓ１０２と直列接続されて、クロック生成部Ａ２の増幅部が形成される。
図１６Ｂに示すクロック生成部Ａ２では、正信号ＰＯＳの電圧が、負信号ＮＥＧの電圧より低い場合、トランジスタＴｒ１３１のオン抵抗が増加してドレイン−ソース電流が減少し、逆にトランジスタＴｒ１３２のオン抵抗が減少してドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタＴｒ１３２のドレイン電圧が低下し、その結果増幅部のトランジスタＴｒ１４１のオン抵抗が減少する。その結果、出力電圧ＬＡＴＥ＿ＣＬＫが上昇する。したがって出力ＬＡＴＥ＿ＣＬＫがハイレベルとなる。このように図１６Ｂのクロック生成部Ａ２では、負信号ＮＥＧが正信号ＰＯＳの電圧より高い場合、出力信号ＬＡＴＥ＿ＣＬＫがハイレベルとなる。
逆に、正信号ＰＯＳの電圧が、負信号ＮＥＧの電圧より高い場合、トランジスタＴｒ１３１のオン抵抗が減少してドレイン−ソース電流が増加し、逆にトランジスタＴｒ１３２のオン抵抗が増加してドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタＴｒ１３２のドレイン電圧が上昇し、その結果増幅部のトランジスタＴｒ１４１のオン抵抗が増加する。その結果、出力電圧ＬＡＴＥ＿ＣＬＫが下降する。したがって出力ＬＡＴＥ＿ＣＬＫがローレベルとなる。このように図１６Ｂのクロック生成部Ａ２では、負信号ＮＥＧが正信号ＰＯＳの電圧より低い場合、出力信号ＬＡＴＥ＿ＣＬＫがローレベルとなる。
他方、図１６Ｃに示すクロック生成部Ａ３は、図１４とともに上述した差動入力部に対応するトランジスタＴｒ２３１，Ｔｒ２３２および電流源Ｓ２０１を有する回路を、差動入力部として適用する。但しクロック生成部Ａ３ではクロック生成部Ａ２と異なり、トランジスタＴｒ２３１のゲートに負信号ＮＥＧを印加し、トランジスタＴｒ２３２のゲートに正信号ＮＥＧを印加する。更にトランジスタＴｒ２３１，Ｔｒ２３２と電源との間に、ｐ−ＭＯＳトランジスタＴｒ２３６，Ｔｒ２３７のカレントミラー回路が挿入される。更に、トランジスタＴｒ２３２のドレインにゲートが接続されたｐ−ＭＯＳトランジスタＴｒ２４１が設けられ、電流源Ｓ２０２と直列接続されて、クロック生成部Ａ３の増幅部が形成される。
図１６Ｃに示すクロック生成部Ａ３では、負信号ＮＥＧが、正信号ＰＯＳより低い場合、トランジスタＴｒ２３１のオン抵抗が増加してドレイン−ソース電流が減少し、逆にトランジスタＴｒ２３２のオン抵抗が減少してドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタＴｒ２３２のドレイン電圧が低下し、その結果増幅部のトランジスタＴｒ２４１のオン抵抗が減少する。その結果出力電圧ＥＡＲＬＹ＿ＣＬＫが上昇する。したがって出力ＥＡＲＬＹ＿ＣＬＫがハイレベルとなる。このように図１６Ｃのクロック生成部Ａ３では、正信号ＰＯＳの電圧が負信号ＮＥＧの電圧より高い場合、出力信号ＥＡＲＬＹ＿ＣＬＫがハイレベルとなる。
逆に、負信号ＮＥＧの電圧が、正信号ＰＯＳの電圧より高い場合、トランジスタＴｒ２３１のオン抵抗が減少してドレイン−ソース電流が増加し、逆にトランジスタＴｒ２３２のオン抵抗が増加してドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタＴｒ２３２のドレイン電圧が上昇し、その結果増幅部のトランジスタＴｒ２４１のオン抵抗が増加する。その結果出力電圧ＥＡＲＬＹ＿ＣＬＫが下降する。したがって出力ＥＡＲＬＹ＿ＣＬＫがローレベルとなる。このように図１６Ｃのクロック生成部Ａ３では、正信号ＰＯＳが負信号ＮＥＧより低い場合、出力信号ＥＡＲＬＹ＿ＣＬＫがローレベルとなる。
図１７は、図１６Ａに示した検出部Ａ１の回路構成例の変形例を示す。図１７の変形例は、中心電圧ＶＣＯＭを用意することができない場合の検出部Ａ１の回路構成例である。図１７の場合、ローパスフィルタＬｐ１，Ｌｐ２を用い、差動信号の正信号ＰＯＳ，負信号ＮＥＧの夫々の中心電圧を生成する。
図１７の回路構成例中、図１６Ａの回路構成例における構成要素と同様の構成要素には同一の符号を付し、重複する説明を省略する。図１７の回路構成例の場合、図１６ＡにおけるトランジスタＴｒ４０の代わりに、ｎ−ＭＯＳトランジスタＴｒ３８，Ｔｒ３９と同様のトランジスタのサイズ比を有するｎ−ＭＯＳトランジスタＴｒ５１，Ｔｒ５２の並列回路を設ける。トランジスタＴｒ５１のゲートには正信号ＰＯＳをローパスフィルタＬｐ１に通した信号を印加し、トランジスタＴｒ５２のゲートには負信号ＮＥＧをローパスフィルタＬｐ１に通した信号を印加する。
図１７の回路では、トランジスタＴｒ３８，Ｔｒ３９の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ３８、Ｔｒ３９の夫々のオン抵抗の合成抵抗と、トランジスタＴｒ５１，Ｔｒ５２の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ５１，Ｔｒ５２の夫々のオン抵抗の合成抵抗とが相互に比較される。ここでトランジスタＴｒ５１，Ｔｒ５２の夫々のゲートに印加される夫々の電圧は、夫々、正信号ＰＯＳをローパスフィルタＬｐ１に通した電圧及び負信号ＮＥＧをローパスフィルタＬｐ１に通した電圧である。したがって図１７の回路の場合、図１６Ａの回路と同様の動作原理により、例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも低い場合等、トランジスタＴｒ５１，Ｔｒ５２の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ５１，Ｔｒ５２の夫々のオン抵抗の合成抵抗が、トランジスタＴｒ３８，Ｔｒ３９の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ３８、Ｔｒ３９の夫々のオン抵抗の合成抵抗より低くなる場合に、出力電圧ＤＥＴがハイレベルとなる。逆に、例えば正信号ＰＯＳと負信号ＮＥＧとが中心電圧ＶＣＯＭよりも高い場合等、トランジスタＴｒ５１，Ｔｒ５２の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ５１，Ｔｒ５２の夫々のオン抵抗の合成抵抗が、トランジスタＴｒ３８，Ｔｒ３９の夫々のゲートに印加される夫々の電圧によって決まるトランジスタＴｒ３８、Ｔｒ３９の夫々のオン抵抗の合成抵抗より高い場合に、出力電圧ＤＥＴがローレベルとなる。よって図１６Ａの回路構成を有する検出部Ａ１と同様の機能を奏する。
次に図１８，１９とともに、図１３〜１７とともに上述した構成の差動間スキュー検出回路動作例について説明する。
図１８は、負信号ＮＥＧの方が正信号ＰＯＳよりも遅い場合について示す。図１８（ａ）は、差動間スキュー検出回路に入力される正信号ＰＯＳ，負信号ＮＥＧの波形を示す。図１８（ｂ）は、図１６Ａの回路例における、トランジスタＴｒ３８のドレイン電流ＳＷＰ，トランジスタＴｒ３９のドレイン電流ＳＷＮ，両者の和の電流ＳＷＰ＋ＳＷＮ，およびトランジスタＴｒ４０のドレイン電流ＣＯＭの夫々の波形を示す。ここで各トランジスタのゲートに印加される電圧波形に対するドレイン電流の波形は、トランジスタの二乗則に従うものとする。図１８（ｃ）は、図１３に示す差動間スキュー検出回路における各信号ＤＥＴ，ＥＡＲＬＹ＿ＣＬＫ，ＬＡＴＥ＿ＣＬＫ、ＥＡＲＬＹ，ＬＡＴＥの夫々の電圧波形を示す。
図１８（ａ）に示す如く、正信号ＰＯＳよりも負信号ＮＥＧの方が遅い場合、正信号ＰＯＳが立ち下がり、負信号ＮＥＧが立ち上がる期間ＴＰ１には、正信号ＰＯＳと負信号ＮＥＧとの双方の信号が中心電圧ＶＣＯＭよりも低くなる時間帯ＴＰ１１が存在する。正信号と負信号とが中心電圧よりも低くなる時間帯ＴＰ１１では、両信号ＰＯＳ，ＮＥＧがゲートに印加されるトランジスタＴｒ３８，Ｔｒ３９の夫々のオン抵抗の並列回路の抵抗値（合成抵抗）が、中心電圧ＶＣＯＭがゲートに印加されるトランジスタＴｒ４０のオン抵抗の抵抗値に比して大きくなる。その結果、図１８（ｂ）のＳＣ１に示す如く、図１６Ａの検出部Ａ１の差動入力部（Ｔｒ３８，Ｔｒ３９，Ｔｒ４０）では、抵抗値が小さい方のトランジスタＴｒ４０を流れる電流ＣＯＭが上昇する。他方、抵抗値が大きい方の並列回路（Ｔｒ３８，Ｔｒ３９）を流れる電流ＳＷＰ＋ＳＷＮが減少する。その結果、当該時間帯ＴＰ１１では、差動入力部に流れる電流のほとんどが、電流ＣＯＭが流れる抵抗値が小さい方のトランジスタＴｒ４０側を流れる。その結果、増幅部（Ｔｒ４１）への出力電圧であるトランジスタＴｒ４０のドレイン電圧が低下し、その結果増幅部の出力である信号ＤＥＴがハイレベルとなる（図１８（ｃ）、ＤＥＴ）。
また、図１３の差動間スキュー検出回路の検出部Ａ１の出力ＤＥＴがハイレベルとなる時間帯では、正信号ＰＯＳが立ち下がり、負信号ＮＥＧが立ち上がる。その結果、正信号ＰＯＳと負信号ＮＥＧとの大小関係が、正信号ＰＯＳの方が大きい状態から、負信号ＮＥＧの方が大きい状態へとある時点で反転する。負信号ＮＥＧの方が大きくなった時点で、クロック生成部Ａ２の出力（図１８（ｃ）、ＬＡＴＥ＿ＣＬＫ）はローレベルからハイレベルに変化する。同じタイミングで、クロック生成部Ａ３の出力（図１８（ｃ）、ＥＡＲＬＹ＿ＣＬＫ）はハイレベルからローレベルに変化する。したがって、クロック入力端子に印加される電圧（ＬＡＴＥ＿ＣＬＫ）が立ち上がるフリップフロップＦＦ１のみが、ハイレベルのＤＥＴ信号を取り込む。他方、クロック入力端子に印加される電圧（ＥＡＲＬＹ＿ＣＬＫ）が立ち下がるフリップフロップＦＦ２は、ＤＥＴ信号の値を取り込まない。したがって、フリップフロップＦＦ１の出力であるＬＡＴＥ信号（図１８（ｃ）中、ＬＡＴＥ）がハイレベルとなる。
尚、フリップフロップＦＦ２のクロック入力端子に印加される信号ＥＡＲＬＹ＿ＣＬＫ（図１８（ｃ）中、ＥＡＲＬＹ＿ＣＬＫ）が立ち上がるタイミング、つまり立ち上がる正信号ＰＯＳの方が立ち下がるＮＥＧよりも大きくなるタイミングでは、ＤＥＴ信号（図１８（ｃ）中、ＤＥＴ）はローレベルである。このため、このタイミングでは、フリップフロップＦＦ２はＤＥＴ信号を取り込まない。したがって図１８（ｃ）の場合、差動間スキュー検出回路の出力ＥＡＲＬＹはローレベルとなる。一方、この期間にはＬＡＴＥ＿ＣＬＫはローレベルであり、ＦＦ１もＤＥＴ信号を取り込まない。したがって、ＬＡＴＥ信号はハイレベルを維持する。
図１９は、負信号ＮＥＧの方が正信号ＰＯＳよりも早い場合について示す。図１９（ａ）は、当該差動間スキュー検出回路１４，２４に入力される正信号ＰＯＳ，負信号ＮＥＧの波形を示す。図１９（ｂ）は、図１６Ａの回路例における、トランジスタＴｒ３８のドレイン電流ＳＷＰ，トランジスタＴｒ３９のドレイン電流ＳＷＮ，両者の和の電流ＳＷＰ＋ＳＷＮ，およびトランジスタＴｒ４０のドレイン電流ＣＯＭの夫々の波形を示す。ここで各トランジスタのゲートに印加される電圧波形に対するドレイン電流の波形は、トランジスタの二乗則に従うものとする。図１９（ｃ）は、図１３に示す差動間スキュー検出回路１４、２４における各信号ＤＥＴ，ＥＡＲＬＹ＿ＣＬＫ，ＬＡＴＥ＿ＣＬＫ、ＥＡＲＬＹ，ＬＡＴＥの夫々の電圧波形を示す。
図１９（ａ）に示す如く正信号ＰＯＳよりも負信号ＮＥＧの方が早い場合、正信号ＰＯＳの立ち上がりおよび負信号ＮＥＧの立ち下がりの期間ＴＰ２に、正信号ＰＯＳと負信号ＮＥＧとの双方の信号が中心電圧ＶＣＯＭより低くなる期間ＴＰ２２が生ずる。正信号と負信号とが中心電圧より低くなる時間帯ＴＰ２２では、両信号ＰＯＳ，ＮＥＧがゲートに印加されるトランジスタＴｒ３８，Ｔｒ３９の夫々のオン抵抗の並列回路の抵抗値が、中心電圧ＶＣＯＭがゲートに印加されるトランジスタＴｒ４０のオン抵抗の抵抗値に比して大きくなる。その結果、図１９（ｂ）（破線の横長楕円部分ＳＣ２）に示す如く、図１６Ａの検出部Ａ１の差動入力部（Ｔｒ３８，Ｔｒ３９，Ｔｒ４０）では、抵抗値が小さい方のトランジスタＴｒ４０を流れる電流ＣＯＭが上昇する。他方、抵抗値が大きい方の並列回路（Ｔｒ３８，Ｔｒ３９）を流れる電流ＳＷＰ＋ＳＷＮが減少する。その結果、当該時間帯ＴＰ２２では、差動入力部に流れる電流のほとんどが、電流ＣＯＭが流れる抵抗値が小さい方のトランジスタＴｒ４０側を流れる。その結果、増幅部（Ｔｒ４１）への出力電圧であるトランジスタＴｒ４０のドレイン電圧が低下し、その結果増幅部の出力である信号ＤＥＴがハイレベルとなる（図１９（ｃ）、ＤＥＴ）。
このように、図１３の差動間スキュー検出回路の検出部Ａ１の出力ＤＥＴがハイレベルとなる時間帯では、正信号ＰＯＳが立ち上がり、負信号ＮＥＧが立ち下がる。その結果、正信号ＰＯＳと負信号ＮＥＧとの大小関係が、負信号ＮＥＧの方が大きい状態から、正信号ＰＯＳの方が大きい状態へとある時点で反転する。負信号ＰＯＳの方が大きくなった時点で、クロック生成部Ａ３の出力（図１９（ｃ）、ＥＡＲＬＹ＿ＣＬＫ）はローレベルからハイレベルに変化する。同じタイミングでクロック生成部Ａ２の出力（図１９（ｃ）、ＬＡＴＥ＿ＣＬＫ）はハイレベルからローレベルに変化する。したがって、クロック入力端子に印加される電圧（ＥＡＲＬＹ＿ＣＬＫ）が立ち上がるフリップフロップＦＦ２のみがハイレベルのＤＥＴ信号の値を取り込む。他方、クロック入力端子に印加される電圧（ＬＡＴＥ＿ＣＬＫ）が立ち下がるフリップフロップＦＦ１は、ＤＥＴ信号の値を取り込まない。したがって、フリップフロップＦＦ２の出力であるＥＡＲＬＹ信号（図１９（ｃ）中、ＥＡＲＬＹ）がハイレベルとなる。
尚、フリップフロップＦＦ１のクロック入力端子に印加される信号ＬＡＴＥ＿ＣＬＫ（図１９（ｃ）中、ＬＡＴＥ＿ＣＬＫ）が立ち上がるタイミング、つまり立ち下がる正信号ＰＯＳより立ち上がる負信号ＮＥＧが大きくなるタイミングでは、ＤＥＴ信号（図１９（ｃ）中、ＤＥＴ）はローレベルである。このため、このタイミングでは、フリップフロップＦＦ１はＤＥＴ信号の値を取り込まない。したがって図１９（ｃ）の場合、差動間スキュー検出回路の出力ＥＡＲＬＹはハイレベルとなる。一方、この期間にはＥＡＲＬＹ＿ＣＬＫはローレベルであり、ＦＦ２もＤＥＴ信号を取り込まない。したがってＥＡＲＬＹ信号はハイレベルを維持する。
このように、図１８の場合、すなわち負信号ＮＥＧの方が遅い場合には差動間スキュー検出回路では、出力ＬＡＴＥがハイレベル、出力ＥＡＲＬＹがローレベルとなり、他方、図１９の場合、すなわち負信号ＮＥＧの方が早い場合には差動間スキュー検出回路では、出力ＥＡＲＬＹがハイレベル、出力ＬＡＴＥがローレベルとなる。図５，図１０の送受信装置におけるステートマシン１５，２５は、差動間スキュー検出回路の出力を受信することにより、差動間スキューの方向を知ることができる。
次に図２０，２１，２２とともに、送信回路１０，１０Ａにおけるディレイ調整回路１１，１２の構成例について説明する。差動伝送方式のドライバの回路形式としては、ＣＭＬ（Current Mode Logic）、或いはＬＶＤＳ（Low Voltage Differential Signaling）と称される回路形式が代表的である。しかしながら本発明の実施例１（送信回路１０）、実施例２（送信回路１０Ａ）のドライバ回路１３としては、ＶＭＬ（Voltage Mode Logic）、或いはＣＧ（Common Gate）と称する回路形式を用いる。ＶＭＬあるいはＣＧの各々の回路形式によれば、差動信号の正信号ＰＯＳ，負信号ＮＥＧの出力タイミングを別々に制御可能となる。
図２０に示す如く、実施例１の送信回路１０或いは実施例２の送信回路１０Ａにおいて、上記の回路形式を有するドライバ回路１３へ入力するデータ信号ＰＯＳ（正信号），ＮＥＧ（負信号）の夫々につき、ディレイ調整回路１１，１２を設ける。ディレイ調整回路１１，１２において適宜データ信号ＰＯＳ，ＮＥＧに遅延を付与することにより、差動間スキューを補正する。
図２１，２２は、ディレイ調整回路１１，１２の各々に適用可能な回路例を示す。図２１の回路は、ｐ−ＭＯＳトランジスタＴｒ１，ｎ−ＭＯＳトランジスタＴｒ２およびｐ−ＭＯＳトランジスタＴｒ３，ｎ−ＭＯＳトランジスタＴｒ４を有する２段のＣＭＯＳ(Complementary Metal Oxide Semiconductor)インバータ回路の形式を有する。そして２段のＣＭＯＳインバータ回路の間に、一端を接地した容量（コンデンサ）素子Ｃａ１を設ける。また各ＣＭＯＳインバータ回路に含まれるトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４は、各々がオン抵抗を外部から調整可能な構成を有する。
図２１の構成では、１段目のＣＭＯＳインバータ回路（Ｔｒ１，Ｔｒ２）にローレベルの入力信号が印加されると、１段目のＣＭＯＳインバータ回路は、ハイレベルを出力するように、入力信号によって駆動される。その結果、１段目のＣＭＯＳインバータ回路は容量素子Ｃａ１を充電する。充電の結果、容量素子Ｃａ１の電圧が２段目のＣＭＯＳインバータ回路（Ｔｒ３，Ｔｒ４）を駆動するに足る電圧まで上昇すると、２段目のＣＭＯＳインバータ回路が駆動され、２段目のＣＭＯＳインバータ回路はローレベルの信号を出力する。すなわち図２１の回路では、容量素子Ｃａ１の充電に要する時間に依存する遅延が、入力信号に付与されると言える。
ここで、例えば各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の夫々のオン抵抗を減少させることにより、容量素子Ｃａ１を充電する電流を増加させ、充電に要する時間を短縮させることができる。よって信号に付与する遅延を減少させることができる。他方、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の夫々のオン抵抗を増加させることにより、容量素子Ｃａ１を充電する電流を減少させ、充電に要する時間が延長することができる。よって信号に付与する遅延を増加させることができる。
図２２は、図２１に示す各ＣＭＯＳインバータ回路に対する、他の回路構成例を示す。図２２の回路構成例の場合、例えば図２１の各ＣＭＯＳインバータ回路に含まれるトランジスタＴｒ１或いはＴｒ３の代わりに、ｐ−ＭＯＳトランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５の並列回路と、ｐ−ＭＯＳトランジスタＴｒ１１との直列回路を使用する。同様に、図２２の回路構成例の場合、例えば図２１の各ＣＭＯＳインバータ回路に含まれるトランジスタＴｒ２或いはＴｒ４の代わりに、ｎ−ＭＯＳトランジスタＴｒ２２，Ｔｒ２３，Ｔｒ２４，Ｔｒ２５の並列回路と、ｎ−ＭＯＳトランジスタＴｒ２１との直列回路を使用する。並列回路に含まれるトランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５およびＴｒ２２，Ｔｒ２３，Ｔｒ２４，Ｔｒ２５のうち、オンさせるトランジスタの個数を増減することにより、直列回路のオン抵抗を増減することができる。より具体的には、並列するトランジスタのうち、オンさせるトランジスタの個数を増加すると直列回路のオン抵抗は減少し、オンさせるトランジスタの個数を減少させると直列回路のオン抵抗は増加する。このようにして、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の夫々のオン抵抗を増減することができる。
次に図２３，２４とともに、受信回路２０，２０Ａにおけるディレイ調整回路の構成例について説明する。図２３に示す如く、ディレイ調整回路として、レシーバ回路２３の前段に、ステートマシンの指示により夫々容量値が可変な容量素子Ｃａ２１，Ｃａ２２を設ける。図２３のディレイ調整回路の構成によれば、正信号ＰＯＳ，負信号ＮＥＧのうち、遅延を付与する側の信号に設けられたディレイ調整回路（２１または２２）の容量素子（Ｃａ２１またはＣａ２２）の容量値を増加させる。
図２４とともに、図２３の構成のディレイ調整回路の作用例について説明する。図２４（ａ）は送信回路の出力信号の波形を示し、図２４（ｂ）は受信回路の入力信号の波形を示す。また図２４（ｃ）は、ディレイ調整回路によって差動間スキューが補正された後の受信回路における各信号の波形を示す。
図２４（ａ）に示す如く、送信回路では差動間スキューが補正されているものとする。また、図２４（ｂ）の例の場合、受信回路では負信号ＮＥＧが正信号ＰＯＳよりも遅い。この場合、差動間スキューを補正するため、受信回路で正信号ＰＯＳの方に遅延を与えればよい。そのため、ステートマシン２５は、ディレイ調整回路２１の正信号ＰＯＳに対応する容量素子Ｃａ２１の容量を増加させるように制御する。その結果、正信号ＰＯＳの波形が鈍る。すなわち、容量素子ＣＡ２１の容量増加前の図２４（ｂ）に比し、容量素子ＣＡ２１の容量増加後の図２４（ｃ）では、正信号ＰＯＳの立ち下がりの傾きが緩やかとなり、その結果、正信号ＰＯＳが中心電圧と交差するタイミングが遅れる（図２４（ｃ）中、矢印）。その結果、差動間スキューＳｋｅｗが補正され、図２４（ｃ）に示す如く、正信号ＰＯＳが中心電圧と交差するタイミングが、負信号ＮＥＧが中心電圧と交差するタイミングと合致する。このようにして受信回路において差動間スキューが補正され、図２４（ｂ）と比較して、図２４（ｃ）ではコモンモード電圧の変動が低減される。したがってコモンモードノイズの低減が果たせる。
１００ 情報処理装置
１０，１０Ａ、１０−１，１０−２ 送信回路
１１，１２ ディレイ調整回路（送信回路内）
１４ 差動間スキュー検出回路（送信回路内）
１５ ステートマシン（送信回路内）
１７ タイマ（送信回路内）
２０，２０Ａ、２０−１，２０−２ 受信回路
２１，２２ ディレイ調整回路（受信回路内）
２４ 差動間スキュー検出回路（受信回路内）
２５ ステートマシン（受信回路内）
２７ タイマ（受信回路内）
Ｔ１，Ｔ２，Ｔ３，Ｔ４、Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ２１，Ｔ２２ 送受信装置
Ｌ１，Ｌ２，Ｌ３，Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ２１，Ｌ２２，ＬＳ，ＬＲ ＬＳＩ（半導体集積回路）

Claims (6)

  1. 他の送受信装置へ送信する差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第１の遅延付与部と、
    前記第１の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記正信号と前記負信号との差動間スキューを検出する第１のスキュー検出部と、
    前記差動間スキューを減らすように前記第１の遅延付与部を制御する第１の制御部とを有する送信回路と、
    他の送受信装置から送信された差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第２の遅延付与部と、
    前記第２の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記送信回路から受信した正信号と負信号との差動間スキューを検出する第２のスキュー検出部と、
    前記差動間スキューを減らすように前記第２の遅延付与部を制御する第２の制御部とを有する受信回路とを有し、
    前記第１の制御部は、前記差動間スキューを減らすように前記第１の遅延付与部を制御し、前記第１の遅延付与部の制御の結果前記差動間スキューが所定の値以内に収まったと判定すると、前記他の送受信装置に差動間スキュー補正完了通知を送信し、
    前記第２の制御部は、前記他の送受信装置から差動間スキュー補正完了通知を受信すると、前記差動間スキューを減らすように前記第２の遅延付与部を制御することを特徴とする送受信装置。
  2. 他の送受信装置へ送信する差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第１の遅延付与部と、
    前記第１の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記正信号と前記負信号との差動間スキューを検出する第１のスキュー検出部と、
    前記差動間スキューを減らすように前記第１の遅延付与部を制御する第１の制御部とを有する送信回路と、
    他の送受信装置から送信された差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第２の遅延付与部と、
    前記第２の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記送信回路から受信した正信号と負信号との差動間スキューを検出する第２のスキュー検出部と、
    前記差動間スキューを減らすように前記第２の遅延付与部を制御する第２の制御部とを有する受信回路とを有し、
    前記送信回路はさらに、当該送受信装置を含む情報処理装置の起動後、第１の時間が経過すると前記第１の制御部に第１の時間経過通知を行う第１の時間計測部を有し、
    前記第１の制御部は前記第１の時間経過通知を受けると、前記差動間スキューを減らすように前記第１の遅延付与部を制御する動作を開始し、
    前記受信回路はさらに、前記情報処理装置の起動後、前記第１の時間より長い第２の時間が経過すると前記第２の制御部に第２の時間経過通知を行う第２の時間計測部を有し、
    前記第２の制御部は前記第２の時間経過通知を受けると、前記差動間スキューを減らすように前記第２の遅延付与部を制御する動作を開始することを特徴とする送受信装置。
  3. 前記第１のスキュー検出部及び第２のスキュー検出部の各々は、前記正信号と前記負信号との電圧を比較し、前記正信号の電圧と前記負信号の電圧との大小関係が反転する際、前記正信号および負信号の夫々の電圧によって決まる夫々のトランジスタのオン抵抗の合成抵抗と、当該正信号および負信号の夫々の波形の中心電圧によって決まるトランジスタのオン抵抗との大小関係を検出することによって、前記正信号および負信号の差動間スキューを検出することを特徴とする請求項１又は２に記載の送受信装置。
  4. 送信する差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第１の遅延付与部と、
    前記正信号と前記負信号との間の差動間スキューを検出する第１のスキュー検出部と、
    前記差動間スキューを減らすように前記第１の遅延付与部を制御する第１の制御部とを有する送信回路を含み、当該送信回路から前記差動信号を外部に送信する第１の半導体集積回路と、
    前記第１の半導体集積回路から送信された差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第２の遅延付与部と、
    前記第１の半導体集積回路から受信した正信号と負信号との間、あるいは前記第２の遅延付与部によって少なくとも何れか一方に遅延が与えられた正信号と負信号との間の差動間スキューを検出する第２のスキュー検出部と、
    前記第２のスキュー検出部が検出した差動間スキューを減らすように前記第２の遅延付与部を制御する第２の制御部とを有する受信回路を含み、当該受信回路によって前記第１の半導体集積回路から送信された差動信号を受信する第２の半導体集積回路とを含み、
    前記第１の制御部は、前記差動間スキューが所定の値以内に収まったと判定すると、前記第２の半導体集積回路に差動間スキュー補正完了通知を送信し、
    前記第２の制御部は、前記第１の半導体集積回路から前記差動間スキュー補正完了通知を受信すると、前記差動間スキューを減らすように前記第２の遅延付与部を制御することを特徴とする情報処理装置。
  5. 送信する差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第１の遅延付与部と、
    前記正信号と前記負信号との間の差動間スキューを検出する第１のスキュー検出部と、
    前記差動間スキューを減らすように前記第１の遅延付与部を制御する第１の制御部とを有する送信回路を含み、当該送信回路から前記差動信号を外部に送信する第１の半導体集積回路と、
    前記第１の半導体集積回路から送信された差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第２の遅延付与部と、
    前記第１の半導体集積回路から受信した正信号と負信号との間、あるいは前記第２の遅延付与部によって少なくとも何れか一方に遅延が与えられた正信号と負信号との間の差動間スキューを検出する第２のスキュー検出部と、
    前記第２のスキュー検出部が検出した差動間スキューを減らすように前記第２の遅延付与部を制御する第２の制御部とを有する受信回路を含み、当該受信回路によって前記第１の半導体集積回路から送信された差動信号を受信する第２の半導体集積回路とを含む情報処理装置であって、
    前記第１の半導体集積回路の前記送信回路はさらに第１の時間計測部を有し、前記第１の時間計測部は当該情報処理装置の起動後、所定の第１の時間が経過すると前記第１の制御部に第１の時間経過通知を行い、前記第１の制御部は前記第１の時間経過通知を受けると、前記差動間スキューを減らすように前記第１の遅延付与部を制御する動作を開始し、
    前記第２の半導体集積回路の前記受信回路はさらに第２の時間計測部を有し、前記第２の時間計測部は当該情報処理装置の起動後、前記所定の第１の時間より長い所定の第２の時間が経過すると前記第２の制御部に第２の時間経過通知を行い、前記第２の制御部は前記第２の時間経過通知を受けると、前記差動間スキューを減らすように前記第２の遅延付与部を制御する動作を開始することを特徴とする情報処理装置。
  6. 前記第１のスキュー検出部及び第２のスキュー検出部の各々は、前記正信号および負信号中、前記正信号より負信号の電圧の方が高くなるか低くなるかのうちの所定の一方の態様で両者の大小関係が反転する際、同時に前記正信号および負信号の夫々の電圧によって決まる夫々のトランジスタのオン抵抗の合成抵抗が当該正信号および負信号の夫々の波形の中心電圧によって決まるトランジスタのオン抵抗より高いか低いかのうちの所定の一方であることを検出することによって、前記正信号および負信号の差動間スキューを検出することを特徴とする請求項４又は５に記載の情報処理装置。
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