JP5505512B2 - 送受信装置および情報処理装置 - Google Patents
送受信装置および情報処理装置 Download PDFInfo
- Publication number
- JP5505512B2 JP5505512B2 JP2012541700A JP2012541700A JP5505512B2 JP 5505512 B2 JP5505512 B2 JP 5505512B2 JP 2012541700 A JP2012541700 A JP 2012541700A JP 2012541700 A JP2012541700 A JP 2012541700A JP 5505512 B2 JP5505512 B2 JP 5505512B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- skew
- differential
- circuit
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 title claims description 189
- 230000010365 information processing Effects 0.000 title claims description 23
- 238000001514 detection method Methods 0.000 claims description 91
- 238000012937 correction Methods 0.000 claims description 79
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 10
- 230000003247 decreasing effect Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 101100020619 Arabidopsis thaliana LATE gene Proteins 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000012549 training Methods 0.000 description 3
- 102220484577 Protein NDNF_S43A_mutation Human genes 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 102220198146 rs1057519886 Human genes 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0274—Arrangements for ensuring balanced coupling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45544—Indexing scheme relating to differential amplifiers the IC comprising one or more capacitors, e.g. coupling capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45548—Indexing scheme relating to differential amplifiers the IC comprising one or more capacitors as shunts to earth or as short circuit between inputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45561—Indexing scheme relating to differential amplifiers the IC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は、送受信装置および情報処理装置に係る。本発明は例えば、特に差動信号の送受信を行う送受信装置および情報処理装置に関する。
差動信号の正信号と負信号との間の位相差を低減させるとともに、正信号と負信号との位相差を自動かつ最適に調整できるようにする受信装置及び受信方法が提案されている。
又、差動形式で伝送される2つの信号の遅延差を所定の範囲に調整し、差動信号の振幅の減少を抑える差動回路が提案されている。
又、以下の構成を有する自動検査システムが提案されている。第1および第2ドライバ回路は各々エッジを発生し、エッジは被検査デバイスの不整合負荷で反射して戻る。そしてエッジおよびその反射間の時間間隔を測定し、測定した時間間隔に応じて第1および第2のドライバ回路からの信号がほぼ同時に被検査デバイスに到達するように、ドライバ回路の各々に直列に設けられた可変遅延回路を調整する。
差動信号の伝送に伴って生じる、差動信号の正信号と負信号との間の時間的なズレ(以下差動間スキューと称する)を効果的に低減する機能を有する送受信装置、半導体集積回路および情報処理装置を提供することが課題である。
送受信装置は、他の送受信装置へ差動信号を送信する送信回路と、他の送受信装置から送信された差動信号を受信する受信回路とを有する。
送信回路は、差動信号が有する正信号および負信号の少なくとも何れか一方に遅延を与える第1の遅延付与部を有する。当該送信回路はさらに、第1の遅延付与部によって少なくとも何れか一方に遅延が与えられた前記正信号および負信号の差動間スキューの方向を検出する第1のスキュー方向検出部を有する。当該送信回路はさらに、当該差動間スキューを減らすように第1の遅延付与部を制御する第1の制御部を有する。
受信回路は、差動信号が有する前記正信号および負信号の少なくとも何れか一方に遅延を与える第2の遅延付与部を有する。当該受信回路はさらに、第2の遅延付与部によって少なくとも何れか一方に遅延が与えられた前記正信号および負信号の差動間スキューの方向を検出する第2のスキュー方向検出部を有する。当該受信回路はさらに、差動間スキューの方向を減らすように第2の遅延付与部を制御する第2の制御部を有する。第1の制御部は、差動間スキューを減らすように第1の遅延付与部を制御し、第1の遅延付与部の制御の結果差動間スキューが所定の値以内に収まったと判定すると、他の送受信装置に差動間スキュー補正完了通知を送信し、第2の制御部は、他の送受信装置から差動間スキュー補正完了通知を受信すると、差動間スキューを減らすように前記第2の遅延付与部を制御する。
送受信装置の送信回路は、送信する差動信号の差動間スキューの方向を検出し、当該差動間スキューを減らすように正信号および負信号の少なくとも何れか一方に遅延を与える。同様に送受信装置の受信回路は、受信した差動信号の差動間スキューの方向を検出し、当該差動間スキューを減らすように正信号および負信号の少なくとも何れか一方に遅延を与える。このように送受信側双方で差動間スキューを減らすように制御することにより、差動信号の伝送に伴って生じる差動間スキューを効果的に低減することができる。
本発明の実施例による送受信装置は、差動信号を伝送線路を通して送受信するものであり、差動間スキューを送信側と受信側との両側で検出し、送受信両側で独立して差動間スキューを補正する機能を有する。
図1は本発明の実施例による情報処理装置の一例の構成例を示す。当該情報処理装置は、例えばサーバ、パーソナルコンピュータ等として使用される。図1の情報処理装置100は、演算処理装置(演算装置)L1,制御装置L2および記憶装置L3を有する。図1の例で、演算処理装置L1は、算術演算、論理演算、比較等の各演算を行うLSI(Large Scale Integrated Circuit、半導体集積回路、以下同様)である。記憶装置L3は、図1の例では、演算処理装置L1が演算に使用するデータを記憶し、演算後のデータを格納するLSIである。制御装置L2は、図1の例では、演算制御装置L1,記憶装置L3の夫々の動作を制御するLSIである。
各装置(LSI)L1,L2,L3は、夫々の機能を実現する内部回路K1,K2および記憶回路K3に加え、送受信装置T1,T2,T3,T4を夫々有する。制御装置L2の内部回路K2は、送受信装置T2、および演算処理装置L1の送受信装置T1を介し、演算処理装置L1の内部回路K1とデータの送受信を行う。同様に制御装置L2の内部回路K2は、送受信装置T3、および記憶装置L3の送受信装置T4を介し、記憶装置L3の記憶回路K3とデータの送受信を行う。換言すると、送受信装置T2,T1は、制御装置L2と演算処理装置L1との間のデータの送受信を行い、送受信装置T3,T4は、制御装置L2と記憶装置L3との間のデータの送受信を行う。
情報処理装置100では、処理すべき情報量の増大、処理の高速化の要求に伴い、各LSI L1,L2,L3間を接続するバスの高速化が求められる。このため、各LSI間の送受信を行う送受信装置T1〜T4には、差動伝送方式を使用した高速シリアルリンクとしての機能が備えられる。
差動伝送方式は信号伝送の高速化に有利であるが、使用される差動信号の正信号と負信号との間で生ずる差動間スキューは、伝送品質の劣化、コモンモードノイズの増加等の要因となり得る。
図2とともに、差動信号の正信号(POS)、負信号(NEG)間の差動間スキューについて説明する。理想的には、図2(a)に示されるように、正信号、負信号の各々が中心電圧と交差するタイミングは正信号、負信号の間で一致する。尚、中心電圧とは、正信号、負信号の夫々の振幅の中心の電圧を示す。ここでは、正信号の中心電圧と負信号の中心電圧とは相互に一致するものとする。
後述する何らかの要因によって正信号、負信号間に時間的なずれ(差動間スキュー)が生ずると、図2(b)に示す如く、正信号、負信号の各々が中心電圧と交差するタイミングが、正信号と負信号との間で一致しなくなる。差動間スキューは、正信号、負信号の各々が中心電圧と交差するタイミングのずれ(図2(b)中、"Skew")に相当する。尚、図2中、コモンモード電圧とは、差動信号の正信号電圧と負信号電圧との和の1/2の電圧を示す。
後述する何らかの要因によって正信号、負信号間に時間的なずれ(差動間スキュー)が生ずると、図2(b)に示す如く、正信号、負信号の各々が中心電圧と交差するタイミングが、正信号と負信号との間で一致しなくなる。差動間スキューは、正信号、負信号の各々が中心電圧と交差するタイミングのずれ(図2(b)中、"Skew")に相当する。尚、図2中、コモンモード電圧とは、差動信号の正信号電圧と負信号電圧との和の1/2の電圧を示す。
次に図3とともに差動間スキューの発生要因について説明する。
図3は、図1と同様の構成を有する情報処理装置の一例を示す。但し、図3の構成例では4個(L11〜L14)のLSIが含まれており、これらのうち、LSI L11,L12は基板B2上に搭載され、LSI L13,L14は基板B3上に搭載されている。又、基板B2,B3は、夫々基板B1に取り付けられている。各LSI L11〜L14は、図3に図示の如く、パッケージP1〜P4を介し、基板B2,B3に夫々搭載されている。又、各LSI L11〜L14には、図1とともに上記した送受信装置T1〜T4と同様の構成を有する送受信装置T11〜T18が夫々設けられている。
又、図3中、破線Wは上記4個のLSI L11〜L14を接続する伝送線路を示す。この伝送線路Wは以下の構成を有する。すなわち、例えばLSI L11の送受信装置T12に含まれているドライバ回路(図5等とともに後述するドライバ回路13)から送信される差動信号はパッケージP1内の伝送路を通り、基板B2上の配線に到る。次に、T12からの差動信号は基板B2上の配線を通り、隣のパッケージP2に至り、パッケージP2内の伝送路を通り、LSI L12の送受信装置T13内のレシーバ回路(図5等とともに後述するレシーバ回路23)に至る。又、異なる基板B2,B3間の接続を伴う場合には、コネクタC1〜C4,ケーブルCb等が適宜使用される。これらの伝送線路Wで生ずる差動間スキューの要因は以下の通りである。
(1)ドライバ回路が有する差動間スキューの要因
(2)伝送線路Wの差動配線(正信号、負信号の夫々の配線)間のレイアウトの不良
(3)基板素材の繊維方向に起因する差動配線間の誘電率の差(Fiber Weave Effectと称される)
(4)レシーバ回路を含む受信側の回路が有する差動間スキューの要因
ここで、差動間スキューの補正を送信側の送受信装置において行う場合、上記4個の要因(1)〜(4)のうち、要因(2)〜(4)が考慮されない。このため、受信側の送受信装置において差動間スキューが残ることが考えられる。尚、上記特許文献3に記載された構成のように、反射波を利用してドライバで差動間スキューを調整する例も、受信側装置において差動間スキューの補正を行うものではない。
(2)伝送線路Wの差動配線(正信号、負信号の夫々の配線)間のレイアウトの不良
(3)基板素材の繊維方向に起因する差動配線間の誘電率の差(Fiber Weave Effectと称される)
(4)レシーバ回路を含む受信側の回路が有する差動間スキューの要因
ここで、差動間スキューの補正を送信側の送受信装置において行う場合、上記4個の要因(1)〜(4)のうち、要因(2)〜(4)が考慮されない。このため、受信側の送受信装置において差動間スキューが残ることが考えられる。尚、上記特許文献3に記載された構成のように、反射波を利用してドライバで差動間スキューを調整する例も、受信側装置において差動間スキューの補正を行うものではない。
他方、受信側の送受信装置で差動間スキューの補正を行う場合、上記要因(1)による、送信側LSIにおけるコモンモードノイズが発生する可能性がある。ここでコモンモードノイズとは、差動間スキューに起因するノイズであり、差動信号の正信号電圧と負信号電圧との和の1/2の電圧であるコモンモード電圧が変動することにより生ずるコモンモード電流によるノイズである。差動間スキューがなければ常にコモンモード電圧は一定となり、コモンモード電流は生じず、コモンモードノイズも生じない。
又、理想的な差動伝送方式のドライバ回路の場合、差動信号の正信号と負信号との間で立ち上げ駆動の電流と立ち下げ駆動の電流とが打ち消し合うことにより、急激な電流変動が防止される。他方、差動間スキューが生ずると、電流の打ち消し合いが充分になされず、コモンモード電流の変動を生じ、LSIにおいて電源ノイズが増加し、誤動作を生じる可能性がある。又、上記伝送線路Wでは、差動間スキューは輻射ノイズの要因となり得る。
本発明の実施例によれば、差動伝送方式を使用した高速シリアルリンクにおける差動間スキューの発生を送受信側の双方で検出し、差動間スキューを送受信側の双方で独立して補正する。
以下に本発明の実施例1の説明を行う。
図4は、実施例1の送受信装置の構成を説明するためのブロック図である。図4中、LSI L21とL22は、例えば図1に示すLSI L1とL2、或いはL2とL3に対応する。内部回路K21とK22は、内部回路K1とK2,或いは内部回路K2と記憶回路K3に夫々対応する。同様に、送受信装置T21とT22は、送受信装置T1とT2,或いは送受信装置T3とT4に夫々対応する。
図4に示す如く、送受信装置T21は送信回路10−1および受信回路20−1,送受信装置T2は送信回路10−2および受信回路20−2を、夫々有する。送信回路10−1は受信回路20−2に対しデータを送信し、送信回路10−2は受信回路20−1に対しデータを送信する。このようにして、LSI L21とL22とは、送信回路10−1および受信回路20−2、並びに受信回路20−1および送信回路10−2を介し、相互にデータの送受信を行う。
図5は、送信側のLSIであるLSの送受信装置が有する送信回路10と、受信側のLSIであるLRの送受信装置が有する受信回路20とを示す。図5の送信回路10と受信回路20は、図4に示す送信回路10−1と受信回路20−2、或いは送信回路10−2と受信回路20−1に夫々対応する。
図5に示す如く、送信回路10は、データ送信用のドライバ回路13,差動間スキューを補正するためのディレイ調整回路(第1の遅延付与部)11,12を有する。送信回路10は更に、ドライバ回路13の出力端子における差動間スキューの方向を検出する差動間スキュー検出回路(第1のスキュー方向検出部)14を有する。送信回路10は更に、差動間スキュー方向の検出結果に基づいてディレイ調整回路11,12を制御するステートマシン(第1の制御部)15を有する。尚、差動間スキューの方向の検出とは、差動信号の正信号が負信号に対し遅延しているか、あるいは負信号が正信号に対して遅延しているかを検出することである。
送信回路10は更に、送信回路10において差動間スキュー補正動作が完了したことを受信回路20に対して示す送信側調整完了通知(差動間スキュー補正完了通知)を送信する増幅器16(ドライバ回路)を有する。ここで差動間スキュー補正動作の完了とは、図6とともに後述するように、ステートマシン15の制御によって差動間スキューが規定値(所定の値)以内に収まったと判定された状態を言う。
受信回路20は、データ受信用のレシーバ回路23,差動間スキューを補正するためのディレイ調整回路(第2の遅延付与部)21,22を有する。受信回路20は更に、レシーバ回路23の入力端子における差動間スキューの方向を検出する差動間スキュー検出回路(第2のスキュー方向検出部)24を有する。受信回路20は更に、差動間スキュー方向の検出結果に基づいてディレイ調整回路21,22を制御するステートマシン(第2の制御部)25を有する。
送信回路10と受信回路20との間は、伝送線路Wに対応する伝送線路D1、D2によって接続されている。伝送線路D1はデータの送受信用のものであり、伝送線路D2は送信側調整完了通知送信用のものである。ここで、送信回路10のドライバ回路13、ディレイ調整回路11,12、伝送線路D1、受信回路20のディレイ調整回路21,22およびレシーバ回路23が高速リンクを形成する。他方、送信回路10の増幅器16および伝送線路D2が低速リンク或いは低速動作させた高速リンクを形成する。
次に図6とともに、実施例1の送信回路10および受信回路20によって実行される差動間スキュー補正動作の流れにつき、説明する。
実施例1の送信回路10および受信回路20は、通常のデータの送受信前に、回路内の様々な調整を行うトレーニングシーケンスを実行する。トレーニングシーケンスは送信回路10,受信回路20の夫々のステートマシン15,25によって実行される。差動間スキュー補正動作はトレーニングシーケンスに組み込まれている。
差動間スキュー補正動作の最初に、送信回路10のステートマシン15がドライバ回路13を制御し、差動間スキュー検出用の差動信号としてクロックパターンを送出させる(ステップS1)。図6のクロックパターンは、"01010101..."というように、データ"0"と"1"とが交互に繰り返し出現する信号パターンを意味する。クロックパターンは、例えば図2で示す如く、ハイレベル(例えば"1")とローレベル(同"0")とを交互に周期的に繰り返す。又、差動信号の負信号は、正信号とはハイレベルとローレベルとが反転した状態で送出される。
次に、ステートマシン15は、送信側の差動間スキュー補正動作S10を開始する。すなわちステートマシン15は、差動信号の正信号と負信号とのいずれの信号が早いか(すなわち差動間スキューの方向)の検出結果を差動間スキュー検出回路14から受信する(ステップS2、S2A)(但し、ステップS2は差動間スキュー検出回路14の動作)。次にステートマシン15は、差動間スキュー検出か色14から受信した検出結果に基づいて、差動間スキューが規定値以内か否かを判定する(ステップS3)。差動間スキューが規定値以内ではないと判定した場合(S3 NO)、ステートマシン15はステップS4に移行する。ステップS4では、ステートマシン15は差動間スキューが規定値以内に収まるように、ディレイ調整回路11又は12を制御する。
ここでディレイ調整回路11は正信号に対し、ステートマシン15が設定した遅延量を付与する機能を有する。したがって、正信号の方が負信号より早いことを差動間スキュー検出回路14が検出した場合、ステップS4でステートマシン15はディレイ調整回路11を制御し、正信号に付与する遅延量を所定量、増加する。同様にディレイ調整回路12は負信号に対し、ステートマシン15が設定した遅延量を付与する機能を有する。負信号の方が正信号より早いことを差動間スキュー検出回路14が検出した場合、ステップS4でステートマシン15はディレイ調整回路12を制御し、負信号に付与する遅延量を所定量、増加する。ステートマシン15はディレイ調整回路を制御した後、ステップS2、S2Aを実行する。
差動間スキューを規定値以内に調整する方法の一例を説明する。まず、初期状態として、ディレイ調整回路11,12の各々の遅延量を最小値に設定しておく。そして、ステップS3でスキューが規定値内であると判定された場合には、ステップS4にて、ステップS2のスキュー方向の検出結果に応じて、ディレイ調整回路11,12のいずれか一方の遅延量を所定量増加させる。例えばステップS2にて正信号の方が早いとの検出結果が出た場合、ステップS4では、ディレイ調整回路11の遅延量を所定量増加させる。
S4でディレイ調整回路を調整した結果、ステップS2において検出された差動間スキューの方向が反転したら、ステートマシン15は、その時点のディレイ調整回路11の遅延量の値をメモリに格納する。尚、差動間スキューの方向が反転していなかった場合、ステートマシン15は再度S4の処理を実行し、ディレイ調整回路の遅延量を所定量増加させる。この際、ディレイ調整回路の遅延量増加は、所定量ずつ、徐々に増加させていく。
差動間スキューの方向が反転した場合、次にステップS4にて、ディレイ調整回路11の遅延量を、今度は徐々に所定量ずつ減少させる。ディレイ調整回路の遅延量を減少させた結果、ステップS2において検出された差動間スキューの方向が再度反転したら、ステートマシン15は、その時点のディレイ調整回路11の遅延量の値と、上記メモリに格納した遅延量の値との間の中心値を求める。そして当該中間値を差動間スキュー補正完了後の遅延量として、ディレイ調整回路11に設定する。そしてステートマシン15は、当該補正完了後の遅延量の設定をもって、差動間スキューが規定値以内との判定を行う(ステップS3)。尚、ステップS2にて負信号の方が早いとの検出結果が出た場合、ステップS4ではディレイ調整回路11の代わりにディレイ調整回路12の遅延量を増減し、以下同様の手順を実行する。
S4でディレイ調整回路を調整した結果、ステップS2において検出された差動間スキューの方向が反転したら、ステートマシン15は、その時点のディレイ調整回路11の遅延量の値をメモリに格納する。尚、差動間スキューの方向が反転していなかった場合、ステートマシン15は再度S4の処理を実行し、ディレイ調整回路の遅延量を所定量増加させる。この際、ディレイ調整回路の遅延量増加は、所定量ずつ、徐々に増加させていく。
差動間スキューの方向が反転した場合、次にステップS4にて、ディレイ調整回路11の遅延量を、今度は徐々に所定量ずつ減少させる。ディレイ調整回路の遅延量を減少させた結果、ステップS2において検出された差動間スキューの方向が再度反転したら、ステートマシン15は、その時点のディレイ調整回路11の遅延量の値と、上記メモリに格納した遅延量の値との間の中心値を求める。そして当該中間値を差動間スキュー補正完了後の遅延量として、ディレイ調整回路11に設定する。そしてステートマシン15は、当該補正完了後の遅延量の設定をもって、差動間スキューが規定値以内との判定を行う(ステップS3)。尚、ステップS2にて負信号の方が早いとの検出結果が出た場合、ステップS4ではディレイ調整回路11の代わりにディレイ調整回路12の遅延量を増減し、以下同様の手順を実行する。
ステップS3で差動間スキューが規定値以内との判定がなされると、ステートマシン15は送信側調整完了通知を受信回路20に送信する(ステップS5)。受信回路20のステートマシン25は当該送信側調整完了通知を受信すると、差動間スキュー補正動作S20を開始する。すなわちステートマシン25は、差動信号の正信号と負信号とのいずれの信号が早いか(すなわち差動間スキューの方向)の検出結果を受信する(ステップS6、S6A)(但しステップS6は差動間スキュー検出回路24の動作)。ステートマシン25は次に、差動間スキュー検出回路24から受信した検出結果に基づいて、差動間スキューが規定値以内か否かを判定する(ステップS7)。差動間スキューが規定値以内ではないと判定した場合、ステートマシン25はステップS8に移行する。ステップS8では、ステートマシン25は差動間スキューが規定値以内に収まるように、ディレイ調整回路21又は22を制御する。
ここでディレイ調整回路21は正信号に対し、ステートマシン25が設定した遅延量を付与する。したがって、正信号の方が負信号より早いことが差動間スキュー検出回路24によって検出された場合、ステップS8でステートマシン25はディレイ調整回路21を制御し、正信号に付与する遅延量を所定量、増加する。同様にディレイ調整回路22は負信号に対し、ステートマシン25が設定した遅延量を付与する。負信号の方が正信号より早いことが差動間スキュー検出回路24によって検出された場合、ステートマシン25はディレイ調整回路22を制御し、負信号に付与する遅延量を所定量、増加する。ステートマシン25はその後ステップS6、S6Aを実行する。
ここでステップS7の差動間スキューを規定値以内に調整する方法は、上述したS2〜S4での差動間スキュー調整の方法と同様である。ステップS7で差動間スキューが規定値以内との判定がなされると、ステートマシン25は差動間スキュー補正動作S20を終了し、その結果、送受信双方の差動間スキュー補正動作が終了する(ステップS9)。その後、ステートマシン25が図示せぬ伝送線路を通じ、送信側のLSI LS,受信側のLSI LRに差動間スキュー補正動作が終了した旨を通知する。当該通知に応じ、送信側のLSI LSから受信側のLSI LRへ向けた、通常のデータの送信が開始される。
次に図7,8,9とともに、差動間スキュー補正の具体例について説明する。図7,8,9には、差動信号の正信号POS,負信号NEGの夫々の電圧波形、中心電圧、コモンモード電圧の夫々の波形を示す。又、図7,8には、差動間スキューSkewを示す。又、図7,8,9の各々において、(a)は送信回路10における各信号の状態を示し、(b)は受信回路20における各信号の状態を示す。
図7は送信回路10、受信回路20の双方とも差動間スキュー補正前の状態を示す。図7の状態では、送信回路10、受信回路20の双方とも差動間スキューSkew−1、Skew−2が発生している。この場合、正信号POSの方が負信号NEGより位相が早い。その結果、正信号POSが中心電圧と交差するタイミングの方が、負信号NEGが中心電圧と交差するタイミングより早い。両信号のタイミングの差が差動間スキューSkew−1,Skew−2である。差動間スキューSkew−1,Skew−2が生じる結果、送信回路10、受信回路20の双方ともコモンモード電圧が中心電圧に対し変動する。
図8は送信回路10のみにおいて差動間スキュー補正を完了した状態(すなわち図6中、送信側の差動間スキュー補正動作S10を終了した状態)を示す。当該差動間スキュー補正では、図8(a)に示す如く、送信回路10における図7(a)図示の差動間スキューSkew−1と同一の時間Ctだけ、正信号POSを遅延させることにより、差動間スキューを0にしている。その結果、送信側のLSI LSにおけるコモンモードノイズを抑制することができる。尚、送信回路10における差動間スキューSkew−1は、送信回路10における要因によって生じたものである。
但し図8(b)に示す如く、送信回路10における差動間スキュー補正の結果、受信回路20においても差動間スキューSkewが図7(b)の状態より減少しているが、0ではない。受信回路20における差動間スキューSkewは、例えば送信回路10から伝送線路Wにおける要因によって生じたものである。
図9は、更に受信回路20においても差動間スキュー補正を完了した状態(すなわち図6中、送信側の差動間スキュー補正動作S10および受信側の差動間スキュー補正動作S20の両方を終了した状態)を示す。当該差動間スキュー補正では、図9(b)に示す如く、送信回路10における図8(b)図示の差動間スキューSkewと同一の時間Crだけ、正信号POSを遅延させることにより、差動間スキューを0にしている。その結果、図9(a),図9(b)に示す如く、送信回路10、受信回路20の双方にて、差動間スキューが0となっている。その結果、送信回路10、受信回路20の双方にて、コモンモード電圧が中心電圧と常に一致し、伝送線路W、受信側のLSI LRにおけるコモンモードノイズをも抑制することができる。
このように本発明の実施例1によれば、差動伝送方式を使用した高速シリアルリンクにおいて、送信回路10と受信回路20との各々にて個別に差動間スキューを検出する。そして差動間スキューの検出結果をディレイ調整回路11,12、21,22にフィードバックし、検出された差動間スキューの方向に応じて送信回路10と受信回路20との各々にて独立して差動間スキュー補正を実行する。具体的には、ディレイ調整回路11,12、21,22を用いて正信号或いは負信号に意図的に遅延を付与することにより、差動間スキューを補正する。その結果、送信回路10,受信回路20および双方間の伝送線路Wの全経路を通じて、差動間スキュー補正を達成することができ、差動間スキューの抑制、コモンモードノイズの抑制を図り、安定的な差動信号の伝送を達成し得る。
次に図10,11,12とともに、本発明の実施例2の説明を行う。
実施例1では、送信回路10において差動間スキュー補正が完了した段階で受信回路20に対し送信側調整完了通知を行い、受信回路20は当該通知を受信して差動間スキュー補正動作を開始していた。当該方法によれば、送信回路10における差動間スキュー補正動作から受信回路20における差動間スキュー補正動作への状態の遷移を無駄なく行うことができる。しかしながら当該方法によると、図5に示す構成例の場合、送信側調整完了通知を行うために別途伝送線路D2が必要となる。
以下に説明する本発明の実施例2によれば、図10とともに後述するタイマ17,27の機能により、送信側LSI LSと受信側LSI LRとの間で動作の同期を取る。タイマ17の機能によってステートマシン15の,タイマ27の機能によってステートマシン25の動作開始、終了のタイミングを調整することができ、送信側調整完了通知を行うための伝送線路D2を別途設けることなく、差動間スキュー調整を実現できる。
以下に説明する本発明の実施例2によれば、図10とともに後述するタイマ17,27の機能により、送信側LSI LSと受信側LSI LRとの間で動作の同期を取る。タイマ17の機能によってステートマシン15の,タイマ27の機能によってステートマシン25の動作開始、終了のタイミングを調整することができ、送信側調整完了通知を行うための伝送線路D2を別途設けることなく、差動間スキュー調整を実現できる。
図10は、送信側のLSI LSの送信回路10Aと、受信側のLSI LRの受信回路20Aを示す。図10は、図4に示す送信回路10−1と或いは送信回路10−2と、受信回路20−2或いは受信回路20−1に夫々対応する、送信回路10Aと受信回路20Aを示す。図10中、図5に示す実施例1の構成における部分と同様の部分には同一の符号を付し、重複する説明を省略する。図10に示す実施例2の構成が図5に示す実施例1の構成と異なる部分は、送信側調整完了通知を送信するための伝送線路D2および増幅器16を設ける代わりに、図示の如く、送信回路10A,受信回路20Aにおいて、夫々上記タイマ17,27を設ける点である。タイマ17,27の動作については以下に行う図11,12の説明に含めて説明する。
図11,12とともに、本発明の実施例2の送受信装置の動作の流れについて説明する。
まず、夫々が送受信装置を含むLSI LS,LRを有する情報処理装置(例えば図1中、情報処理装置100)が起動すると、タイマ17、27が同時に起動する。タイマ17,27は、起動後、所定の送信側補正開始時間Tssが経過すると、送信側補正開始時間Tssが経過した旨を、対応するステートマシン15,25に夫々出力する。タイマ17,27は次に、所定の送信側補正完了時間Tseが経過すると、送信側補正完了時間Tseが経過した旨を対応するステートマシン15,25に夫々出力する。タイマ17,27は次に、所定の受信側補正完了時間Treが経過すると、受信側補正完了時間Treが経過した旨を対応するステートマシン15,25に夫々出力する。ここで、各時間の大小関係は、「所定の送信側補正開始時間Tss」 < 「所定の送信側補正完了時間Tse」 < 「所定の受信側補正完了時間Tre」である。
まず、送信回路10Aのタイマ17がステートマシン15に送信側補正開始時間Tssが経過した旨を通知する(図11中、ステップS31のYES)と、ステートマシン15は差動間スキュー補正動作を開始する。ステートマシン15はドライバ回路13を制御し、図5のステップS1同様、差動間スキュー検出用の差動信号としてクロックパターンを送出させる(ステップS32)。
次に、ステートマシン15は、図5のステップS2、S2A同様、送出した差動信号の正信号と負信号とのいずれの信号が早いか(すなわち差動間スキューの方向)の検出結果を、差動間スキュー検出回路14から受信する(ステップS33、S33A)(但しステップS33の動作は差動間スキュー検出回路14の動作)。又、ステートマシン15は、図5のステップS3同様、差動間スキューが規定値以内か否かを判定する(ステップS34)。また、ステップS34では、ステートマシン15は更に、タイマ17から送信側補正完了時間Tseが経過した旨の通知を受信したか否かを判定する(ステップS34)。差動間スキューが規定値以内ではないと判定し、かつ送信側補正完了時間Tseが経過した旨の通知を未だ受信していないと判定した場合、ステートマシン15はステップS35に移行する。ステップS35では、図5のステップS4同様、差動間スキューが規定値以内に収まるように、ディレイ調整回路11又は12を制御する。その後ステップS33、S33Aを実行する。
ステップS34で差動間スキューが規定値以内との判定がなされるか、或いは送信側補正完了時間Tseが経過した旨がタイマ17から通知されると、ステートマシン15はステップS36に移行する。ステップS36でステートマシン15は、タイマ17から受信側補正完了時間Treが経過した旨が通知されたか否かを判定する。受信側補正完了時間Treが経過した旨がタイマ17から通知されればステップS37に移行し、未だ通知されていなければステップS36を繰り返し実行する。
受信回路20のステートマシン25は、タイマ27から送信側補正開始時間Tssが経過した旨が通知される(ステップS41のYES)と、ステップS42に移行する。更にその後、送信側補正完了時間Tseが経過した旨がタイマ27から通知される(ステップS42のYES)と、ステートマシン25は受信側の差動間スキュー補正動作を開始する。
すなわちステートマシン25は、図5のステップS6、S6A同様、送信回路10から受信した差動信号の正信号と負信号とのいずれの信号が早いか(すなわち差動間スキューの方向)の検出結果を差動間スキュー検出回路24から受信する(ステップS43、S43A)(但しステップS43の動作は差動間スキュー検出回路24の動作)。又、ステートマシン25は、図5のステップS7同様、差動間スキューが規定値以内か否かを判定する(ステップS44)。また、ステップS44では、ステートマシン25は更に、タイマ27から受信側補正完了時間Treが経過した旨の通知を受信したか否かを判定する。差動間スキューが規定値以内ではないと判定し,かつ受信側補正完了時間Treが経過した旨の通知を未だ受信していないと判定した場合、ステートマシン25はステップS45に移行する。ステップS45では、図5のステップS8同様、ステートマシン25は差動間スキューが規定値以内に収まるように、ディレイ調整回路21又は22を制御する。その後ステップS43、S43Aを実行する。
ステップS44で差動間スキューが規定値以内との判定がなされるか、或いは受信側補正完了時間Treが経過した旨がタイマ27から通知されると、ステートマシン25はステップS46に移行する。ステップS46でステートマシン25は差動間スキュー補正動作を終了し、その結果、送受信双方の差動間スキュー補正動作が終了する。尚、遅くとも受信側補正完了時間Treが経過すれば、その前に送信側補正完了時間Tseが経過しているため、送信回路10Aにおいて差動間スキュー補正動作が終了している(ステップS34→S36→S37)。更に、受信回路20Aにおいても差動間スキュー補正動作が終了する(ステップS44→S46)。図11及び図12に図示した処理の終了後、送信側のLSI LSから受信側のLSI LRへ向け、通常のデータの送信が開始される。
次に図13〜図19とともに、図5,図10に示される実施例1,2の構成における差動間スキュー検出回路14,24の詳細について説明する。
図13は差動間スキュー検出回路の回路例を示す。差動間スキュー検出回路は、差動信号の正信号POSおよび負信号NEGが入力される検出部A1を有する。更に差動間スキュー検出回路は、差動信号の正信号POSおよび負信号NEGが入力されるクロック生成部A2およびクロック生成部A3を有する。
差動間スキュー検出回路は更に、検出部A1の出力信号DETがデータ入力端子に印加され、クロック生成部A2の出力信号LATE_CLKがクロック入力端子に印加されるフリップフロップ(例えばDフリップフロップ)FF1を有する。差動間スキュー検出回路は更に、検出部A1の出力信号DETがデータ入力端子に印加され、クロック生成部A3の出力信号EARLY_CLKがクロック入力端子に印加されるフリップフロップ(例えばDフリップフロップ)FF2を有する。各フリップフロップFF1、FF2は、クロック入力端子に印加される電圧の立ち上がり時にデータ入力端子に印加されている信号の値を取り込み、以後、次に信号の取り込みがなされるまで、一旦取り込んだ値を保持する。
図13に示す差動間スキュー検出回路は、検出部A1の出力DETを、差動間スキューが存在することを示す信号として出力する。検出部A1は差動間スキューが存在することを示す信号DETを出力する。検出部A1の動作につき、図15〜図19とともに後述する。また、フリップフロップFF1の出力LATEを、負信号NEGの方が正信号POSより遅れていることを示す信号として出力する。また、フリップフロップFF2の出力EARLYを、負信号NEGの方が正信号POSより進んでいることを示す信号として出力する。
クロック生成部A2の非反転入力端子には負信号NEGが入力され、反転入力端子には正信号POSが入力される。その結果、負信号NEGの電圧が正信号POSの電圧より高い場合、出力信号LATE_CLKはハイレベルとなり、負信号NEGの電圧が正信号POSの電圧より低い場合、出力信号LATE_CLKはローレベルとなる。
クロック生成部A3の非反転入力端子には正信号POSが入力され、反転入力端子には負信号NEGが入力される。その結果、正信号POSの電圧が負信号NEGの電圧より高い場合、出力信号EARLY_CLKはハイレベルとなり、正信号POSの電圧が負信号NEGの電圧より低い場合、出力信号EARLY_CLKはローレベルとなる。
図14は、クロック生成部A2、A3の各々に適用可能な差動増幅器の差動入力部の回路例を示す。図14の回路では、n−MOS(n-Metal Oxide Semiconductor)トランジスタTr31,Tr32の夫々のソースは電源Vに接続され、ドレインは電流源S1を介し接地電位に接続される。トランジスタTr31,Tr32のゲートには、夫々正信号POS,負信号NEGが印加される。図14の回路では、正信号POS、負信号NEGのうち、電圧が高い方が印加された方のトランジスタのオン抵抗が減少してドレイン−ソース電流が増加し、他方のトランジスタのオン抵抗が増加してドレイン−ソース電流が減少する。
図15は、検出部A1に適用可能な差動増幅器の差動入力部の回路例を示す。図15の回路では、n−MOSトランジスタTr33,Tr34が並列接続される。当該並列回路とn−MOSトランジスタTr35とは、夫々のソースは電源Vに接続され、ドレインは電流源S2を介し接地電位に接続される。トランジスタTr33,Tr34のゲートには、夫々正信号POS,負信号NEGが印加され、トランジスタTr35のゲートには、正信号POS,負信号NEGの夫々の中心電圧VCOMが印加される。
図15の回路では、並列回路のトランジスタTr33,Tr34の各々は、トランジスタのサイズ比が、トランジスタTr35の1/2(=0.5)とされている。ここでトランジスタのサイズ比とは、W/Lを意味する。Wはゲート幅を意味し、Lはゲート長を意味する。図15の回路では、正信号POSによって決まるトランジスタTr33のオン抵抗と負信号NEGによって決まるトランジスタTr34のオン抵抗との合成抵抗と、中心電圧VCOMによって決まるトランジスタTr35のオン抵抗とが比較される。比較の結果、抵抗が低い側のドレインーソース電流が増加し、抵抗が高い側のドレインーソース電流が減少する。尚、上記比較は、トランジスタの二乗則によって決まるオン抵抗同士の比較であり、すなわち1/(1/POS2+1/NEG2)と、(VCOM2)/2との比較である(以下同様)。
図16A,図16B,図16Cは、夫々、図13の検出部A1,クロック生成部A2、A3の夫々の回路例を示す。
図16Aに示す検出部A1は差動増幅回路の形態を有する。ここでは図15とともに上述した差動入力部(Tr33,Tr34,Tr35)に対応するトランジスタTr38,Tr39,Tr40および電流源S3を有する回路を差動入力部として適用する。更にトランジスタTr38,Tr39の並列回路およびトランジスタTr40と電源Vとの間に、p−MOS(p-Metal Oxide Semiconductor)トランジスタTr36,Tr37のカレントミラー回路が挿入される。更に、トランジスタTr40のドレインにゲートが接続されたp−MOSトランジスタTr41が設けられ、電流源S4と直列接続されて、検出部A1の増幅部が形成される。
図16Aに示す検出部A1では、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗と、中心電圧VCOMによって決まるTr40のオン抵抗とが比較される。比較の結果、抵抗が低い側のドレインーソース電流が増加し、抵抗が高い側のドレインーソース電流が減少する。例えば正信号POSと負信号NEGとが中心電圧VCOMよりも低い場合、中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より低くなる。中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より低い場合、トランジスタTr38,Tr39のドレイン−ソース電流が減少し、トランジスタTr40のドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタTr40のドレイン電圧が低下する。その結果、増幅部のトランジスタTr41のオン抵抗が減少し、その結果出力電圧DETが上昇する。したがって出力DETがハイレベルとなる。このように図16Aの検出部A1では、例えば正信号POSと負信号NEGとが中心電圧VCOMよりも低い場合等、中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より低くなる場合に、出力信号DETがハイレベルとなる。
逆に、例えば正信号POSと負信号NEGとが中心電圧VCOMよりも高い場合、中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より高くなる。中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より高い場合、トランジスタTr38,Tr39のドレイン−ソース電流が増加し、トランジスタTr40のドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタTr40のドレイン電圧が上昇する。その結果、増幅部のトランジスタTr41のオン抵抗が増加し、その結果出力電圧DETが下降する。したがって出力DETがローレベルとなる。このように図16Aの検出部A1では、例えば正信号POSと負信号NEGとが中心電圧VCOMよりも高い場合等、中心電圧VCOMによって決まるTr40のオン抵抗の方が、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗より高くなる場合に、出力信号DETがローレベルとなる。
図16Bに示すクロック生成部A2,図16Cに示すクロック生成部A3は各々、図16Aに示す検出部A1同様、差動増幅回路の形態を有する。そしてクロック生成部A2、A3は、差動入力部において相互に比較する対象の信号が異なる点を除き、図16Aに示す検出部A1と同様の構成を有する。すなわち、図16Aの検出部A1では上記の如く、正信号POSによって決まるトランジスタTr38のオン抵抗と負信号NEGによって決まるトランジスタTr39のオン抵抗との合成抵抗と中心電圧VCOMによって決まるTr40のオン抵抗とが比較される。これに対し、クロック生成部A2では、正信号POSによって決まるトランジスタTr131のオン抵抗と負信号NEGによって決まるトランジスタTr132のオン抵抗とが比較される。又、クロック生成部A3では、負信号NEGによって決まるトランジスタTr231のオン抵抗と正信号POSによって決まるトランジスタTr232のオン抵抗とが比較される。一方、他の回路構成はA1,A2及びA3で共通する。これは図13の差動間スキュー検出回路において、検出部A1とクロック生成部A2、A3との間に特性差(相互遅延)が生じないようにするためである
図16Bに示すクロック生成部A2は、図14とともに上述した差動入力部(Tr31,Tr32)に対応するトランジスタTr131,Tr132および電流源S101を有する回路を、差動入力部として適用する。更にトランジスタTr131,Tr132と電源との間に、p−MOS(p-Metal Oxide Semiconductor)トランジスタTr136,Tr137のカレントミラー回路が挿入される。更に、トランジスタTr132のドレインにゲートが接続されたp−MOSトランジスタTr141が設けられ、電流源S102と直列接続されて、クロック生成部A2の増幅部が形成される。
図16Bに示すクロック生成部A2は、図14とともに上述した差動入力部(Tr31,Tr32)に対応するトランジスタTr131,Tr132および電流源S101を有する回路を、差動入力部として適用する。更にトランジスタTr131,Tr132と電源との間に、p−MOS(p-Metal Oxide Semiconductor)トランジスタTr136,Tr137のカレントミラー回路が挿入される。更に、トランジスタTr132のドレインにゲートが接続されたp−MOSトランジスタTr141が設けられ、電流源S102と直列接続されて、クロック生成部A2の増幅部が形成される。
図16Bに示すクロック生成部A2では、正信号POSの電圧が、負信号NEGの電圧より低い場合、トランジスタTr131のオン抵抗が増加してドレイン−ソース電流が減少し、逆にトランジスタTr132のオン抵抗が減少してドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタTr132のドレイン電圧が低下し、その結果増幅部のトランジスタTr141のオン抵抗が減少する。その結果、出力電圧LATE_CLKが上昇する。したがって出力LATE_CLKがハイレベルとなる。このように図16Bのクロック生成部A2では、負信号NEGが正信号POSの電圧より高い場合、出力信号LATE_CLKがハイレベルとなる。
逆に、正信号POSの電圧が、負信号NEGの電圧より高い場合、トランジスタTr131のオン抵抗が減少してドレイン−ソース電流が増加し、逆にトランジスタTr132のオン抵抗が増加してドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタTr132のドレイン電圧が上昇し、その結果増幅部のトランジスタTr141のオン抵抗が増加する。その結果、出力電圧LATE_CLKが下降する。したがって出力LATE_CLKがローレベルとなる。このように図16Bのクロック生成部A2では、負信号NEGが正信号POSの電圧より低い場合、出力信号LATE_CLKがローレベルとなる。
他方、図16Cに示すクロック生成部A3は、図14とともに上述した差動入力部に対応するトランジスタTr231,Tr232および電流源S201を有する回路を、差動入力部として適用する。但しクロック生成部A3ではクロック生成部A2と異なり、トランジスタTr231のゲートに負信号NEGを印加し、トランジスタTr232のゲートに正信号NEGを印加する。更にトランジスタTr231,Tr232と電源との間に、p−MOSトランジスタTr236,Tr237のカレントミラー回路が挿入される。更に、トランジスタTr232のドレインにゲートが接続されたp−MOSトランジスタTr241が設けられ、電流源S202と直列接続されて、クロック生成部A3の増幅部が形成される。
図16Cに示すクロック生成部A3では、負信号NEGが、正信号POSより低い場合、トランジスタTr231のオン抵抗が増加してドレイン−ソース電流が減少し、逆にトランジスタTr232のオン抵抗が減少してドレイン−ソース電流が増加する。その結果、差動入力部の出力電圧であるトランジスタTr232のドレイン電圧が低下し、その結果増幅部のトランジスタTr241のオン抵抗が減少する。その結果出力電圧EARLY_CLKが上昇する。したがって出力EARLY_CLKがハイレベルとなる。このように図16Cのクロック生成部A3では、正信号POSの電圧が負信号NEGの電圧より高い場合、出力信号EARLY_CLKがハイレベルとなる。
逆に、負信号NEGの電圧が、正信号POSの電圧より高い場合、トランジスタTr231のオン抵抗が減少してドレイン−ソース電流が増加し、逆にトランジスタTr232のオン抵抗が増加してドレイン−ソース電流が減少する。その結果、差動入力部の出力電圧であるトランジスタTr232のドレイン電圧が上昇し、その結果増幅部のトランジスタTr241のオン抵抗が増加する。その結果出力電圧EARLY_CLKが下降する。したがって出力EARLY_CLKがローレベルとなる。このように図16Cのクロック生成部A3では、正信号POSが負信号NEGより低い場合、出力信号EARLY_CLKがローレベルとなる。
図17は、図16Aに示した検出部A1の回路構成例の変形例を示す。図17の変形例は、中心電圧VCOMを用意することができない場合の検出部A1の回路構成例である。図17の場合、ローパスフィルタLp1,Lp2を用い、差動信号の正信号POS,負信号NEGの夫々の中心電圧を生成する。
図17の回路構成例中、図16Aの回路構成例における構成要素と同様の構成要素には同一の符号を付し、重複する説明を省略する。図17の回路構成例の場合、図16AにおけるトランジスタTr40の代わりに、n−MOSトランジスタTr38,Tr39と同様のトランジスタのサイズ比を有するn−MOSトランジスタTr51,Tr52の並列回路を設ける。トランジスタTr51のゲートには正信号POSをローパスフィルタLp1に通した信号を印加し、トランジスタTr52のゲートには負信号NEGをローパスフィルタLp1に通した信号を印加する。
図17の回路では、トランジスタTr38,Tr39の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr38、Tr39の夫々のオン抵抗の合成抵抗と、トランジスタTr51,Tr52の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr51,Tr52の夫々のオン抵抗の合成抵抗とが相互に比較される。ここでトランジスタTr51,Tr52の夫々のゲートに印加される夫々の電圧は、夫々、正信号POSをローパスフィルタLp1に通した電圧及び負信号NEGをローパスフィルタLp1に通した電圧である。したがって図17の回路の場合、図16Aの回路と同様の動作原理により、例えば正信号POSと負信号NEGとが中心電圧VCOMよりも低い場合等、トランジスタTr51,Tr52の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr51,Tr52の夫々のオン抵抗の合成抵抗が、トランジスタTr38,Tr39の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr38、Tr39の夫々のオン抵抗の合成抵抗より低くなる場合に、出力電圧DETがハイレベルとなる。逆に、例えば正信号POSと負信号NEGとが中心電圧VCOMよりも高い場合等、トランジスタTr51,Tr52の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr51,Tr52の夫々のオン抵抗の合成抵抗が、トランジスタTr38,Tr39の夫々のゲートに印加される夫々の電圧によって決まるトランジスタTr38、Tr39の夫々のオン抵抗の合成抵抗より高い場合に、出力電圧DETがローレベルとなる。よって図16Aの回路構成を有する検出部A1と同様の機能を奏する。
次に図18,19とともに、図13〜17とともに上述した構成の差動間スキュー検出回路動作例について説明する。
図18は、負信号NEGの方が正信号POSよりも遅い場合について示す。図18(a)は、差動間スキュー検出回路に入力される正信号POS,負信号NEGの波形を示す。図18(b)は、図16Aの回路例における、トランジスタTr38のドレイン電流SWP,トランジスタTr39のドレイン電流SWN,両者の和の電流SWP+SWN,およびトランジスタTr40のドレイン電流COMの夫々の波形を示す。ここで各トランジスタのゲートに印加される電圧波形に対するドレイン電流の波形は、トランジスタの二乗則に従うものとする。図18(c)は、図13に示す差動間スキュー検出回路における各信号DET,EARLY_CLK,LATE_CLK、EARLY,LATEの夫々の電圧波形を示す。
図18(a)に示す如く、正信号POSよりも負信号NEGの方が遅い場合、正信号POSが立ち下がり、負信号NEGが立ち上がる期間TP1には、正信号POSと負信号NEGとの双方の信号が中心電圧VCOMよりも低くなる時間帯TP11が存在する。正信号と負信号とが中心電圧よりも低くなる時間帯TP11では、両信号POS,NEGがゲートに印加されるトランジスタTr38,Tr39の夫々のオン抵抗の並列回路の抵抗値(合成抵抗)が、中心電圧VCOMがゲートに印加されるトランジスタTr40のオン抵抗の抵抗値に比して大きくなる。その結果、図18(b)のSC1に示す如く、図16Aの検出部A1の差動入力部(Tr38,Tr39,Tr40)では、抵抗値が小さい方のトランジスタTr40を流れる電流COMが上昇する。他方、抵抗値が大きい方の並列回路(Tr38,Tr39)を流れる電流SWP+SWNが減少する。その結果、当該時間帯TP11では、差動入力部に流れる電流のほとんどが、電流COMが流れる抵抗値が小さい方のトランジスタTr40側を流れる。その結果、増幅部(Tr41)への出力電圧であるトランジスタTr40のドレイン電圧が低下し、その結果増幅部の出力である信号DETがハイレベルとなる(図18(c)、DET)。
また、図13の差動間スキュー検出回路の検出部A1の出力DETがハイレベルとなる時間帯では、正信号POSが立ち下がり、負信号NEGが立ち上がる。その結果、正信号POSと負信号NEGとの大小関係が、正信号POSの方が大きい状態から、負信号NEGの方が大きい状態へとある時点で反転する。負信号NEGの方が大きくなった時点で、クロック生成部A2の出力(図18(c)、LATE_CLK)はローレベルからハイレベルに変化する。同じタイミングで、クロック生成部A3の出力(図18(c)、EARLY_CLK)はハイレベルからローレベルに変化する。したがって、クロック入力端子に印加される電圧(LATE_CLK)が立ち上がるフリップフロップFF1のみが、ハイレベルのDET信号を取り込む。他方、クロック入力端子に印加される電圧(EARLY_CLK)が立ち下がるフリップフロップFF2は、DET信号の値を取り込まない。したがって、フリップフロップFF1の出力であるLATE信号(図18(c)中、LATE)がハイレベルとなる。
尚、フリップフロップFF2のクロック入力端子に印加される信号EARLY_CLK(図18(c)中、EARLY_CLK)が立ち上がるタイミング、つまり立ち上がる正信号POSの方が立ち下がるNEGよりも大きくなるタイミングでは、DET信号(図18(c)中、DET)はローレベルである。このため、このタイミングでは、フリップフロップFF2はDET信号を取り込まない。したがって図18(c)の場合、差動間スキュー検出回路の出力EARLYはローレベルとなる。一方、この期間にはLATE_CLKはローレベルであり、FF1もDET信号を取り込まない。したがって、LATE信号はハイレベルを維持する。
図19は、負信号NEGの方が正信号POSよりも早い場合について示す。図19(a)は、当該差動間スキュー検出回路14,24に入力される正信号POS,負信号NEGの波形を示す。図19(b)は、図16Aの回路例における、トランジスタTr38のドレイン電流SWP,トランジスタTr39のドレイン電流SWN,両者の和の電流SWP+SWN,およびトランジスタTr40のドレイン電流COMの夫々の波形を示す。ここで各トランジスタのゲートに印加される電圧波形に対するドレイン電流の波形は、トランジスタの二乗則に従うものとする。図19(c)は、図13に示す差動間スキュー検出回路14、24における各信号DET,EARLY_CLK,LATE_CLK、EARLY,LATEの夫々の電圧波形を示す。
尚、フリップフロップFF2のクロック入力端子に印加される信号EARLY_CLK(図18(c)中、EARLY_CLK)が立ち上がるタイミング、つまり立ち上がる正信号POSの方が立ち下がるNEGよりも大きくなるタイミングでは、DET信号(図18(c)中、DET)はローレベルである。このため、このタイミングでは、フリップフロップFF2はDET信号を取り込まない。したがって図18(c)の場合、差動間スキュー検出回路の出力EARLYはローレベルとなる。一方、この期間にはLATE_CLKはローレベルであり、FF1もDET信号を取り込まない。したがって、LATE信号はハイレベルを維持する。
図19は、負信号NEGの方が正信号POSよりも早い場合について示す。図19(a)は、当該差動間スキュー検出回路14,24に入力される正信号POS,負信号NEGの波形を示す。図19(b)は、図16Aの回路例における、トランジスタTr38のドレイン電流SWP,トランジスタTr39のドレイン電流SWN,両者の和の電流SWP+SWN,およびトランジスタTr40のドレイン電流COMの夫々の波形を示す。ここで各トランジスタのゲートに印加される電圧波形に対するドレイン電流の波形は、トランジスタの二乗則に従うものとする。図19(c)は、図13に示す差動間スキュー検出回路14、24における各信号DET,EARLY_CLK,LATE_CLK、EARLY,LATEの夫々の電圧波形を示す。
図19(a)に示す如く正信号POSよりも負信号NEGの方が早い場合、正信号POSの立ち上がりおよび負信号NEGの立ち下がりの期間TP2に、正信号POSと負信号NEGとの双方の信号が中心電圧VCOMより低くなる期間TP22が生ずる。正信号と負信号とが中心電圧より低くなる時間帯TP22では、両信号POS,NEGがゲートに印加されるトランジスタTr38,Tr39の夫々のオン抵抗の並列回路の抵抗値が、中心電圧VCOMがゲートに印加されるトランジスタTr40のオン抵抗の抵抗値に比して大きくなる。その結果、図19(b)(破線の横長楕円部分SC2)に示す如く、図16Aの検出部A1の差動入力部(Tr38,Tr39,Tr40)では、抵抗値が小さい方のトランジスタTr40を流れる電流COMが上昇する。他方、抵抗値が大きい方の並列回路(Tr38,Tr39)を流れる電流SWP+SWNが減少する。その結果、当該時間帯TP22では、差動入力部に流れる電流のほとんどが、電流COMが流れる抵抗値が小さい方のトランジスタTr40側を流れる。その結果、増幅部(Tr41)への出力電圧であるトランジスタTr40のドレイン電圧が低下し、その結果増幅部の出力である信号DETがハイレベルとなる(図19(c)、DET)。
このように、図13の差動間スキュー検出回路の検出部A1の出力DETがハイレベルとなる時間帯では、正信号POSが立ち上がり、負信号NEGが立ち下がる。その結果、正信号POSと負信号NEGとの大小関係が、負信号NEGの方が大きい状態から、正信号POSの方が大きい状態へとある時点で反転する。負信号POSの方が大きくなった時点で、クロック生成部A3の出力(図19(c)、EARLY_CLK)はローレベルからハイレベルに変化する。同じタイミングでクロック生成部A2の出力(図19(c)、LATE_CLK)はハイレベルからローレベルに変化する。したがって、クロック入力端子に印加される電圧(EARLY_CLK)が立ち上がるフリップフロップFF2のみがハイレベルのDET信号の値を取り込む。他方、クロック入力端子に印加される電圧(LATE_CLK)が立ち下がるフリップフロップFF1は、DET信号の値を取り込まない。したがって、フリップフロップFF2の出力であるEARLY信号(図19(c)中、EARLY)がハイレベルとなる。
尚、フリップフロップFF1のクロック入力端子に印加される信号LATE_CLK(図19(c)中、LATE_CLK)が立ち上がるタイミング、つまり立ち下がる正信号POSより立ち上がる負信号NEGが大きくなるタイミングでは、DET信号(図19(c)中、DET)はローレベルである。このため、このタイミングでは、フリップフロップFF1はDET信号の値を取り込まない。したがって図19(c)の場合、差動間スキュー検出回路の出力EARLYはハイレベルとなる。一方、この期間にはEARLY_CLKはローレベルであり、FF2もDET信号を取り込まない。したがってEARLY信号はハイレベルを維持する。
このように、図18の場合、すなわち負信号NEGの方が遅い場合には差動間スキュー検出回路では、出力LATEがハイレベル、出力EARLYがローレベルとなり、他方、図19の場合、すなわち負信号NEGの方が早い場合には差動間スキュー検出回路では、出力EARLYがハイレベル、出力LATEがローレベルとなる。図5,図10の送受信装置におけるステートマシン15,25は、差動間スキュー検出回路の出力を受信することにより、差動間スキューの方向を知ることができる。
次に図20,21,22とともに、送信回路10,10Aにおけるディレイ調整回路11,12の構成例について説明する。差動伝送方式のドライバの回路形式としては、CML(Current Mode Logic)、或いはLVDS(Low Voltage Differential Signaling)と称される回路形式が代表的である。しかしながら本発明の実施例1(送信回路10)、実施例2(送信回路10A)のドライバ回路13としては、VML(Voltage Mode Logic)、或いはCG(Common Gate)と称する回路形式を用いる。VMLあるいはCGの各々の回路形式によれば、差動信号の正信号POS,負信号NEGの出力タイミングを別々に制御可能となる。
図20に示す如く、実施例1の送信回路10或いは実施例2の送信回路10Aにおいて、上記の回路形式を有するドライバ回路13へ入力するデータ信号POS(正信号),NEG(負信号)の夫々につき、ディレイ調整回路11,12を設ける。ディレイ調整回路11,12において適宜データ信号POS,NEGに遅延を付与することにより、差動間スキューを補正する。
図21,22は、ディレイ調整回路11,12の各々に適用可能な回路例を示す。図21の回路は、p−MOSトランジスタTr1,n−MOSトランジスタTr2およびp−MOSトランジスタTr3,n−MOSトランジスタTr4を有する2段のCMOS(Complementary Metal Oxide Semiconductor)インバータ回路の形式を有する。そして2段のCMOSインバータ回路の間に、一端を接地した容量(コンデンサ)素子Ca1を設ける。また各CMOSインバータ回路に含まれるトランジスタTr1,Tr2,Tr3,Tr4は、各々がオン抵抗を外部から調整可能な構成を有する。
図21の構成では、1段目のCMOSインバータ回路(Tr1,Tr2)にローレベルの入力信号が印加されると、1段目のCMOSインバータ回路は、ハイレベルを出力するように、入力信号によって駆動される。その結果、1段目のCMOSインバータ回路は容量素子Ca1を充電する。充電の結果、容量素子Ca1の電圧が2段目のCMOSインバータ回路(Tr3,Tr4)を駆動するに足る電圧まで上昇すると、2段目のCMOSインバータ回路が駆動され、2段目のCMOSインバータ回路はローレベルの信号を出力する。すなわち図21の回路では、容量素子Ca1の充電に要する時間に依存する遅延が、入力信号に付与されると言える。
ここで、例えば各トランジスタTr1,Tr2,Tr3,Tr4の夫々のオン抵抗を減少させることにより、容量素子Ca1を充電する電流を増加させ、充電に要する時間を短縮させることができる。よって信号に付与する遅延を減少させることができる。他方、各トランジスタTr1,Tr2,Tr3,Tr4の夫々のオン抵抗を増加させることにより、容量素子Ca1を充電する電流を減少させ、充電に要する時間が延長することができる。よって信号に付与する遅延を増加させることができる。
図22は、図21に示す各CMOSインバータ回路に対する、他の回路構成例を示す。図22の回路構成例の場合、例えば図21の各CMOSインバータ回路に含まれるトランジスタTr1或いはTr3の代わりに、p−MOSトランジスタTr12,Tr13,Tr14,Tr15の並列回路と、p−MOSトランジスタTr11との直列回路を使用する。同様に、図22の回路構成例の場合、例えば図21の各CMOSインバータ回路に含まれるトランジスタTr2或いはTr4の代わりに、n−MOSトランジスタTr22,Tr23,Tr24,Tr25の並列回路と、n−MOSトランジスタTr21との直列回路を使用する。並列回路に含まれるトランジスタTr12,Tr13,Tr14,Tr15およびTr22,Tr23,Tr24,Tr25のうち、オンさせるトランジスタの個数を増減することにより、直列回路のオン抵抗を増減することができる。より具体的には、並列するトランジスタのうち、オンさせるトランジスタの個数を増加すると直列回路のオン抵抗は減少し、オンさせるトランジスタの個数を減少させると直列回路のオン抵抗は増加する。このようにして、トランジスタTr1,Tr2,Tr3,Tr4の夫々のオン抵抗を増減することができる。
次に図23,24とともに、受信回路20,20Aにおけるディレイ調整回路の構成例について説明する。図23に示す如く、ディレイ調整回路として、レシーバ回路23の前段に、ステートマシンの指示により夫々容量値が可変な容量素子Ca21,Ca22を設ける。図23のディレイ調整回路の構成によれば、正信号POS,負信号NEGのうち、遅延を付与する側の信号に設けられたディレイ調整回路(21または22)の容量素子(Ca21またはCa22)の容量値を増加させる。
図24とともに、図23の構成のディレイ調整回路の作用例について説明する。図24(a)は送信回路の出力信号の波形を示し、図24(b)は受信回路の入力信号の波形を示す。また図24(c)は、ディレイ調整回路によって差動間スキューが補正された後の受信回路における各信号の波形を示す。
図24(a)に示す如く、送信回路では差動間スキューが補正されているものとする。また、図24(b)の例の場合、受信回路では負信号NEGが正信号POSよりも遅い。この場合、差動間スキューを補正するため、受信回路で正信号POSの方に遅延を与えればよい。そのため、ステートマシン25は、ディレイ調整回路21の正信号POSに対応する容量素子Ca21の容量を増加させるように制御する。その結果、正信号POSの波形が鈍る。すなわち、容量素子CA21の容量増加前の図24(b)に比し、容量素子CA21の容量増加後の図24(c)では、正信号POSの立ち下がりの傾きが緩やかとなり、その結果、正信号POSが中心電圧と交差するタイミングが遅れる(図24(c)中、矢印)。その結果、差動間スキューSkewが補正され、図24(c)に示す如く、正信号POSが中心電圧と交差するタイミングが、負信号NEGが中心電圧と交差するタイミングと合致する。このようにして受信回路において差動間スキューが補正され、図24(b)と比較して、図24(c)ではコモンモード電圧の変動が低減される。したがってコモンモードノイズの低減が果たせる。
100 情報処理装置
10,10A、10−1,10−2 送信回路
11,12 ディレイ調整回路(送信回路内)
14 差動間スキュー検出回路(送信回路内)
15 ステートマシン(送信回路内)
17 タイマ(送信回路内)
20,20A、20−1,20−2 受信回路
21,22 ディレイ調整回路(受信回路内)
24 差動間スキュー検出回路(受信回路内)
25 ステートマシン(受信回路内)
27 タイマ(受信回路内)
T1,T2,T3,T4、T11,T12,T13,T14,T15,T16,T17,T18,T21,T22 送受信装置
L1,L2,L3,L11,L12,L13,L14,L21,L22,LS,LR LSI(半導体集積回路)
10,10A、10−1,10−2 送信回路
11,12 ディレイ調整回路(送信回路内)
14 差動間スキュー検出回路(送信回路内)
15 ステートマシン(送信回路内)
17 タイマ(送信回路内)
20,20A、20−1,20−2 受信回路
21,22 ディレイ調整回路(受信回路内)
24 差動間スキュー検出回路(受信回路内)
25 ステートマシン(受信回路内)
27 タイマ(受信回路内)
T1,T2,T3,T4、T11,T12,T13,T14,T15,T16,T17,T18,T21,T22 送受信装置
L1,L2,L3,L11,L12,L13,L14,L21,L22,LS,LR LSI(半導体集積回路)
Claims (6)
- 他の送受信装置へ送信する差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第1の遅延付与部と、
前記第1の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記正信号と前記負信号との差動間スキューを検出する第1のスキュー検出部と、
前記差動間スキューを減らすように前記第1の遅延付与部を制御する第1の制御部とを有する送信回路と、
他の送受信装置から送信された差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第2の遅延付与部と、
前記第2の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記送信回路から受信した正信号と負信号との差動間スキューを検出する第2のスキュー検出部と、
前記差動間スキューを減らすように前記第2の遅延付与部を制御する第2の制御部とを有する受信回路とを有し、
前記第1の制御部は、前記差動間スキューを減らすように前記第1の遅延付与部を制御し、前記第1の遅延付与部の制御の結果前記差動間スキューが所定の値以内に収まったと判定すると、前記他の送受信装置に差動間スキュー補正完了通知を送信し、
前記第2の制御部は、前記他の送受信装置から差動間スキュー補正完了通知を受信すると、前記差動間スキューを減らすように前記第2の遅延付与部を制御することを特徴とする送受信装置。 - 他の送受信装置へ送信する差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第1の遅延付与部と、
前記第1の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記正信号と前記負信号との差動間スキューを検出する第1のスキュー検出部と、
前記差動間スキューを減らすように前記第1の遅延付与部を制御する第1の制御部とを有する送信回路と、
他の送受信装置から送信された差動信号の正信号あるいは負信号の少なくとも何れか一方に遅延を与える第2の遅延付与部と、
前記第2の遅延付与部によって前記正信号あるいは前記負信号の少なくとも何れか一方に遅延が与えられた前記送信回路から受信した正信号と負信号との差動間スキューを検出する第2のスキュー検出部と、
前記差動間スキューを減らすように前記第2の遅延付与部を制御する第2の制御部とを有する受信回路とを有し、
前記送信回路はさらに、当該送受信装置を含む情報処理装置の起動後、第1の時間が経過すると前記第1の制御部に第1の時間経過通知を行う第1の時間計測部を有し、
前記第1の制御部は前記第1の時間経過通知を受けると、前記差動間スキューを減らすように前記第1の遅延付与部を制御する動作を開始し、
前記受信回路はさらに、前記情報処理装置の起動後、前記第1の時間より長い第2の時間が経過すると前記第2の制御部に第2の時間経過通知を行う第2の時間計測部を有し、
前記第2の制御部は前記第2の時間経過通知を受けると、前記差動間スキューを減らすように前記第2の遅延付与部を制御する動作を開始することを特徴とする送受信装置。 - 前記第1のスキュー検出部及び第2のスキュー検出部の各々は、前記正信号と前記負信号との電圧を比較し、前記正信号の電圧と前記負信号の電圧との大小関係が反転する際、前記正信号および負信号の夫々の電圧によって決まる夫々のトランジスタのオン抵抗の合成抵抗と、当該正信号および負信号の夫々の波形の中心電圧によって決まるトランジスタのオン抵抗との大小関係を検出することによって、前記正信号および負信号の差動間スキューを検出することを特徴とする請求項1又は2に記載の送受信装置。
- 送信する差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第1の遅延付与部と、
前記正信号と前記負信号との間の差動間スキューを検出する第1のスキュー検出部と、
前記差動間スキューを減らすように前記第1の遅延付与部を制御する第1の制御部とを有する送信回路を含み、当該送信回路から前記差動信号を外部に送信する第1の半導体集積回路と、
前記第1の半導体集積回路から送信された差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第2の遅延付与部と、
前記第1の半導体集積回路から受信した正信号と負信号との間、あるいは前記第2の遅延付与部によって少なくとも何れか一方に遅延が与えられた正信号と負信号との間の差動間スキューを検出する第2のスキュー検出部と、
前記第2のスキュー検出部が検出した差動間スキューを減らすように前記第2の遅延付与部を制御する第2の制御部とを有する受信回路を含み、当該受信回路によって前記第1の半導体集積回路から送信された差動信号を受信する第2の半導体集積回路とを含み、
前記第1の制御部は、前記差動間スキューが所定の値以内に収まったと判定すると、前記第2の半導体集積回路に差動間スキュー補正完了通知を送信し、
前記第2の制御部は、前記第1の半導体集積回路から前記差動間スキュー補正完了通知を受信すると、前記差動間スキューを減らすように前記第2の遅延付与部を制御することを特徴とする情報処理装置。 - 送信する差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第1の遅延付与部と、
前記正信号と前記負信号との間の差動間スキューを検出する第1のスキュー検出部と、
前記差動間スキューを減らすように前記第1の遅延付与部を制御する第1の制御部とを有する送信回路を含み、当該送信回路から前記差動信号を外部に送信する第1の半導体集積回路と、
前記第1の半導体集積回路から送信された差動信号の正信号および負信号の少なくとも何れか一方に遅延を与える第2の遅延付与部と、
前記第1の半導体集積回路から受信した正信号と負信号との間、あるいは前記第2の遅延付与部によって少なくとも何れか一方に遅延が与えられた正信号と負信号との間の差動間スキューを検出する第2のスキュー検出部と、
前記第2のスキュー検出部が検出した差動間スキューを減らすように前記第2の遅延付与部を制御する第2の制御部とを有する受信回路を含み、当該受信回路によって前記第1の半導体集積回路から送信された差動信号を受信する第2の半導体集積回路とを含む情報処理装置であって、
前記第1の半導体集積回路の前記送信回路はさらに第1の時間計測部を有し、前記第1の時間計測部は当該情報処理装置の起動後、所定の第1の時間が経過すると前記第1の制御部に第1の時間経過通知を行い、前記第1の制御部は前記第1の時間経過通知を受けると、前記差動間スキューを減らすように前記第1の遅延付与部を制御する動作を開始し、
前記第2の半導体集積回路の前記受信回路はさらに第2の時間計測部を有し、前記第2の時間計測部は当該情報処理装置の起動後、前記所定の第1の時間より長い所定の第2の時間が経過すると前記第2の制御部に第2の時間経過通知を行い、前記第2の制御部は前記第2の時間経過通知を受けると、前記差動間スキューを減らすように前記第2の遅延付与部を制御する動作を開始することを特徴とする情報処理装置。 - 前記第1のスキュー検出部及び第2のスキュー検出部の各々は、前記正信号および負信号中、前記正信号より負信号の電圧の方が高くなるか低くなるかのうちの所定の一方の態様で両者の大小関係が反転する際、同時に前記正信号および負信号の夫々の電圧によって決まる夫々のトランジスタのオン抵抗の合成抵抗が当該正信号および負信号の夫々の波形の中心電圧によって決まるトランジスタのオン抵抗より高いか低いかのうちの所定の一方であることを検出することによって、前記正信号および負信号の差動間スキューを検出することを特徴とする請求項4又は5に記載の情報処理装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2010/069741 WO2012060017A1 (ja) | 2010-11-05 | 2010-11-05 | 送受信装置および情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012060017A1 JPWO2012060017A1 (ja) | 2014-05-12 |
JP5505512B2 true JP5505512B2 (ja) | 2014-05-28 |
Family
ID=46024147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012541700A Expired - Fee Related JP5505512B2 (ja) | 2010-11-05 | 2010-11-05 | 送受信装置および情報処理装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8736321B2 (ja) |
EP (1) | EP2637372A1 (ja) |
JP (1) | JP5505512B2 (ja) |
WO (1) | WO2012060017A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5971113B2 (ja) * | 2012-12-26 | 2016-08-17 | 富士通株式会社 | 差動信号スキュー調整方法および送信回路 |
KR102077684B1 (ko) * | 2013-01-09 | 2020-02-14 | 삼성전자주식회사 | 내부 스큐를 보상하는 반도체 장치 및 그것의 동작 방법 |
US9219470B1 (en) * | 2013-04-30 | 2015-12-22 | Pmc-Sierra Us, Inc. | Systems and methods for clock path single-ended DCD and skew correction |
US8970276B1 (en) * | 2013-12-17 | 2015-03-03 | Analog Devices, Inc. | Clock signal synchronization |
US9379878B1 (en) * | 2013-12-27 | 2016-06-28 | Clariphy Communications, Inc. | Deskew in a high speed link |
US9473291B2 (en) * | 2014-07-08 | 2016-10-18 | Intel Corporation | Apparatuses and methods for reducing switching jitter |
KR20180134464A (ko) | 2017-06-08 | 2018-12-19 | 에스케이하이닉스 주식회사 | 반도체 장치 및 시스템 |
KR102415198B1 (ko) | 2017-11-20 | 2022-07-04 | 에스케이하이닉스 주식회사 | 스큐 보상 회로 및 이를 포함하는 반도체 장치 |
JP6662398B2 (ja) * | 2018-02-27 | 2020-03-11 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
US10784845B2 (en) | 2018-09-27 | 2020-09-22 | Macom Technology Solutions Holdings, Inc. | Error detection and compensation for a multiplexing transmitter |
US11314107B2 (en) * | 2018-09-27 | 2022-04-26 | Macom Technology Solutions Holdings, Inc. | Optical modulation skew adjustment systems and methods |
US11777702B2 (en) | 2018-09-27 | 2023-10-03 | Macom Technology Solutions Holdings, Inc. | Closed loop lane synchronization for optical modulation |
JP2022018859A (ja) * | 2020-07-16 | 2022-01-27 | トヨタ自動車株式会社 | 車両用通信装置及びスキュー補正方法 |
EP4318230A4 (en) * | 2021-05-12 | 2024-08-07 | Samsung Electronics Co Ltd | ELECTRONIC DEVICE WITH USB CONNECTION TERMINAL AND OPERATING METHOD THEREFOR |
CN113364711B (zh) * | 2021-05-13 | 2022-07-19 | 北京大学(天津滨海)新一代信息技术研究院 | 一种判决反馈均衡器 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1126593A (ja) * | 1997-07-07 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置 |
JP2002374312A (ja) * | 2001-06-18 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 差動信号遅延装置、並びに、それを用いた受信装置及び通信システム |
JP2004515788A (ja) * | 2000-12-12 | 2004-05-27 | テラダイン・インコーポレーテッド | 差動動作のためのシングル・エンド・チャネルの較正 |
JP2005268844A (ja) * | 2004-03-16 | 2005-09-29 | Nec Corp | 差動回路 |
JP2007295021A (ja) * | 2006-04-20 | 2007-11-08 | Sony Corp | 受信装置及び受信方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7493509B2 (en) * | 2004-12-10 | 2009-02-17 | Ati Technologies Ulc | Intra-pair differential skew compensation method and apparatus for high-speed cable data transmission systems |
EP2238708B1 (en) * | 2007-12-06 | 2014-01-22 | Rambus Inc. | Apparatus and methods for differential signal receiving |
US8429439B2 (en) * | 2009-05-20 | 2013-04-23 | Quellan, Inc. | Inter-pair skew adjustment |
JP5347955B2 (ja) * | 2009-12-28 | 2013-11-20 | 日本電気株式会社 | 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路 |
-
2010
- 2010-11-05 WO PCT/JP2010/069741 patent/WO2012060017A1/ja active Application Filing
- 2010-11-05 JP JP2012541700A patent/JP5505512B2/ja not_active Expired - Fee Related
- 2010-11-05 EP EP10859273.4A patent/EP2637372A1/en not_active Withdrawn
-
2013
- 2013-04-19 US US13/866,061 patent/US8736321B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1126593A (ja) * | 1997-07-07 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置 |
JP2004515788A (ja) * | 2000-12-12 | 2004-05-27 | テラダイン・インコーポレーテッド | 差動動作のためのシングル・エンド・チャネルの較正 |
JP2002374312A (ja) * | 2001-06-18 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 差動信号遅延装置、並びに、それを用いた受信装置及び通信システム |
JP2005268844A (ja) * | 2004-03-16 | 2005-09-29 | Nec Corp | 差動回路 |
JP2007295021A (ja) * | 2006-04-20 | 2007-11-08 | Sony Corp | 受信装置及び受信方法 |
Also Published As
Publication number | Publication date |
---|---|
US8736321B2 (en) | 2014-05-27 |
JPWO2012060017A1 (ja) | 2014-05-12 |
WO2012060017A1 (ja) | 2012-05-10 |
US20130229211A1 (en) | 2013-09-05 |
EP2637372A1 (en) | 2013-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5505512B2 (ja) | 送受信装置および情報処理装置 | |
US7633324B2 (en) | Data output strobe signal generating circuit and semiconductor memory apparatus having the same | |
TWI459179B (zh) | 用於多相時脈產生之裝置及方法 | |
US7477083B2 (en) | DLL circuit feeding back ZQ calibration result, and semiconductor device incorporating the same | |
TWI781134B (zh) | 電路裝置、電子機器及束線器 | |
JP5231289B2 (ja) | デューティ比補正回路及びデューティ比補正方法 | |
US7944262B2 (en) | Duty correction circuit | |
JP4874885B2 (ja) | 半導体メモリ素子の信号伝達制御装置 | |
JP4992020B2 (ja) | ディレイロックループ及びそのクロック生成方法 | |
JP2003347908A (ja) | デューティサイクル修正が可能なデジタルdll装置及びデューティサイクル修正方法 | |
JP2004064735A (ja) | デューティサイクルの修正が可能なデジタルdll装置及びデューティサイクルの修正方法 | |
KR20100068670A (ko) | 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법 | |
US7236035B2 (en) | Semiconductor device adapted to minimize clock skew | |
JP2007097181A (ja) | Dramの動作周波数を高める遅延固定ループ | |
JP2011044795A (ja) | 入力インターフェース回路 | |
US20090303827A1 (en) | Semiconductor memory device | |
US9484931B2 (en) | Delay locked loop circuit and operation method thereof | |
JP4603903B2 (ja) | 負荷変動補償回路、電子デバイス、試験装置、及びタイミング発生回路 | |
KR102214496B1 (ko) | 캘리브레이션 회로 및 이를 포함한 반도체 장치 | |
US8085104B2 (en) | Oscillation circuit, driving circuit thereof, and driving method thereof | |
US10678725B2 (en) | Interface circuit relating to variable delay, and semiconductor apparatus and system including the same | |
JP2008187475A (ja) | パワーオンリセット回路 | |
JP2016072770A (ja) | 受信回路 | |
US20030223523A1 (en) | Signal-controlling apparatus and image-forming apparatus | |
US8344782B2 (en) | Method and apparatus to limit circuit delay dependence on voltage for single phase transition |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140218 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140303 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5505512 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |