JPH1126593A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1126593A JPH1126593A JP9196470A JP19647097A JPH1126593A JP H1126593 A JPH1126593 A JP H1126593A JP 9196470 A JP9196470 A JP 9196470A JP 19647097 A JP19647097 A JP 19647097A JP H1126593 A JPH1126593 A JP H1126593A
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- JP
- Japan
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- output
- signal
- circuit
- drive signal
- phase shift
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】 簡単な構成で差動出力信号間でのスキューを
調整可能にした出力回路を備えた半導体集積回路装置を
提供する。 【解決手段】 出力すべき内部信号に従った第１の駆動
信号と第２の駆動信号を形成し、上記第１の駆動信号と
第２の駆動信号により第１と第２の出力端子から互いに
逆相にされた出力信号を形成する第１と第２の出力回路
とを備えた差動型出力回路に対して、上記第１と第２の
駆動信号経路に容量手段を選択的に接続する位相ずれ調
整回路を設ける。
調整可能にした出力回路を備えた半導体集積回路装置を
提供する。 【解決手段】 出力すべき内部信号に従った第１の駆動
信号と第２の駆動信号を形成し、上記第１の駆動信号と
第２の駆動信号により第１と第２の出力端子から互いに
逆相にされた出力信号を形成する第１と第２の出力回路
とを備えた差動型出力回路に対して、上記第１と第２の
駆動信号経路に容量手段を選択的に接続する位相ずれ調
整回路を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、半導体集積回路装置間での信号転送に用い
られる差動型出力回路に利用して有効な技術に関するも
のである。
装置に関し、半導体集積回路装置間での信号転送に用い
られる差動型出力回路に利用して有効な技術に関するも
のである。
【０００２】
【従来の技術】大型電子計算機等のような大規模のディ
ジタル信号処理回路では、複数の半導体集積回路装置
（以下、ＬＳＩという）を組み合わせてシステムが実現
される。このようなシステムの性能は、ＬＳＩ間での信
号転送レートに大きく左右される。この場合、クロック
信号のような重要な信号は、非反転（ポジティブ）信号
と反転（ネガティブ）信号とで１組として転送されるこ
とがある。このような差動型転送信号とすることによ
り、カップリングノイズ等に対して強くできる。
ジタル信号処理回路では、複数の半導体集積回路装置
（以下、ＬＳＩという）を組み合わせてシステムが実現
される。このようなシステムの性能は、ＬＳＩ間での信
号転送レートに大きく左右される。この場合、クロック
信号のような重要な信号は、非反転（ポジティブ）信号
と反転（ネガティブ）信号とで１組として転送されるこ
とがある。このような差動型転送信号とすることによ
り、カップリングノイズ等に対して強くできる。
【０００３】
【発明が解決しようとする課題】図４には、この発明に
先立って検討された差動型出力回路の例が示されてい
る。Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる第
１の出力回路と、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ
４からなる第２の出力回路に対して、出力すべき内部信
号ＩＮに対してインバータ回路ＩＶ１により形成された
反転駆動信号と、インバータ回路ＩＶ２とＩＶ３を通し
て形成された非反転駆動信号とを上記ＭＯＳＦＥＴＱ１
〜Ｑ４に交差的に供給して、互いに逆相の出力信号を出
力端子ＯＵＴと／ＯＵＴから出力させるものである。
先立って検討された差動型出力回路の例が示されてい
る。Ｎチャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる第
１の出力回路と、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ
４からなる第２の出力回路に対して、出力すべき内部信
号ＩＮに対してインバータ回路ＩＶ１により形成された
反転駆動信号と、インバータ回路ＩＶ２とＩＶ３を通し
て形成された非反転駆動信号とを上記ＭＯＳＦＥＴＱ１
〜Ｑ４に交差的に供給して、互いに逆相の出力信号を出
力端子ＯＵＴと／ＯＵＴから出力させるものである。
【０００４】上記のような出力回路では、半導体集積回
路に形成されるＭＯＳＦＥＴ等の素子特性のバラツキに
よって、例えば図５のように反転出力信号／ＯＵＴに対
して非反転出力信号ＯＵＴの位相がΔｔだけ遅れるとい
うスキューが発生すると、互いに逆相関係となる期間
は、上記位相ずれΔｔだけ短くｔ１のようになってしま
う。したがって、上記位相ずれ分だけ転送可能な信号の
周期を長くする必要する必要があり、結果として転送可
能な最高周波数が低くなってしまうという問題が生じ
る。
路に形成されるＭＯＳＦＥＴ等の素子特性のバラツキに
よって、例えば図５のように反転出力信号／ＯＵＴに対
して非反転出力信号ＯＵＴの位相がΔｔだけ遅れるとい
うスキューが発生すると、互いに逆相関係となる期間
は、上記位相ずれΔｔだけ短くｔ１のようになってしま
う。したがって、上記位相ずれ分だけ転送可能な信号の
周期を長くする必要する必要があり、結果として転送可
能な最高周波数が低くなってしまうという問題が生じ
る。
【０００５】この発明の目的は、簡単な構成で差動出力
信号間でのスキューを調整可能にした出力回路を備えた
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
信号間でのスキューを調整可能にした出力回路を備えた
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、出力すべき内部信号に従っ
た第１の駆動信号と第２の駆動信号を形成し、上記第１
の駆動信号と第２の駆動信号により第１と第２の出力端
子から互いに逆相にされた出力信号を形成する第１と第
２の出力回路とを備えた差動型出力回路に対して、上記
第１と第２の駆動信号経路に容量手段を選択的に接続す
る位相ずれ調整回路を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、出力すべき内部信号に従っ
た第１の駆動信号と第２の駆動信号を形成し、上記第１
の駆動信号と第２の駆動信号により第１と第２の出力端
子から互いに逆相にされた出力信号を形成する第１と第
２の出力回路とを備えた差動型出力回路に対して、上記
第１と第２の駆動信号経路に容量手段を選択的に接続す
る位相ずれ調整回路を設ける。
【０００７】
【発明の実施の形態】図１には、この発明に係る差動型
出力回路の一実施例の回路図が示されている。同図の差
動型出力回路は、特に制限されないが、ゲートアレイ等
の半導体集積回路装置に搭載され、公知の半導体集積回
路の製造技術により、かかる半導体集積回路を構成する
他の回路とともに１個の半導体基板上において形成され
る。
出力回路の一実施例の回路図が示されている。同図の差
動型出力回路は、特に制限されないが、ゲートアレイ等
の半導体集積回路装置に搭載され、公知の半導体集積回
路の製造技術により、かかる半導体集積回路を構成する
他の回路とともに１個の半導体基板上において形成され
る。
【０００８】図１には、出力すべき内部信号ＩＮに対し
て同相信号と逆相信号の出力信号を出力させる１組の出
力端子ＯＵＴと／ＯＵＴに対応した差動型出力回路１が
代表として例示的に示されている。図面においては、反
転（ネガティブ）信号に対応した出力端子にはオーバー
バーを付しているが、明細書で／（スラッシュ）を付し
て上記オーバーバーに代えて表している。
て同相信号と逆相信号の出力信号を出力させる１組の出
力端子ＯＵＴと／ＯＵＴに対応した差動型出力回路１が
代表として例示的に示されている。図面においては、反
転（ネガティブ）信号に対応した出力端子にはオーバー
バーを付しているが、明細書で／（スラッシュ）を付し
て上記オーバーバーに代えて表している。
【０００９】差動型出力回路１は、プリバッファ（駆
動）回路２と出力回路１７とから構成される。プリバッ
ファ回路２は、出力すべき内部信号ＩＮを受けてそれの
反転信号（ネガティブ）信号３を形成するインバータ回
路ＩＶ１と、上記内部信号ＩＮを受けて、それと同相の
非反転（ポジティブ）信号４を形成する直列形態のイン
バータ回路ＩＶ２及びＩＶ３から構成される。このプリ
バッファ回路２には、後述するような位相ずれ調整回路
が付加される。
動）回路２と出力回路１７とから構成される。プリバッ
ファ回路２は、出力すべき内部信号ＩＮを受けてそれの
反転信号（ネガティブ）信号３を形成するインバータ回
路ＩＶ１と、上記内部信号ＩＮを受けて、それと同相の
非反転（ポジティブ）信号４を形成する直列形態のイン
バータ回路ＩＶ２及びＩＶ３から構成される。このプリ
バッファ回路２には、後述するような位相ずれ調整回路
が付加される。
【００１０】出力回路１７は、特に制限されないが、Ｎ
チャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる第１の出
力回路と、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４から
なる第２の出力回路から構成される。上記のようにＮチ
ャンネル型ＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４を直列
形態に接続して出力回路を構成するため、これらＭＯＳ
ＦＥＴＱ１とＱ２及びＱ３とＱ４をそれぞれ相補的にス
イッチングさせるため、上記反転信号３は第１の出力回
路の接地側ＭＯＳＦＥＴＱ２と第２の出力回路の電源側
ＭＯＳＦＥＴＱ３のゲートに、上記非反転信号４は上記
とは逆に第１の出力回路の電源側ＭＯＳＦＥＴＱ１と第
２の出力ＭＯＳＦＥＴの接地側ＭＯＳＦＥＴＱ４のゲー
トにそれぞれ交差的に供給される。
チャンネル型ＭＯＳＦＥＴＱ１とＱ２からなる第１の出
力回路と、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４から
なる第２の出力回路から構成される。上記のようにＮチ
ャンネル型ＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４を直列
形態に接続して出力回路を構成するため、これらＭＯＳ
ＦＥＴＱ１とＱ２及びＱ３とＱ４をそれぞれ相補的にス
イッチングさせるため、上記反転信号３は第１の出力回
路の接地側ＭＯＳＦＥＴＱ２と第２の出力回路の電源側
ＭＯＳＦＥＴＱ３のゲートに、上記非反転信号４は上記
とは逆に第１の出力回路の電源側ＭＯＳＦＥＴＱ１と第
２の出力ＭＯＳＦＥＴの接地側ＭＯＳＦＥＴＱ４のゲー
トにそれぞれ交差的に供給される。
【００１１】これにより、出力すべき内部信号ＩＮがハ
イレベルのとき、上記反転信号３がロウレベルに、非反
転信号４がハイレベルにされるため、第１の出力回路に
おいてはＭＯＳＦＥＴＱ１がオン状態にされ、ＭＯＳＦ
ＥＴＱ２がオフ状態にされので出力端子ＯＵＴから出力
される出力信号をハイレベルにし、第２の出力回路にお
いてはＭＯＳＦＥＴＱ３がオフ状態に、ＭＯＳＦＥＴＱ
４がオン状態にされるので出力端子／ＯＵＴから出力さ
れる出力信号をロウレベルにする。
イレベルのとき、上記反転信号３がロウレベルに、非反
転信号４がハイレベルにされるため、第１の出力回路に
おいてはＭＯＳＦＥＴＱ１がオン状態にされ、ＭＯＳＦ
ＥＴＱ２がオフ状態にされので出力端子ＯＵＴから出力
される出力信号をハイレベルにし、第２の出力回路にお
いてはＭＯＳＦＥＴＱ３がオフ状態に、ＭＯＳＦＥＴＱ
４がオン状態にされるので出力端子／ＯＵＴから出力さ
れる出力信号をロウレベルにする。
【００１２】逆に、出力すべき内部信号ＩＮがロウレベ
ルのとき、上記反転信号３がハイレベルに、非反転信号
４がロウレベルにされるため、第１の出力回路において
はＭＯＳＦＥＴＱ１がオフ状態にされ、ＭＯＳＦＥＴＱ
２がオン状態にされるので出力端子ＯＵＴから出力され
る出力信号をロウレベルにし、第２の出力回路において
はＭＯＳＦＥＴＱ３がオン状態に、ＭＯＳＦＥＴＱ４が
オフ状態にされるので出力端子／ＯＵＴから出力される
出力信号をハイレベルにする。
ルのとき、上記反転信号３がハイレベルに、非反転信号
４がロウレベルにされるため、第１の出力回路において
はＭＯＳＦＥＴＱ１がオフ状態にされ、ＭＯＳＦＥＴＱ
２がオン状態にされるので出力端子ＯＵＴから出力され
る出力信号をロウレベルにし、第２の出力回路において
はＭＯＳＦＥＴＱ３がオン状態に、ＭＯＳＦＥＴＱ４が
オフ状態にされるので出力端子／ＯＵＴから出力される
出力信号をハイレベルにする。
【００１３】上記インバータ回路ＩＶ１〜ＩＶ３や出力
回路を構成するＭＯＳＦＥＴＱ１〜Ｑ４の素子特性のバ
ラツキにより、上記出力端子ＯＵＴと／ＯＵＴに位相ず
れが生じると、その位相ずれに相当する時間が実質的に
無効になってしまい、伝送可能な周波数を低くしてしま
うという問題を防ぐために、次のような位相ずれ調整回
路が設けられる。
回路を構成するＭＯＳＦＥＴＱ１〜Ｑ４の素子特性のバ
ラツキにより、上記出力端子ＯＵＴと／ＯＵＴに位相ず
れが生じると、その位相ずれに相当する時間が実質的に
無効になってしまい、伝送可能な周波数を低くしてしま
うという問題を防ぐために、次のような位相ずれ調整回
路が設けられる。
【００１４】位相ずれ調整回路は、上記第１と第２の出
力回路に駆動信号を伝える信号経路に、その駆動信号の
遅延時間を調整するために選択的に接続されるキャパシ
タが設けられる。つまり、上記反転信号３が伝えられる
信号経路に、スイッチＭＯＳＦＥＴ５を介してキャパシ
タ７が接続できるようにされる。このキャパシタ７に
は、更にスイッチＭＯＳＦＥＴ９を介してキャパシタ１
１が接続できるようにされる。このキャパシタ１１に
は、更にスイッチＭＯＳＦＥＴ１３を介してキャパシタ
１５が接続可能にされる。したがって、上記反転信号３
が伝えられる信号経路からみると、スイッチＭＯＳＦＥ
Ｔ５がオン状態のときには、キャパシタ７が接続され、
これに加えてスイッチＭＯＳＦＥＴ９がオン状態にされ
ると、キャパシタ７にキャパシタ１１も並列に加えられ
る。そして、上記の状態に加えてスイッチＭＯＳＦＥＴ
１３をオン状態にすると、キャパシタ７、１１及び１５
の並列回路が接続される。したがって、上記反転信号３
は、上記キャパシタ７、７と１１、７、１１及び１５の
３通りに接続されるキャパシタの容量値の増大に従って
遅延時間が大きくされる。
力回路に駆動信号を伝える信号経路に、その駆動信号の
遅延時間を調整するために選択的に接続されるキャパシ
タが設けられる。つまり、上記反転信号３が伝えられる
信号経路に、スイッチＭＯＳＦＥＴ５を介してキャパシ
タ７が接続できるようにされる。このキャパシタ７に
は、更にスイッチＭＯＳＦＥＴ９を介してキャパシタ１
１が接続できるようにされる。このキャパシタ１１に
は、更にスイッチＭＯＳＦＥＴ１３を介してキャパシタ
１５が接続可能にされる。したがって、上記反転信号３
が伝えられる信号経路からみると、スイッチＭＯＳＦＥ
Ｔ５がオン状態のときには、キャパシタ７が接続され、
これに加えてスイッチＭＯＳＦＥＴ９がオン状態にされ
ると、キャパシタ７にキャパシタ１１も並列に加えられ
る。そして、上記の状態に加えてスイッチＭＯＳＦＥＴ
１３をオン状態にすると、キャパシタ７、１１及び１５
の並列回路が接続される。したがって、上記反転信号３
は、上記キャパシタ７、７と１１、７、１１及び１５の
３通りに接続されるキャパシタの容量値の増大に従って
遅延時間が大きくされる。
【００１５】上記同様に、上記非反転信号４が伝えられ
る信号経路に、スイッチＭＯＳＦＥＴ６を介してキャパ
シタ８が接続できるようにされる。このキャパシタ８に
は、更にスイッチＭＯＳＦＥＴ１０を介してキャパシタ
１２が接続できるようにされる。このキャパシタ１２に
は、更にスイッチＭＯＳＦＥＴ１４を介してキャパシタ
１６が接続可能にされる。したがって、上記反転信号４
が伝えられる信号経路からみると、スイッチＭＯＳＦＥ
Ｔ６がオン状態のときには、キャパシタ８が接続され、
これに加えてスイッチＭＯＳＦＥＴ１０がオン状態にさ
れると、キャパシタ８にキャパシタ１２も並列に加えら
れる。そして、上記の状態に加えてスイッチＭＯＳＦＥ
Ｔ１４をオン状態にすると、キャパシタ８、１２及び１
６の並列回路が接続される。したがって、上記反転信号
４は、上記キャパシタ８、８と１２、８、１２及び１６
の３通りに接続されるキャパシタの容量値の増大に従っ
て遅延時間が大きくされる。
る信号経路に、スイッチＭＯＳＦＥＴ６を介してキャパ
シタ８が接続できるようにされる。このキャパシタ８に
は、更にスイッチＭＯＳＦＥＴ１０を介してキャパシタ
１２が接続できるようにされる。このキャパシタ１２に
は、更にスイッチＭＯＳＦＥＴ１４を介してキャパシタ
１６が接続可能にされる。したがって、上記反転信号４
が伝えられる信号経路からみると、スイッチＭＯＳＦＥ
Ｔ６がオン状態のときには、キャパシタ８が接続され、
これに加えてスイッチＭＯＳＦＥＴ１０がオン状態にさ
れると、キャパシタ８にキャパシタ１２も並列に加えら
れる。そして、上記の状態に加えてスイッチＭＯＳＦＥ
Ｔ１４をオン状態にすると、キャパシタ８、１２及び１
６の並列回路が接続される。したがって、上記反転信号
４は、上記キャパシタ８、８と１２、８、１２及び１６
の３通りに接続されるキャパシタの容量値の増大に従っ
て遅延時間が大きくされる。
【００１６】上記反転信号３が伝えられる信号経路に対
応して設けられる位相ずれ調整回路のスイッチＭＯＳＦ
ＥＴ５のゲートには制御信号１８が印加され、スイッチ
ＭＯＳＦＥＴ９のゲートに制御信号１９が印加され、ス
イッチＭＯＳＦＥＴ１３のゲートには制御信号２０が印
加される。また、上記非反転信号４が伝えられる信号経
路に対応して設けられる位相ずれ調整回路のスイッチＭ
ＯＳＦＥＴ６のゲートには制御信号２１が印加され、ス
イッチＭＯＳＦＥＴ１０のゲートに制御信号２２が印加
され、スイッチＭＯＳＦＥＴ１４のゲートには制御信号
２３が印加される。
応して設けられる位相ずれ調整回路のスイッチＭＯＳＦ
ＥＴ５のゲートには制御信号１８が印加され、スイッチ
ＭＯＳＦＥＴ９のゲートに制御信号１９が印加され、ス
イッチＭＯＳＦＥＴ１３のゲートには制御信号２０が印
加される。また、上記非反転信号４が伝えられる信号経
路に対応して設けられる位相ずれ調整回路のスイッチＭ
ＯＳＦＥＴ６のゲートには制御信号２１が印加され、ス
イッチＭＯＳＦＥＴ１０のゲートに制御信号２２が印加
され、スイッチＭＯＳＦＥＴ１４のゲートには制御信号
２３が印加される。
【００１７】これらの制御信号１８ないし２３は、特に
制限されないが、外部端子数に余裕があるならそれぞれ
外部端子から供給するようにすればよい。外部端子数に
制限があるなら、１つの外部端子をから上記６個の信号
をシリアルにレジスタに入力し、このレジスタに入力さ
れた信号を上記パラレルに上記制御信号１８〜２３とし
て各スイッチＭＯＳＦＥＴのゲートに供給するようにす
ればよい。
制限されないが、外部端子数に余裕があるならそれぞれ
外部端子から供給するようにすればよい。外部端子数に
制限があるなら、１つの外部端子をから上記６個の信号
をシリアルにレジスタに入力し、このレジスタに入力さ
れた信号を上記パラレルに上記制御信号１８〜２３とし
て各スイッチＭＯＳＦＥＴのゲートに供給するようにす
ればよい。
【００１８】上記制御信号は、上記出力端子ＯＵＴと／
ＯＵＴの位相ずれを調べ、その結果により両者が一致す
るように早いタイミングで出力される出力信号に対応し
た駆動信号を遅らせるようにする。上記のようにレジス
タに制御信号を入力する方法では、半導体集積回路装置
の電源遮断し、再び電源投入する都度上記位相ずれ調整
信号を入力する必要がある。上記の位相ずれは主として
プロセスバラツキによる位相ずれを調整するものである
ために、固定的に設定しても問題ない。そこで、ポリシ
リコン層からなるヒューズ手段に溶断電流を流して選択
的に切断して、上記制御信号を形成するもの、あるいは
最上層のアルミニュウム層によりヒューズを構成し、レ
ーザー光線により切断させて上記制御信号を形成するも
の、あるいはＥＰＲＯＭ等のような不揮発性記憶素子を
搭載して、この不揮発性記憶素子に書き込みを行うこと
により上記制御信号を形成する。
ＯＵＴの位相ずれを調べ、その結果により両者が一致す
るように早いタイミングで出力される出力信号に対応し
た駆動信号を遅らせるようにする。上記のようにレジス
タに制御信号を入力する方法では、半導体集積回路装置
の電源遮断し、再び電源投入する都度上記位相ずれ調整
信号を入力する必要がある。上記の位相ずれは主として
プロセスバラツキによる位相ずれを調整するものである
ために、固定的に設定しても問題ない。そこで、ポリシ
リコン層からなるヒューズ手段に溶断電流を流して選択
的に切断して、上記制御信号を形成するもの、あるいは
最上層のアルミニュウム層によりヒューズを構成し、レ
ーザー光線により切断させて上記制御信号を形成するも
の、あるいはＥＰＲＯＭ等のような不揮発性記憶素子を
搭載して、この不揮発性記憶素子に書き込みを行うこと
により上記制御信号を形成する。
【００１９】上記制御信号は、１組の差動型出力回路に
一対一に対応して形成する必要はない。つまり、１組の
差動型出力回路にはそれぞれ位相ずれ調整回路を一対一
に対応して設けるようにするものであり、一般に半導体
集積回路装置においては複数の差動型出力回路が設けら
れる。それ故、上記位相ずれ調整回路は、上記差動型出
力回路の数に応じた数の回路が設けられる。しかしなが
ら、半導体集積回路装置に形成される複数の差動型出力
回路における位相ずれは、個々の差動型出力回路間でバ
ラバラの位相ずれになることなく、ほぼ同一の位相ずれ
を発生させる。この実施例においては、上記形成された
制御信号は、複数の差動型出力回路にそれぞれ一対一に
設けられた複数の位相ずれ調整回路に対して共通に供給
されて、全ての差動型出力回路の位相ずれを一括して調
整する。このため、１つの半導体集積回路装置におい
て、上記制御信号１８〜２３を入力させる外部端子やレ
ジスタ、あるいは上記のようなヒューズ手段や不揮発性
記憶素子の回路規模は極く小さいものとなる。
一対一に対応して形成する必要はない。つまり、１組の
差動型出力回路にはそれぞれ位相ずれ調整回路を一対一
に対応して設けるようにするものであり、一般に半導体
集積回路装置においては複数の差動型出力回路が設けら
れる。それ故、上記位相ずれ調整回路は、上記差動型出
力回路の数に応じた数の回路が設けられる。しかしなが
ら、半導体集積回路装置に形成される複数の差動型出力
回路における位相ずれは、個々の差動型出力回路間でバ
ラバラの位相ずれになることなく、ほぼ同一の位相ずれ
を発生させる。この実施例においては、上記形成された
制御信号は、複数の差動型出力回路にそれぞれ一対一に
設けられた複数の位相ずれ調整回路に対して共通に供給
されて、全ての差動型出力回路の位相ずれを一括して調
整する。このため、１つの半導体集積回路装置におい
て、上記制御信号１８〜２３を入力させる外部端子やレ
ジスタ、あるいは上記のようなヒューズ手段や不揮発性
記憶素子の回路規模は極く小さいものとなる。
【００２０】図２には、この発明に係る差動型出力回路
の一実施例の回路図が示されている。この実施例では、
位相ずれ調整回路のスイッチＭＯＳＦＥＴの構成が異な
り、出力回路もＣＭＯＳ構成にされる。つまり、前記の
ような反転信号３が伝えられる信号経路に対して、スイ
ッチＭＯＳＦＥＴ５、９及び１３を並列に接続して、そ
れぞれのスイッチＭＯＳＦＥＴ５、９及び１３を介して
キャパシタ７、１１、１５を接続するものである。同様
に、非反転信号４が伝えられる信号経路に対しても、ス
イッチＭＯＳＦＥＴ６、１０及び１４を並列に接続し
て、それぞれのスイッチＭＯＳＦＥＴ６、１０及び１４
を介してキャパシタ８、１２、１６を接続するものであ
る。
の一実施例の回路図が示されている。この実施例では、
位相ずれ調整回路のスイッチＭＯＳＦＥＴの構成が異な
り、出力回路もＣＭＯＳ構成にされる。つまり、前記の
ような反転信号３が伝えられる信号経路に対して、スイ
ッチＭＯＳＦＥＴ５、９及び１３を並列に接続して、そ
れぞれのスイッチＭＯＳＦＥＴ５、９及び１３を介して
キャパシタ７、１１、１５を接続するものである。同様
に、非反転信号４が伝えられる信号経路に対しても、ス
イッチＭＯＳＦＥＴ６、１０及び１４を並列に接続し
て、それぞれのスイッチＭＯＳＦＥＴ６、１０及び１４
を介してキャパシタ８、１２、１６を接続するものであ
る。
【００２１】この構成では、上記キャパシタ７、１１、
１５を接続させる組み合わせがより多様にできる。つま
り、キャパシタ７、１１、１５をそれぞれ単独で接続す
る場合と、キャパシタ７と１１、７と１５、１１と１５
及び７、１１、１５のように７通りにできる。したがっ
て、上記キャパシタ７と１１と１５の容量値に２進の重
みを付けることにより、０〜８通りの２進の重みを持っ
た容量値を選択的に付加することができ、より高い精度
により位相ずれの調整を行うことが可能になる。このこ
とは、非反転信号４側に設けられるキャパシタ８、１２
及び１６においても同様である。
１５を接続させる組み合わせがより多様にできる。つま
り、キャパシタ７、１１、１５をそれぞれ単独で接続す
る場合と、キャパシタ７と１１、７と１５、１１と１５
及び７、１１、１５のように７通りにできる。したがっ
て、上記キャパシタ７と１１と１５の容量値に２進の重
みを付けることにより、０〜８通りの２進の重みを持っ
た容量値を選択的に付加することができ、より高い精度
により位相ずれの調整を行うことが可能になる。このこ
とは、非反転信号４側に設けられるキャパシタ８、１２
及び１６においても同様である。
【００２２】第１の出力回路においは、Ｎチャンネル型
ＭＯＳＦＥＴＱ１がＰチャンネル型ＭＯＳＦＥＴＱ５に
置き換えられ、第２の出力回路においては、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ３がＰチャンネル型ＭＯＳＦＥＴＱ
６に置き換えられる。つまり、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ２のゲートが
共通化されて上記反転信号３が伝えられる。また、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦ
ＥＴＱ４のゲートが共通化されて上記非反転信号４が伝
えられる。上記のようなＣＭＯＳ出力回路は、図１の出
力回路に置き換えることができるし、図１の出力回路を
上記ＣＭＯＳ出力回路に置き換えることもできる。
ＭＯＳＦＥＴＱ１がＰチャンネル型ＭＯＳＦＥＴＱ５に
置き換えられ、第２の出力回路においては、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ３がＰチャンネル型ＭＯＳＦＥＴＱ
６に置き換えられる。つまり、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ２のゲートが
共通化されて上記反転信号３が伝えられる。また、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦ
ＥＴＱ４のゲートが共通化されて上記非反転信号４が伝
えられる。上記のようなＣＭＯＳ出力回路は、図１の出
力回路に置き換えることができるし、図１の出力回路を
上記ＣＭＯＳ出力回路に置き換えることもできる。
【００２３】図３には、この発明に係る半導体集積回路
装置の一実施例の全体ブロック図が示されている。同図
の各回路ブロックは、実際の半導体基板上における幾何
学的な配置に合わせて描かれている。同図において、２
０は半導体チップであり、２１は内部回路であり、２
２，２３からなるオンチップＲＡＭと、それ以外の論理
回路部とにより構成される。上記オンチップＲＡＭ２
２，２３は、特に制限されないが、スタティック型ＲＡ
Ｍにより構成される。上記内部回路２１が形成される領
域のうちＲＡＭブロック以外は敷き詰めゲート領域とな
っている。この領域の拡大パターン２６のようにＭＯＳ
ＦＥＴが敷き詰められ、マスタースライス方式により配
線が形成されて所望の回路機能が実現される。
装置の一実施例の全体ブロック図が示されている。同図
の各回路ブロックは、実際の半導体基板上における幾何
学的な配置に合わせて描かれている。同図において、２
０は半導体チップであり、２１は内部回路であり、２
２，２３からなるオンチップＲＡＭと、それ以外の論理
回路部とにより構成される。上記オンチップＲＡＭ２
２，２３は、特に制限されないが、スタティック型ＲＡ
Ｍにより構成される。上記内部回路２１が形成される領
域のうちＲＡＭブロック以外は敷き詰めゲート領域とな
っている。この領域の拡大パターン２６のようにＭＯＳ
ＦＥＴが敷き詰められ、マスタースライス方式により配
線が形成されて所望の回路機能が実現される。
【００２４】上記半導体チップ２０の周辺部にはボンデ
ィングパッド２５が設けられ、かかるボンディングパッ
ド２５と内部回路２１との間には入出力回路２４が設け
られる。上記入出力回路２４は、上記差動型出力回路が
含まれ、かかる差動型出力回路に隣接した適当な箇所に
上記位相ずれ調整回路に与える制御信号を発生させる前
記ヒューズ等の不揮発性記憶回路が付加される。
ィングパッド２５が設けられ、かかるボンディングパッ
ド２５と内部回路２１との間には入出力回路２４が設け
られる。上記入出力回路２４は、上記差動型出力回路が
含まれ、かかる差動型出力回路に隣接した適当な箇所に
上記位相ずれ調整回路に与える制御信号を発生させる前
記ヒューズ等の不揮発性記憶回路が付加される。
【００２５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 出力すべき内部信号に従った第１の駆動信号と
第２の駆動信号を形成し、上記第１の駆動信号と第２の
駆動信号により第１と第２の出力端子から互いに逆相に
された出力信号を形成する第１と第２の出力回路とを備
えた差動型出力回路に対して、上記第１と第２の駆動信
号経路に容量手段を選択的に接続する位相ずれ調整回路
を設けることにより、高速の信号伝達が可能になるとい
う効果が得られる。
記の通りである。 （１） 出力すべき内部信号に従った第１の駆動信号と
第２の駆動信号を形成し、上記第１の駆動信号と第２の
駆動信号により第１と第２の出力端子から互いに逆相に
された出力信号を形成する第１と第２の出力回路とを備
えた差動型出力回路に対して、上記第１と第２の駆動信
号経路に容量手段を選択的に接続する位相ずれ調整回路
を設けることにより、高速の信号伝達が可能になるとい
う効果が得られる。
【００２６】（２） 複数の差動型出力回路に設けられ
る複数の位相ずれ調整回路に対して、共通に制御信号を
供給するようにすることにより、制御信号を入力した
り、あるいは発生させる回路の簡素化ができるという効
果が得られる。
る複数の位相ずれ調整回路に対して、共通に制御信号を
供給するようにすることにより、制御信号を入力した
り、あるいは発生させる回路の簡素化ができるという効
果が得られる。
【００２７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
のような駆動信号の信号経路に接続されるキャパシタの
数は、必要に応じて増加又は減少させることができる。
出力回路には、上記のようにハイレベル／ロウレベルの
出力信号を形成することの他、出力ハイインピーダンス
状態を加えた３状態出力機能を持つようにするものであ
ってもよい。このような３状態出力機能を設けた場合に
は、外部端子を入出力端子に共用することができる。こ
の発明は、差動型出力回路を備えた半導体集積回路装置
に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
のような駆動信号の信号経路に接続されるキャパシタの
数は、必要に応じて増加又は減少させることができる。
出力回路には、上記のようにハイレベル／ロウレベルの
出力信号を形成することの他、出力ハイインピーダンス
状態を加えた３状態出力機能を持つようにするものであ
ってもよい。このような３状態出力機能を設けた場合に
は、外部端子を入出力端子に共用することができる。こ
の発明は、差動型出力回路を備えた半導体集積回路装置
に広く利用できる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、出力すべき内部信号に従っ
た第１の駆動信号と第２の駆動信号を形成し、上記第１
の駆動信号と第２の駆動信号により第１と第２の出力端
子から互いに逆相にされた出力信号を形成する第１と第
２の出力回路とを備えた差動型出力回路に対して、上記
第１と第２の駆動信号経路に容量手段を選択的に接続す
る位相ずれ調整回路を設けることにより、高速の信号伝
達が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、出力すべき内部信号に従っ
た第１の駆動信号と第２の駆動信号を形成し、上記第１
の駆動信号と第２の駆動信号により第１と第２の出力端
子から互いに逆相にされた出力信号を形成する第１と第
２の出力回路とを備えた差動型出力回路に対して、上記
第１と第２の駆動信号経路に容量手段を選択的に接続す
る位相ずれ調整回路を設けることにより、高速の信号伝
達が可能になる。
【図１】この発明に係る差動型出力回路の一実施例を示
す回路図である。
す回路図である。
【図２】この発明に係る差動型出力回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図３】この発明が適用される半導体集積回路装置の一
実施例を示す全体ブロック図である。
実施例を示す全体ブロック図である。
【図４】この発明に先立って検討された差動型出力回路
の回路図である。
の回路図である。
【図５】図４の差動型出力回路の動作の一例を説明する
ための波形図である。
ための波形図である。
１…差動型出力回路、２…プリバッファ（駆動）回路、
３…反転信号、４…非反転信号、５，６，９，１０，１
３，１４…スイッチＭＯＳＦＥＴ、７，８，１１，１
２，１５，１６…キャパシタ、１７…出力回路、１８〜
２３…制御信号、ＩＶ１〜ＩＶ３…インバータ回路、Ｑ
１〜Ｑ６…出力ＭＯＳＦＥＴ。
３…反転信号、４…非反転信号、５，６，９，１０，１
３，１４…スイッチＭＯＳＦＥＴ、７，８，１１，１
２，１５，１６…キャパシタ、１７…出力回路、１８〜
２３…制御信号、ＩＶ１〜ＩＶ３…インバータ回路、Ｑ
１〜Ｑ６…出力ＭＯＳＦＥＴ。
Claims (4)
- 【請求項１】 出力すべき内部信号に従った第１の駆動
信号を形成する第１の駆動回路と、 上記出力すべき内部信号に従った第２の駆動信号を形成
する第２の駆動回路と、 上記第１の駆動信号を受けて第１の出力端子から第１の
出力信号を送出させる第１のＣＭＯＳ出力回路と、 上記第２の駆動信号を受けて、第２の出力端子から上記
第１の出力信号に対して位相反転させられた第２の出力
信号を送出させる第２のＣＭＯＳ出力回路と、 上記第１と第２の駆動信号経路に容量手段を選択的に接
続する位相ずれ調整回路とを備えてなることを特徴とす
る半導体集積回路装置。 - 【請求項２】 出力すべき内部信号に従った第１の駆動
信号を形成する第１の駆動回路と、 上記出力すべき内部信号に従った第２の駆動信号を形成
する第２の駆動回路と、 上記第１の駆動信号と第２の駆動信号とを受けて第１の
出力端子から第１の出力信号を送出させる第１導電型の
ＭＯＳＦＥＴからなる第１の出力回路と、 上記第１の駆動信号と第２の駆動信号を受けて、第２の
出力端子から上記第１の出力信号に対して位相反転させ
られた第２の出力信号を送出させる第１導電型のＭＯＳ
ＦＥＴからなる第２の出力回路と、 上記第１と第２の駆動信号経路に容量手段を選択的に接
続する位相ずれ調整回路とを備えてなることを特徴とす
る半導体集積回路装置。 - 【請求項３】 上記位相ずれ調整回路は、上記駆動信号
伝達経路にスイッチを介して接続される複数の容量素子
からなることを特徴とする請求項１又は請求項２の半導
体集積回路装置。 - 【請求項４】 上記第１と第２の出力回路が１組とされ
て複数組からなる出力回路を備え、 上記複数組からなる第１と第２の出力回路にそれぞれ対
応された複数組の駆動信号伝達経路にそれぞれ設けられ
た複数組の位相ずれ調整回路に対して、共通の制御信号
を供給するものであることを特徴とする請求項１、請求
項２又は請求項３の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196470A JPH1126593A (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196470A JPH1126593A (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126593A true JPH1126593A (ja) | 1999-01-29 |
Family
ID=16358348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196470A Pending JPH1126593A (ja) | 1997-07-07 | 1997-07-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126593A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042316A (ja) * | 2006-08-02 | 2008-02-21 | Hitachi Cable Ltd | 差動信号伝送システム及びその信号線路のスキュー調整方法 |
| KR100882971B1 (ko) * | 2001-08-31 | 2009-02-13 | 파나소닉 주식회사 | 엘 에스 아이 내부로부터의 데이터를 외부로 차동 출력하는 드라이버회로 |
| JP2009071533A (ja) * | 2007-09-12 | 2009-04-02 | Advantest Corp | 差動信号伝送装置および試験装置 |
| JP2012034311A (ja) * | 2010-08-03 | 2012-02-16 | Honda Motor Co Ltd | 信号送受信手段 |
| JP2012169905A (ja) * | 2011-02-15 | 2012-09-06 | Nippon Soken Inc | 送信ドライバ回路 |
| US8736321B2 (en) | 2010-11-05 | 2014-05-27 | Fujitsu Limited | Transmission/reception device and information processing device |
| JP2015035468A (ja) * | 2013-08-08 | 2015-02-19 | 三菱電機株式会社 | プリント回路基板 |
-
1997
- 1997-07-07 JP JP9196470A patent/JPH1126593A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882971B1 (ko) * | 2001-08-31 | 2009-02-13 | 파나소닉 주식회사 | 엘 에스 아이 내부로부터의 데이터를 외부로 차동 출력하는 드라이버회로 |
| JP2008042316A (ja) * | 2006-08-02 | 2008-02-21 | Hitachi Cable Ltd | 差動信号伝送システム及びその信号線路のスキュー調整方法 |
| JP2009071533A (ja) * | 2007-09-12 | 2009-04-02 | Advantest Corp | 差動信号伝送装置および試験装置 |
| JP2012034311A (ja) * | 2010-08-03 | 2012-02-16 | Honda Motor Co Ltd | 信号送受信手段 |
| US8736321B2 (en) | 2010-11-05 | 2014-05-27 | Fujitsu Limited | Transmission/reception device and information processing device |
| JP5505512B2 (ja) * | 2010-11-05 | 2014-05-28 | 富士通株式会社 | 送受信装置および情報処理装置 |
| JP2012169905A (ja) * | 2011-02-15 | 2012-09-06 | Nippon Soken Inc | 送信ドライバ回路 |
| JP2015035468A (ja) * | 2013-08-08 | 2015-02-19 | 三菱電機株式会社 | プリント回路基板 |
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