KR20180134464A - 반도체 장치 및 시스템 - Google Patents

반도체 장치 및 시스템 Download PDF

Info

Publication number
KR20180134464A
KR20180134464A KR1020170071783A KR20170071783A KR20180134464A KR 20180134464 A KR20180134464 A KR 20180134464A KR 1020170071783 A KR1020170071783 A KR 1020170071783A KR 20170071783 A KR20170071783 A KR 20170071783A KR 20180134464 A KR20180134464 A KR 20180134464A
Authority
KR
South Korea
Prior art keywords
line
external connection
connection terminal
receiving circuit
semiconductor device
Prior art date
Application number
KR1020170071783A
Other languages
English (en)
Inventor
김중호
곽현우
이기종
이두복
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170071783A priority Critical patent/KR20180134464A/ko
Priority to US15/855,777 priority patent/US10867992B2/en
Priority to CN201810112145.9A priority patent/CN109036483B/zh
Publication of KR20180134464A publication Critical patent/KR20180134464A/ko
Priority to US17/108,824 priority patent/US11380676B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

제어 장치; 및 상기 제어 장치와 제 1 라인 및 제 2 라인을 통해 연결된 반도체 장치를 포함하며, 상기 제 1 라인보다 상기 제 2 라인의 로딩이 더 크고, 상기 반도체 장치는 상기 제 1 라인과 전기적으로 연결된 제 1 수신 회로 및 상기 제 2 라인과 전기적으로 연결된 제 2 수신 회로를 포함하며, 상기 제 1 라인과 상기 제 1 수신 회로 사이의 로딩은 상기 제 2 라인과 상기 제 2 수신 회로 사이의 로딩보다 큰 것을 특징으로 한다.

Description

반도체 장치 및 시스템{Semiconductor Apparatus and System}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 시스템에 관한 것이다.
반도체 장치는 메탈로 구성된 신호 라인을 통해 전기적 신호를 수신하도록 구성된다.
반도체 장치는 실장 환경에 따라 즉, 신호 라인의 길이(로딩)에 따라 전기적 신호가 설정된 타이밍에 입출력되도록 구성된다.
본 발명은 신호를 정상적으로 설정된 타이밍에 입출력되도록 하는 반도체 장치 및 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 시스템은 제어 장치; 및 상기 제어 장치와 제 1 라인 및 제 2 라인을 통해 연결된 반도체 장치를 포함하며, 상기 제 1 라인보다 상기 제 2 라인의 로딩이 더 크고, 상기 반도체 장치는 상기 제 1 라인과 전기적으로 연결된 제 1 수신 회로 및 상기 제 2 라인과 전기적으로 연결된 제 2 수신 회로를 포함하며, 상기 제 1 라인과 상기 제 1 수신 회로 사이의 로딩은 상기 제 2 라인과 상기 제 2 수신 회로 사이의 로딩보다 큰 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 제어 장치와 제 1 라인을 통해 전기적으로 연결되는 제 1 외부 접속 단자; 상기 제어 장치와 제 2 제어 라인을 통해 전기적으로 연결되는 제 2 외부 접속 단자; 상기 제 1 외부 접속 단자와 전기적으로 연결된 제 1 수신 회로; 및 상기 제 2 외부 접속 단자와 전기적으로 연결된 제 2 수신 회로를 포함하며, 상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 연결되는 커패시터의 개수는 상기 제 2 외부 접속 단자와 상기 제 2 수신 회로 사이에 연결되는 커패시터의 개수와 다른 것을 특징으로 한다.
본 발명에 따른 반도체 장치 및 반도체 시스템은 실장 환경에는 무관하게 신호가 설정된 타이밍에 정상적으로 입출력되도록 할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도,
도 2는 도 1의 반도체 장치를 나타낸 구성도,
도 3은 도 1의 반도체 장치의 실시예를 나타낸 구성도이다.
본 발명의 실시예에 따른 반도체 시스템은 도 1에 도시된 바와 같이, 제어 장치(100), 및 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206)를 포함할 수 있다.
상기 제어 장치(100)는 상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206)의 동작을 제어하는 장치일 수 있다. 예를 들어, 상기 제어 장치(100)는 컨트롤러(controller) 및 중앙 처리 장치(Central Processing Unit)와 같이 다른 회로들의 동작을 제어하는 장치 중 하나일 수 있다.
상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206)는 상기 제어 장치(100)의 제어를 받아 동작하는 장치일 수 있다. 예를 들어, 상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206) 각각은 반도체 소자들로 구성된 메모리 장치일 수 있다.
상기 제어 장치(100)는 제 1 및 제 2 라인(Line_A, Line_B)을 통해 상기 제 1 내지 제 3 반도체 장치(201, 202, 203)와 전기적으로 연결될 수 있다. 상기 제어 장치(100)는 상기 제 2 및 제 3 라인(Line_B, Line_C)을 통해 상기 제 4 내지 제 6 반도체 장치(204, 205, 206)와 전기적으로 연결될 수 있다.
상기 제 1 반도체 장치(201)는 상기 제 1 라인(Line_A)과 연결된 제 1 외부 접속 단자(201-1) 및 상기 제 2 라인(Line_B)과 연결된 제 2 외부 접속 단자(201-2)를 포함할 수 있다.
상기 제 2 반도체 장치(202)는 상기 제 1 라인(Line_A)과 연결된 제 3 외부 접속 단자(202-1) 및 상기 제 2 라인(Line_B)과 연결된 제 4 외부 접속 단자(202-2)를 포함할 수 있다
상기 제 3 반도체 장치(203)는 상기 제 1 라인(Line_A)과 연결된 제 5 외부 접속 단자(203-1) 및 상기 제 2 라인(Line_B)과 연결된 제 6 외부 접속 단자(203-2)를 포함할 수 있다.
상기 제 4 반도체 장치(204)는 상기 제 2 라인(Line_B)과 연결된 제 7 외부 접속 단자(204-1) 및 상기 제 3 라인(Line_C)과 연결된 제 8 외부 접속 단자(204-2)를 포함할 수 있다.
상기 제 5 반도체 장치(205)는 상기 제 2 라인(Line_B)과 연결된 제 9 외부 접속 단자(205-1) 및 상기 제 3 라인(Line_C)과 연결된 제 10 외부 접속 단자(205-2)를 포함할 수 있다.
상기 제 6 반도체 장치(206)는 상기 제 2 라인(Line_B)과 연결된 제 11 외부 접속 단자(206-1) 및 상기 제 3 라인(Line_C)과 연결된 제 12 외부 접속 단자(206-2)를 포함할 수 있다.
상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206) 각각은 각 외부 접속 단자와 연결된 라인을 통해 상기 제어 장치(100)와 신호를 수신하도록 구성된다. 상기 제 1 내지 제 12 외부 접속 단자(201-1, 201-2, 202-1, 202-2, 203-1, 203-2, 204-1, 204-2, 205-1, 205-2, 206-1, 206-2) 각각은 패드나 볼을 포함할 수 있다.
상기 제 1 및 제2 라인(Line_A, Line_B)과 각각 연결된 상기 제 1 및 제 2 외부 접속 단자(201-1, 201-2)를 포함하는 상기 제 1 반도체 장치(201)는 도 2에 도시된 바와 같이, 제 1 정전기 방지 회로(201-3), 추가 커패시턴스 회로(201-4), 제 2 정전기 방지 회로(201-5), 제 1 수신 회로(201-6), 및 제 2 수신 회로(201-7)를 포함할 수 있다.
상기 제 1 정전기 방지 회로(201-3)는 상기 제 1 외부 접속 단자(201-1)로부터 유입될 수 있는 정전기로 인한 상기 제 1 수신 회로(201-6)의 파손을 방지하기 위하여, 상기 제 1 외부 접속 단자(201-1)와 상기 제 1 수신 회로(201-6) 사이에 연결된다.
상기 제 1 정전기 방지 회로(201-3)는 제 1 저항 소자(R1) 및 제 1 및 제 2 커패시터(C1, C2)를 포함할 수 있다. 상기 제 1 저항 소자(R1)는 일단에 상기 제 1 외부 접속 단자(201-1)가 연결되고, 타단에 상기 제 1 수신 회로(201-6)가 연결된다. 상기 제 1 커패시터(C1)는 일단에 상기 제 1 저항 소자(R1)의 일단이 연결되고, 타단에 접지단(VSS)이 연결된다. 상기 제 2 커패시터(C2)는 일단에 상기 제 1 저항 소자(R2)의 타단이 연결되고, 타단에 접지단(VSS)이 연결된다.
상기 추가 커패시턴스 회로(201-4)는 상기 제 1 외부 접속 단자(201-1)와 상기 제 1 수신 회로(201-6)를 연결하는 라인의 로딩을 추가하기 위하여 배치될 수 있다. 예를 들어, 상기 추가 커패시턴스 회로(201-4)는 상기 제 1 외부 접속 단자(201-1)와 상기 제 1 정전기 방지 회로(201-3) 사이에 연결될 수 있다. 상기 추가 커패시턴스 회로(201-4)는 상기 제 2 저항 소자(R2), 및 제 3 및 제 4 커패시터(C3, C4)를 포함할 수 있다. 상기 제 2 저항 소자(R2)는 일단에 상기 제 1 외부 접속 단자(201-1)가 연결되고, 타단은 다른 노드와 연결되지 않고 오픈(open)될 수 있다. 또한 상기 제 2 저항 소자(R2)는 일단에 상기 제 1 외부 접속 단자(201-1)가 연결되고, 타단에 상기 제 1 수신 회로(201-6)가 연결될 수도 있다. 상기 제 3 커패시터(C3)는 일단에 상기 제 2 저항 소자(R2)의 일단이 연결되고, 타단에 접지단(VSS)이 연결된다. 상기 제 4 커패시터(C4)는 일단에 상기 제2 저항 소자(R2)의 타단이 연결되고, 타단에 접지단(VSS)이 연결된다.
상기 제 2 정전기 방지 회로(201-5)는 상기 제 2 외부 접속 단자(201-2)로부터 유입될 수 있는 정전기로 인한 상기 제 2 수신 회로(201-7)의 파손을 방지하기 위하여, 상기 제 2 외부 접속 단자(201-2)와 상기 제 2 수신 회로(201-7) 사이에 연결된다.
상기 제 2 정전기 방지 회로(201-5)는 제 3 저항 소자(R3) 및 제 5 및 제 6 커패시터(C5, C6)를 포함할 수 있다. 상기 제 3 저항 소자(R3)는 일단에 상기 제 2 외부 접속 단자(201-2)가 연결되고, 타단에 상기 제 2 수신 회로(201-7)가 연결된다. 상기 제 5 커패시터(C5)는 일단에 상기 제 3 저항 소자(R3)의 일단이 연결되고, 타단에 접지단(VSS)이 연결된다. 상기 제 6 커패시터(C6)는 일단에 상기 제 3 저항 소자(R3)의 타단이 연결되고, 타단에 접지단(VSS)이 연결된다.
상기 제 1 수신 회로(201-6)는 상기 제 1 외부 접속 단자(201-1)로부터 입력되는 신호를 입력 받거나, 상기 제 1 외부 접속 단자(201-1)로 신호를 출력할 수 있다.
상기 제 2 수신 회로(201-7)는 상기 제 2 외부 접속 단자(201-2)로부터 입력되는 신호를 입력 받거나, 상기 제 2 외부 접속 단자(201-2)로 신호를 출력할 수 있다.
상기 제 2 내지 제 6 반도체 장치(202. 203, 204, 205, 206) 각각은 상기 제 1 반도체 장치(201)와 같이 구성될 수 있다. 즉, 상기 제 1 내지 제 6 내지 반도체 장치(201, 202, 203, 204, 205, 206) 각각은 각각의 외부 접속 단자와 연결된 수신 회로 사이의 커패시턴스가 서로 다르게 구현될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치 및 반도체 시스템의 동작에 대해 설명하면 다음과 같다.
도 1을 참조하여 설명하면, 제어 장치(100)와 제 1 내지 제 3 반도체 장치(201, 202, 203)는 제 1 라인(Line_A)과 제 2 라인(Line_B)을 통해 전기적으로 연결된다. 상기 제어 장치(100)와 상기 제 4 내지 제 6 반도체 장치(204, 205, 206)는 상기 제 2 라인(Line_B)과 상기 제 3 라인(Line_C)을 통해 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 상기 제 1 라인(Line_A)과 상기 제 3 라인(Line_C)의 길이는 동일하지만, 상기 제 2 라인(Line_B)의 길이는 상기 제 1 라인(Line_A)의 길이보다 길다. 그러므로, 상기 제 1 라인(Line_A)과 상기 제 3 라인(Line_C)의 로딩보다 상기 제 2 라인(Line_B)의 로딩이 더 크다.
그러므로, 상기 제 1 및 제 2 라인(Line_A, Line_B)을 통해 전송되는 신호들이 상기 제어 장치(100)로부터 동일한 타이밍에 출력되어도, 상기 제 1 및 제 2 라인(Line_A, Line_B)을 통해 신호를 입력 받는 상기 제 1 내지 제 3 반도체 장치(201, 202, 203)의 각 외부 접속 단자까지는 다른 타이밍에 도달할 수 있다. 예를 들어, 상기 제 1 라인(Line_A)에 연결되는 상기 제 1 반도체 장치(201)의 제 1 외부 접속 단자(201-1)와 상기 제 2 라인(Line_B)에 연결되는 상기 제 1 반도체 장치(201)의 제 2 외부 접속 단자(201-2)는 상기 제어 장치(100)로부터 출력된 신호가 서로 다른 타이밍에 도달한다. 상기 제 1 라인(Line_A)에 연결되는 상기 제 2 반도체 장치(202)의 제 3 외부 접속 단자(202-1)와 상기 제 2 라인(Line_B)에 연결되는 상기 제 2 반도체 장치(202)의 제 4 외부 접속 단자(202-2)는 상기 제어 장치(100)로부터 출력된 신호가 서로 다른 타이밍에 도달한다. 상기 제 1 라인(Line_A)에 연결되는 상기 제 3 반도체 장치(203)의 제 5 외부 접속 단자(203-1)와 상기 제 2 라인(Line_B)에 연결되는 상기 제 3 반도체 장치(203)의 제 6 외부 접속 단자(203-2)는 상기 제어 장치(100)로부터 출력된 신호가 서로 다른 타이밍에 도달한다. 즉, 상기 제 1 라인(Line_A)을 통해 상기 제어 장치(100)로부터 각 외부 접속 단자(201-1, 202-1, 203-1)에 신호가 도달하는 타이밍은 상기 제 2 라인(Line_B)을 통해 상기 제어 장치(100)로부터 각 외부 접속 단자(201-2, 202-2, 203-2)에 신호가 도달하는 타이밍보다 빠르다.
도 2를 참조하면, 상기 제 1 반도체 장치(201)는 상기 제 1 라인(Line_A)을 통해 전달되는 신호가 상기 제 1 외부 접속 단자(201-1)를 통해 제 1 수신 회로(201-6)에 입력되도록 구성된다. 상기 제 1 반도체 장치(201)는 상기 제 2 라인(Line_B)을 통해 전달되는 신호가 상기 제 2 외부 접속 단자(201-2)를 통해 제 2 수신 회로(201-7)에 입력되도록 구성된다. 이때, 상기 제 1 외부 접속 단자(201-1)와 상기 제 1 수신 회로(201-6) 사이에는 제 1 정전기 방지 회로(201-3)와 추가 커패시턴스 회로(201-4)가 배치되어 있고, 상기 제 2 외부 접속 단자(201-2)와 상기 제 2 수신 회로(201-7) 사이에는 제 2 정전기 방지 회로(201-5)만이 배치되어 있다. 즉, 상기 제 1 외부 접속 단자(201-1)와 상기 제 1 수신 회로(201-6) 사이의 로딩은 상기 제 2 외부 접속 단자(201-2)와 상기 제 2 수신 회로(201-7) 사이의 로딩보다 상기 추가 커패시턴스 회로(201-4)의 커패시턴스로 인해 더 크다. 그러므로, 상기 제 1 외부 접속 단자(201-1)로부터 상기 제 1 수신 회로(201-6)까지 신호가 도달하는 타이밍은 상기 제 2 외부 접속 단자(201-2)로부터 상기 제 2 수신 회로(201-7)까지 신호가 도달하는 타이밍보다 늦다.
결국, 상기 제어 장치(100)로부터 상기 제 1 라인(Line_A)을 통해 전달되는 신호가 상기 제 2 라인(Line_B)을 통해 전달되는 신호보다 상기 제 1 반도체 장치(201)의 각 외부 접속 단자에 전달되는 타이밍이 빠르다. 또한, 상기 제 1 반도체 장치(201)의 내부에 배치된 상기 추가 커패시턴스 회로(201-4)의 커패시턴스로 인해 상기 제 1 외부 접속 단자(201-1)로부터 상기 제 1 수신 회로(201-6)에 전달되는 신호의 타이밍이 상기 제 2 외부 접속 단자(201-2)로부터 상기 제 2 수신 회로(201-7)에 전달되는 신호의 타이밍보다 느리다.
그러므로, 상기 제어 장치(100)로부터 상기 제 1 및 제 2 라인(Line_A, Line_B)을 통해 출력된 신호가 상기 제 1 반도체 장치(201)의 내부에 포함된 상기 제 1 및 제 2 수신 회로(201-6, 20-7)에 도달하는 타이밍은 동일해질 수 있다.
상기 제1 반도체 장치(201)와 동일하게 구성된 상기 제 2 및 제 3 반도체 장치(202, 203) 또한 상기 제어 장치(100)로부터 출력된 신호들이 상기 제 2 및 제 3 반도체 장치(202, 203) 내부에 포함된 각 수신 회로에 도달하는 타이밍이 동일할 수 있다.
더불어, 상기 제 1 내지 제 3 반도체 장치(201, 202, 203)와 동일한 라인들을 통해 상기 제어 장치(100)로부터 신호들을 입력 받는 것은 아니지만, 라인의 길이가 서로 다른 제 2 라인(Line_B)과 제 3 라인(Line_C)을 통해 신호를 수신하는 제 4 내지 제 6 반도체 장치(204, 205, 206) 각각 또한 상기 제 1 반도체 장치(201)와 동일하게 구성될 수 있고, 동일한 동작 및 효과를 얻을 수 있다.
본 발명은 제어 장치로부터 반도체 장치 내부의 수신 회로까지 신호가 전달되는 신호 라인의 로딩을 반도체 장치 내부에 추가 커패시턴스를 추가하여 제어함으로써, 외부에서 동일한 반도체 장치에 전달되는 신호들이 로딩이 서로 다른 신호 라인을 통해 입력되더라도 내부의 수신 회로까지 도달하는 타이밍을 동일하게 할 수 있다.
만약, 도 3과 같이, 상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206) 각각은 패키징된 반도체 장치일 수 있다. 상기 제 1 내지 제 6 반도체 장치(201, 202, 203, 204, 205, 206) 각각은 동일하게 구성될 수 있고, 대표로 상기 제 1 반도체 장치(201)만을 설명하면 다음과 같다.
상기 제 1 반도체 장치(201)는 외부 접속 단자(201-A)를 포함하는 패키지 기판(201-B), 상기 패키지 기판(201-B) 위에 적층된 제 1 내지 제 3 반도체 칩(201-C-1, 201-C-2. 201-C3), 및 상기 패키지 기판(201-B)으로부터 적층된 상기 제 1 내지 제 3 반도체 칩(201-C-1, 201-C-2, 201-C-3)을 감싸는 패키지 몰딩 구조체(201-D)를 포함할 수 있다. 이때, 상기 제 1 반도체 칩(201-C-1)과 상기 패키지 기판(201-B)은 제 1 와이어(W1)를 통해 전기적으로 연결되고, 상기 제 1 반도체 칩(201-C-1)과 상기 제 2 반도체 칩(201-C-2)은 상기 제 2 와이어(W2)를 통해 전기적으로 연결되며, 상기 제 2 반도체 칩(201-C-2)과 상기 제 3 반도체 칩(201-C-3)은 상기 제 3 와이어(W3)를 통해 전기적으로 연결된다.
상기 제 1 반도체 장치(201)가 패키징된 반도체 장치라면, 적층된 상기 제 1 내지 제 3 반도체 칩(201-C-1, 201-C-2, 201-C-3) 각각에 와이어와 연결된 수신 회로들 중 추가 커패시턴스 회로들이 추가 배치될 수 있어, 적층된 반도체 장치에서도 본 발명의 기술 원리를 이용할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 제어 장치; 및
    상기 제어 장치와 제 1 라인 및 제 2 라인을 통해 연결된 반도체 장치를 포함하며,
    상기 제 1 라인보다 상기 제 2 라인의 로딩이 더 크고,
    상기 반도체 장치는 상기 제 1 라인과 전기적으로 연결된 제 1 수신 회로 및 상기 제 2 라인과 전기적으로 연결된 제 2 수신 회로를 포함하며,
    상기 제 1 라인과 상기 제 1 수신 회로 사이의 로딩은 상기 제 2 라인과 상기 제 2 수신 회로 사이의 로딩보다 큰 것을 특징으로 하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 반도체 장치는
    상기 제 1 라인과 전기적으로 연결된 제 1 외부 접속 단자,
    상기 제 2 라인과 전기적으로 연결된 제 2 외부 접속 단자,
    상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 배치된 제 1 정전기 방지 회로 및 추가 커패시턴스 회로,
    상기 제 2 외부 접속 단자와 상기 제 2 수신 회로 사이에 배치된 제 2 정전기 방지 회로를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  3. 제 2 항에 있어서,
    상기 추가 커패시턴스 회로는
    상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 로딩이 커질 수 있도록 복수개의 커패시터를 포함하는 것을 특징으로 하는 반도체 시스템.
  4. 제어 장치와 제 1 라인을 통해 전기적으로 연결되는 제 1 외부 접속 단자;
    상기 제어 장치와 제 2 제어 라인을 통해 전기적으로 연결되는 제 2 외부 접속 단자;
    상기 제 1 외부 접속 단자와 전기적으로 연결된 제 1 수신 회로; 및
    상기 제 2 외부 접속 단자와 전기적으로 연결된 제 2 수신 회로를 포함하며,
    상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 연결되는 커패시터의 개수는 상기 제 2 외부 접속 단자와 상기 제 2 수신 회로 사이에 연결되는 커패시터의 개수와 다른 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 연결된 커패시터의 개수는 상기 제 2 외부 접속 단자와 상기 제 2 수신 회로 사이에 연결된 커패시터의 개수보다 많은 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 외부 접속 단자와 상기 제 1 수신 회로 사이에 연결된 커패시터의 개수는 정전기 방지 회로의 커패시터 개수와 추가 커패시턴스 회로의 커패시터 개수를 합한 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 2 외부 접속 단자와 상기 제 2 수신 회로 사이에 연결된 커패시터의 개수는 정전기 방지 회로의 커패시터 개수인 것을 특징으로 하는 반도체 장치.
KR1020170071783A 2017-06-08 2017-06-08 반도체 장치 및 시스템 KR20180134464A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170071783A KR20180134464A (ko) 2017-06-08 2017-06-08 반도체 장치 및 시스템
US15/855,777 US10867992B2 (en) 2017-06-08 2017-12-27 Semiconductor apparatus and system
CN201810112145.9A CN109036483B (zh) 2017-06-08 2018-02-05 半导体装置和系统
US17/108,824 US11380676B2 (en) 2017-06-08 2020-12-01 Semiconductor apparatus and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170071783A KR20180134464A (ko) 2017-06-08 2017-06-08 반도체 장치 및 시스템

Publications (1)

Publication Number Publication Date
KR20180134464A true KR20180134464A (ko) 2018-12-19

Family

ID=64563737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170071783A KR20180134464A (ko) 2017-06-08 2017-06-08 반도체 장치 및 시스템

Country Status (3)

Country Link
US (2) US10867992B2 (ko)
KR (1) KR20180134464A (ko)
CN (1) CN109036483B (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4387076B2 (ja) * 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
US7145413B2 (en) * 2003-06-10 2006-12-05 International Business Machines Corporation Programmable impedance matching circuit and method
KR20100062216A (ko) * 2008-12-01 2010-06-10 삼성전자주식회사 송수신 시스템 및 신호 송수신 방법
US8947840B1 (en) * 2009-10-23 2015-02-03 Pmc-Sierra, Inc. Method and apparatus for improving the signal integrity of high-speed serial data receivers using coupled inductors
JP5505512B2 (ja) * 2010-11-05 2014-05-28 富士通株式会社 送受信装置および情報処理装置
CN102957411A (zh) * 2011-08-25 2013-03-06 鸿富锦精密工业（深圳）有限公司 多负载拓扑硬件架构
JP6088893B2 (ja) * 2013-04-09 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置及び配線基板
US20150049448A1 (en) * 2013-08-13 2015-02-19 Kabushiki Kaisha Toshiba Semiconductor device
KR102236739B1 (ko) * 2014-11-24 2021-04-06 에스케이하이닉스 주식회사 반도체 패키지 및 이를 포함하는 반도체 시스템
CN105871353B (zh) * 2016-06-22 2019-03-15 迈普通信技术股份有限公司 一种多负载电路及装置

Also Published As

Publication number Publication date
CN109036483A (zh) 2018-12-18
US20210082909A1 (en) 2021-03-18
CN109036483B (zh) 2022-09-20
US10867992B2 (en) 2020-12-15
US11380676B2 (en) 2022-07-05
US20180358355A1 (en) 2018-12-13

Similar Documents

Publication Publication Date Title
CN105304141B (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
CN105405459B (zh) 阻抗校准电路以及使用该电路的半导体存储器和存储系统
US6967826B2 (en) Electrostatic discharge protection with input impedance
KR102026979B1 (ko) 반도체 칩 적층 패키지
KR101393310B1 (ko) 큰 지연시간을 갖는 딜레이 회로 및 이를 구비하는 반도체장치
US11552467B2 (en) Overvoltage protection
CN111884632B (zh) 集成电路系统、缓冲器电路及其方法
KR102211167B1 (ko) 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩
CN113872171A (zh) 系统级封装体以及包括其的电子模块
KR20180134464A (ko) 반도체 장치 및 시스템
US20080239852A1 (en) Test feature to improve DRAM charge retention yield
US9190366B2 (en) Multi-chip package
US20160238632A1 (en) Electrostatic protection circuit and semiconductor device including the same
US9443826B2 (en) Stack package and reduction of standby current
US9350329B2 (en) Semiconductor device to block a noise flowing ground terminal
JP2011014853A (ja) 保護回路
JP6707486B2 (ja) 半導体デバイス及び電子機器
US9313879B2 (en) Motherboard with electrostatic discharge protection function
KR100205099B1 (ko) 반도체 메모리 장치의 데이타 출력회로 및 그 출력방법
CN113851472A (zh) 包括静电放电保护和限流电路系统的集成电路器件
KR20150014281A (ko) Ic 리셋 회로 및 그 방법
JPH0438863A (ja) 半導体集積回路
JP2011040520A (ja) 保護回路
KR19980048794A (ko) 입력 신호의 도달 시간을 일치시킨 반도체 메모리 소자
US20140133260A1 (en) Reducing Signal Skew in Memory and Other Devices