JPH0438863A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0438863A JPH0438863A JP14571790A JP14571790A JPH0438863A JP H0438863 A JPH0438863 A JP H0438863A JP 14571790 A JP14571790 A JP 14571790A JP 14571790 A JP14571790 A JP 14571790A JP H0438863 A JPH0438863 A JP H0438863A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数ビットデータ
出力構成の記憶装置等の半導体集積回路に関する。
出力構成の記憶装置等の半導体集積回路に関する。
従来、この種の半導体集積回路は、データが出力される
ときに電源配線に乗る雑音が内部回路に伝搬するのを抑
えるため、データ出力バッファ回路に接続される電源配
線は、内部回路の電源配線と分離していた。
ときに電源配線に乗る雑音が内部回路に伝搬するのを抑
えるため、データ出力バッファ回路に接続される電源配
線は、内部回路の電源配線と分離していた。
以下、低レベルのデータを出力する場合について説明す
る。
る。
半導体集積回路、特に記憶装置等の半導体集積回路にお
いては、大容量化、高集積化に伴い、チップサイズは増
大し、電源供給用の電源配線。
いては、大容量化、高集積化に伴い、チップサイズは増
大し、電源供給用の電源配線。
接地配線に寄生する抵抗、容量、インダクタンスは無視
できなくなってきている。
できなくなってきている。
第５図は従来の半導体集積回路のデータ圧力バッファ回
路と接地配線を主体とした半導体チ。
路と接地配線を主体とした半導体チ。
ブの平面図である。
この半導体集積回路は４ビツトデータ出力構成の場合の
例であり、セルアレイ及びその周辺回路を含み所定の機
能をはたす内部回路が形成された内部回路領域１と、互
いに近接して設けられ前記内部回路の出力信号を外部回
路へ供給するためのデータ出力バッファ回路がそれぞれ
形成された２つのデータ出力バッファ回路領域２Ａ、２
Ｂと、同様に形成された２つのデータ出力バッファ回路
領域２゜＋２Ｄと、外部からの電源を受電するための第
１及び第２の電源端子用パッドの一方の接地端子用バッ
ド３と、この接地端子用バッド３とデータ出力バッファ
回路領域２Ａ、２Ｂとの間、及び接地端子用パッド３と
データ出力バッファ回路領域２、．２Ｄとの間にそれぞ
れ形成され前記各データ比カバ７７７回路へ電源を供給
する接地配線４ａ、４ｂとを有する構成となっている。
例であり、セルアレイ及びその周辺回路を含み所定の機
能をはたす内部回路が形成された内部回路領域１と、互
いに近接して設けられ前記内部回路の出力信号を外部回
路へ供給するためのデータ出力バッファ回路がそれぞれ
形成された２つのデータ出力バッファ回路領域２Ａ、２
Ｂと、同様に形成された２つのデータ出力バッファ回路
領域２゜＋２Ｄと、外部からの電源を受電するための第
１及び第２の電源端子用パッドの一方の接地端子用バッ
ド３と、この接地端子用バッド３とデータ出力バッファ
回路領域２Ａ、２Ｂとの間、及び接地端子用パッド３と
データ出力バッファ回路領域２、．２Ｄとの間にそれぞ
れ形成され前記各データ比カバ７７７回路へ電源を供給
する接地配線４ａ、４ｂとを有する構成となっている。
第６図はこの半導体集積回路のデータ出力バッファ回路
とその電源配線、接地配線を主体とする等価回路図であ
る。
とその電源配線、接地配線を主体とする等価回路図であ
る。
データ出力バッファ回路１２Ａ〜１２Ｄはデータ出力バ
ッファ回路領域２Ａ〜２Ｄ内にそれぞれ対応して形成さ
れており、それぞれ２個ずつのＮチャネルエンハンスメ
ントＭＯ３型のトランジスタ（ＭＩＡ、Ｍ２Ａ、Ｍｉｌ
ｌ、Ｍ２Ｒ等）により構成されている。
ッファ回路領域２Ａ〜２Ｄ内にそれぞれ対応して形成さ
れており、それぞれ２個ずつのＮチャネルエンハンスメ
ントＭＯ３型のトランジスタ（ＭＩＡ、Ｍ２Ａ、Ｍｉｌ
ｌ、Ｍ２Ｒ等）により構成されている。
これらデータ出力バッファ回路１２Ａ−１２Ｄには、内
部回路からのデータΦＡ□、ΦＡＬ〜Φ。ヨ。
部回路からのデータΦＡ□、ΦＡＬ〜Φ。ヨ。
Φ１がそれぞれ対応して入力され、その出力データが負
荷容ｊＥ ＣＬ Ａ ” ＣＬ Ｄを含む外部の負荷回
路へそれぞれ出力される。
荷容ｊＥ ＣＬ Ａ ” ＣＬ Ｄを含む外部の負荷回
路へそれぞれ出力される。
接地配線４ａ、４ｂには寄生抵抗ＲＧａ、ＲＧｂ及び寄
生インダクタンスＬＧａ、ＬＧｂがそれぞれ対応して存
在し、電源配線５ａ、５ｂには寄生抵抗ＲＶＩ、ＲＶ２
及び寄生インダクタンスＬＶ１、ＬＶ２がそれぞれ対応
して存在する。
生インダクタンスＬＧａ、ＬＧｂがそれぞれ対応して存
在し、電源配線５ａ、５ｂには寄生抵抗ＲＶＩ、ＲＶ２
及び寄生インダクタンスＬＶ１、ＬＶ２がそれぞれ対応
して存在する。
なお、節点Ｎｌ、Ｎ２間の寄生抵抗、寄生インダクタン
スは、その距離が接地端子用バッド３との距離に比べて
短いので無視しである。
スは、その距離が接地端子用バッド３との距離に比べて
短いので無視しである。
今、内部回路からデータが読出され、データ出力バッフ
ァ回路１２Ａ、１２１１に高レベルのデータΦ、１．Φ
ＢＬが入力されると、トランジスタＭＩＡ。
ァ回路１２Ａ、１２１１に高レベルのデータΦ、１．Φ
ＢＬが入力されると、トランジスタＭＩＡ。
Ｍｌ、が共にオンとなり、外部の負荷容量ＣＬＡ。
ＣＬ、に蓄えられていた電荷がトランジスタＭＩＡ。
Ｍｌ、を介して寄生インダクタンスＬＧａ、 寄生抵抗
ＲＧａをもつ接地配線４ａを通して接地端子用バッド３
へと放電され、これらデータの圧力が完了する。
ＲＧａをもつ接地配線４ａを通して接地端子用バッド３
へと放電され、これらデータの圧力が完了する。
このとき、寄生インダクタンスＬＧａにおいて逆起電力
が生じるため、節点Ｎｌ、Ｎ２のレベルが浮き上り、低
レベルのデータ圧力を妨げることになる。
が生じるため、節点Ｎｌ、Ｎ２のレベルが浮き上り、低
レベルのデータ圧力を妨げることになる。
なお、接地配線（４ａ、４ｂ）の長さをρ、幅をＷとし
たときの寄生抵抗Ｒは、 Ｒ＝Ｒ，−・・・・・・ （１） であり、また寄生インダクタンスＬは経験的にであるこ
とが知られている。ここでｊ Ｒｓは配線材料により定
まる層抵抗、ｈは層間膜厚と基板厚さの和、μは配線材
料により定まる単位長さ当りのインダクタンスである。
たときの寄生抵抗Ｒは、 Ｒ＝Ｒ，−・・・・・・ （１） であり、また寄生インダクタンスＬは経験的にであるこ
とが知られている。ここでｊ Ｒｓは配線材料により定
まる層抵抗、ｈは層間膜厚と基板厚さの和、μは配線材
料により定まる単位長さ当りのインダクタンスである。
上述した従来の半導体集積回路は、近接して設けられた
複数のデータ出力バッファ回路（例えば１２Ａ、 １
２Ｂ）に対し共通の電源配線（例えば４ａ）で電源を供
給する構成となっているので、これらデータ出力バッフ
ァ回路に同一レベルのデータが入力されたとき電源配線
に存在する寄生抵抗（例えばＲＧａ）、寄生インダクタ
ンス（例えばＬＧａ）のため、複数ビット分のデータ出
力ノイズが共通の電源配線に乗りこの電源配線のレベル
が変動し、データ出力が遅れたり誤動作が発生するとい
う問題点があった。
複数のデータ出力バッファ回路（例えば１２Ａ、 １
２Ｂ）に対し共通の電源配線（例えば４ａ）で電源を供
給する構成となっているので、これらデータ出力バッフ
ァ回路に同一レベルのデータが入力されたとき電源配線
に存在する寄生抵抗（例えばＲＧａ）、寄生インダクタ
ンス（例えばＬＧａ）のため、複数ビット分のデータ出
力ノイズが共通の電源配線に乗りこの電源配線のレベル
が変動し、データ出力が遅れたり誤動作が発生するとい
う問題点があった。
本発明の目的は、近接して設けられた複数のデータ出力
バッファ回路に同一レベルのデータが入力されてもデー
タ出力の遅れや誤動作のない半導体集積回路を提供する
ことにある。
バッファ回路に同一レベルのデータが入力されてもデー
タ出力の遅れや誤動作のない半導体集積回路を提供する
ことにある。
本発明の半導体集積回路は、所定の機能をはたす内部回
路が形成された内部回路領域と、互いに近接して設けら
れ前記内部回路の出力信号を外部回路へ供給するための
データ出力バッファ回路がそれぞれ形成された複数のデ
ータ出力バッファ回路領域と、外部からの電源を受電す
るための第１及び第２の電源端子用パッドと、これら第
１及び第２の電源端子用パッドと前記データ出力バッフ
ァ回路領域との間に形成され前記各データ出力バッファ
回路へ電源を供給する第１及び第２の電源配線とを有す
る半導体集積回路において、前記この分割された複数本
の電源配線により前記各データ出力バッファ回路へそれ
ぞれ対応して電源を供給するようにして構成される。
路が形成された内部回路領域と、互いに近接して設けら
れ前記内部回路の出力信号を外部回路へ供給するための
データ出力バッファ回路がそれぞれ形成された複数のデ
ータ出力バッファ回路領域と、外部からの電源を受電す
るための第１及び第２の電源端子用パッドと、これら第
１及び第２の電源端子用パッドと前記データ出力バッフ
ァ回路領域との間に形成され前記各データ出力バッファ
回路へ電源を供給する第１及び第２の電源配線とを有す
る半導体集積回路において、前記この分割された複数本
の電源配線により前記各データ出力バッファ回路へそれ
ぞれ対応して電源を供給するようにして構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体チップの平面図
である。
である。
この実施例が第５図に示された従来の半導体集積回路と
相違する点は、データ出力バッファ回路領域２Ａ、２Ｂ
と接地端子用パッド３との間の接地配線を２分割して接
地配線４Ａ、４Ｂとし、かつこれら接地配線４Ａ、４Ｂ
の幅を従来の半導体集積回路の接地配線４ａより狭くし
、これら接地配線４Ａ、４．ｌによりデータ出力バッフ
ァ回路１２Ａ。
相違する点は、データ出力バッファ回路領域２Ａ、２Ｂ
と接地端子用パッド３との間の接地配線を２分割して接
地配線４Ａ、４Ｂとし、かつこれら接地配線４Ａ、４Ｂ
の幅を従来の半導体集積回路の接地配線４ａより狭くし
、これら接地配線４Ａ、４．ｌによりデータ出力バッフ
ァ回路１２Ａ。
１２Ｂへそれぞれ対応して電源を供給するようにし、デ
ータ出力バッファ回路領域２．．２Ｄと接地端子用パッ
ド３との間の接地配線を２分割して接地配線４゜＋４Ｄ
とし、かつこれら接地配線４゜。
ータ出力バッファ回路領域２．．２Ｄと接地端子用パッ
ド３との間の接地配線を２分割して接地配線４゜＋４Ｄ
とし、かつこれら接地配線４゜。
４Ｄの幅を従来の半導体集積回路の接地配線４ｂより狭
くし、これら接地配線４゜＋ ４Ｄによりデータ出力バ
ッファ回路１２ｃ、１２ｎへそれぞれ対応して電源を供
給するようにした点にある。
くし、これら接地配線４゜＋ ４Ｄによりデータ出力バ
ッファ回路１２ｃ、１２ｎへそれぞれ対応して電源を供
給するようにした点にある。
第２図はこの実施例のデータ出力７７７７回路１２Ａ〜
１２Ｄとその接地配線４Ａ〜４Ｄ、［源配線５Ａ、５Ｉ
］を主体とした等価回路図である。
１２Ｄとその接地配線４Ａ〜４Ｄ、［源配線５Ａ、５Ｉ
］を主体とした等価回路図である。
分割された接地配線４Ａ〜４Ｄには、寄生抵抗ＲＧＡ〜
ＲＧＤ、寄生インダクタンスＬＧＡ〜ＬＧＤがそれぞれ
対応して存在する。
ＲＧＤ、寄生インダクタンスＬＧＡ〜ＬＧＤがそれぞれ
対応して存在する。
今、内部回路からデータが読出さｈ、データ出力７７７
７回路１２Ａ、１２Ｂに高レベルのデータΦ４２．ΦＢ
Ｌが入力されると、トランジスタＭＩＡ。
７回路１２Ａ、１２Ｂに高レベルのデータΦ４２．ΦＢ
Ｌが入力されると、トランジスタＭＩＡ。
ＭＩＢが共にオンとなり、外部の負荷容量ＣＬＡに蓄え
られていた電荷がトランジスタＭＩＡを介して、寄生イ
ンダクタンスＬＧＡ、寄生抵抗ＲＧＡをもつ接地配線４
Ａを通して接地端子用パッド３へと放電され、また負荷
容量ＯＬＥに蓄えられていた電荷がトランジスタＭＩＢ
を介して、寄生インダクタンスＬ Ｇ Ｂ 、寄生抵抗
ＲＧ ｓをもつ接地配線４Ｂを通して接地端子用パッド
３へと放電されてこれらデータの出力が完了する。
られていた電荷がトランジスタＭＩＡを介して、寄生イ
ンダクタンスＬＧＡ、寄生抵抗ＲＧＡをもつ接地配線４
Ａを通して接地端子用パッド３へと放電され、また負荷
容量ＯＬＥに蓄えられていた電荷がトランジスタＭＩＢ
を介して、寄生インダクタンスＬ Ｇ Ｂ 、寄生抵抗
ＲＧ ｓをもつ接地配線４Ｂを通して接地端子用パッド
３へと放電されてこれらデータの出力が完了する。
従来例では、第６図に示すように、データ出力７７７７
回路１２Ａ、 ｌ ２ｎ （１２Ｃ，１２Ｄ）が共通
の接地配線４ａ（４ｂ）を介して接地端子用パッドに接
続されているのに対し、本実施例ではデータ出力バッフ
ァ回路１２Ａ、 １２Ｂ（１２，。
回路１２Ａ、 ｌ ２ｎ （１２Ｃ，１２Ｄ）が共通
の接地配線４ａ（４ｂ）を介して接地端子用パッドに接
続されているのに対し、本実施例ではデータ出力バッフ
ァ回路１２Ａ、 １２Ｂ（１２，。
１２Ｄ）はそれぞれ対応する接地配線４Ａ、４□（４Ｃ
，４Ｄ）を介して接地端子用パッド３に接続される。従
って、複数のＩ１０間で接地配線を媒介としたデータ出
力ノイズの伝搬を抑えることができる。
，４Ｄ）を介して接地端子用パッド３に接続される。従
って、複数のＩ１０間で接地配線を媒介としたデータ出
力ノイズの伝搬を抑えることができる。
さらに、接地配線を分割することにより、正味の寄生イ
ンダクタンスを減少することができる。
ンダクタンスを減少することができる。
この理由について次に説明する。
従来例における１本の接地配線の幅をＷ、長さをｐとし
、その寄生抵抗、寄生インダクタンスの値をＲ，、Ｌ、
とすると、（１）式、（２）式より、β Ｒｏ””Ｒｓ□ ・・・・・ （３） が得られる。一方、本実施例においては、接地配線が二
分割されるので、これらの配線幅をＷ／２とし、その寄
生抵抗、寄生インダクタンスをＲ１゜Ｌｌとすると、同
様にして、 Ｒ＋＝Ｒｓ ＝２Ｒｏ ・・−・
・＝ （５）Ｗ／２ が得られる。ここで、典型的な場合としてｈ＝４８０Ω
ｍ、Ｗ＝１００μｍとして計算すると、Ｌｏ＜Ｌ、＜２
Ｌ、 ・・−・−（７）が成り立つ。
、その寄生抵抗、寄生インダクタンスの値をＲ，、Ｌ、
とすると、（１）式、（２）式より、β Ｒｏ””Ｒｓ□ ・・・・・ （３） が得られる。一方、本実施例においては、接地配線が二
分割されるので、これらの配線幅をＷ／２とし、その寄
生抵抗、寄生インダクタンスをＲ１゜Ｌｌとすると、同
様にして、 Ｒ＋＝Ｒｓ ＝２Ｒｏ ・・−・
・＝ （５）Ｗ／２ が得られる。ここで、典型的な場合としてｈ＝４８０Ω
ｍ、Ｗ＝１００μｍとして計算すると、Ｌｏ＜Ｌ、＜２
Ｌ、 ・・−・−（７）が成り立つ。
従来例では、２つのデータ出力バッファ回路２ Ａｔ２
Ｂ （２Ｃ，２Ｄ）により２つの負荷容量ＣＬＡ。
Ｂ （２Ｃ，２Ｄ）により２つの負荷容量ＣＬＡ。
ＣＬｉ、（ＣＬｏ、ｃＬｎ）の電荷を抵抗値Ｒ０の寄生
抵抗、インダクタンス値Ｌ０の寄生インダクタンスを介
して放電する。これに対し、本実施例では、１つの各デ
ータ８カバツフア回路２Ａ、２．．２ｃ。
抵抗、インダクタンス値Ｌ０の寄生インダクタンスを介
して放電する。これに対し、本実施例では、１つの各デ
ータ８カバツフア回路２Ａ、２．．２ｃ。
２Ｄにより１つの対応する各負荷容量ＣＬＡ、ＣＬ、。
ＣＬｏ、ＣＬゎの電荷をそれぞれ抵抗値Ｒ＋＝２Ｒｏの
寄生抵抗、インダクタンス値Ｌ１の寄生インダクタンス
を介して放電する。
寄生抵抗、インダクタンス値Ｌ１の寄生インダクタンス
を介して放電する。
これらの例では、２つのデータ出力バッファ回路につい
て並列回路を構成しているので、２つのデータ出力バッ
ファ回路をまとめて考えると、２つの負荷容量の電荷を
、本実施例においては抵抗値Ｒ，／２＝Ｒ，の寄生抵抗
、インダクタンス値り、／２の寄生インダクタンスを介
して放電しているこε とに相当する。ここで（７）式のり、４Ｌ、／２と置換
えると、 ２／Ｌ、＜Ｌｌ〈Ｌ、 −・−（８）
となるので、接地配線を分割することにより、正味の寄
生インダクタンスを減少することができる。
て並列回路を構成しているので、２つのデータ出力バッ
ファ回路をまとめて考えると、２つの負荷容量の電荷を
、本実施例においては抵抗値Ｒ，／２＝Ｒ，の寄生抵抗
、インダクタンス値り、／２の寄生インダクタンスを介
して放電しているこε とに相当する。ここで（７）式のり、４Ｌ、／２と置換
えると、 ２／Ｌ、＜Ｌｌ〈Ｌ、 −・−（８）
となるので、接地配線を分割することにより、正味の寄
生インダクタンスを減少することができる。
従って、接地配線を分割することにより、データ出力は
高速化され、データ出力ノイズを低減することができる
。
高速化され、データ出力ノイズを低減することができる
。
次に、接地配線を４分割したときの効果を、回路シミュ
レータ５ＰＩＣＥより求めた結果について説明する。
レータ５ＰＩＣＥより求めた結果について説明する。
第３図（ａ） 、 （ｂ）はそれぞれ配線幅に対するデ
ータ出力時間の特性図及びデータ出力時間の計算条件を
示す波形図である。なお、このシミュレーションに使用
された本発明の回路を第４ＦｇＪ（ａ）に、従来例の回
路を第４図（ｂ）に示す。
ータ出力時間の特性図及びデータ出力時間の計算条件を
示す波形図である。なお、このシミュレーションに使用
された本発明の回路を第４ＦｇＪ（ａ）に、従来例の回
路を第４図（ｂ）に示す。
第４図（ａ） 、 （ｂ）において、Ｒ，はデータ出力
バッファ回路１２Ｘの出力配線の寄生抵抗、ＬＷは接地
用のポンディングワイヤのインダクタンス、ＲＷＬは接
地用のポンディングワイヤとリードフレームの接触抵抗
、ＬＬＦは接地用のリードフレームのインダクタンス、
ＬＬ、は■１０ビンのポンディングワイヤ及びリードフ
レームのインダクンス、ＣＬ ｘは外部の負荷容量、Ｒ
Ｒ，ＲＬ’％’）ｉ外部の吊り抵抗、ＯＵＴは出力レベ
ル判定部、ＶＣＣは内部電源、ｖｃｃｓは吊り抵抗用の
電源、ΦＸＭ＋Φ１は制御信号である。
バッファ回路１２Ｘの出力配線の寄生抵抗、ＬＷは接地
用のポンディングワイヤのインダクタンス、ＲＷＬは接
地用のポンディングワイヤとリードフレームの接触抵抗
、ＬＬＦは接地用のリードフレームのインダクタンス、
ＬＬ、は■１０ビンのポンディングワイヤ及びリードフ
レームのインダクンス、ＣＬ ｘは外部の負荷容量、Ｒ
Ｒ，ＲＬ’％’）ｉ外部の吊り抵抗、ＯＵＴは出力レベ
ル判定部、ＶＣＣは内部電源、ｖｃｃｓは吊り抵抗用の
電源、ΦＸＭ＋Φ１は制御信号である。
本シミュレーションでは、Ｒ）！＝８２８Ω、ＲＬ”２
９５Ω、ＣＬｘ＝１００ｐＦ、ＬＬｘ”３０ｎＨ，Ｒｘ
”３Ω、ＬＷ＝５ｎｕ、ＬＬＦ＝１５ｎＨ，ＲＷＬ＝１
Ω。
９５Ω、ＣＬｘ＝１００ｐＦ、ＬＬｘ”３０ｎＨ，Ｒｘ
”３Ω、ＬＷ＝５ｎｕ、ＬＬＦ＝１５ｎＨ，ＲＷＬ＝１
Ω。
ＶＣＣ＝４．４Ｖ、ＶＣＣ５＝５Ｖとし、また、接地配
線４Ｘ、 ４Ｑの配線長（！ ＝１８ｍｍ、 ｈ＝４
８０μｍとして、ＲＧ、、ＲＧ、ＬＧ、、ＬＧは（１）
式、（２）式にて計算した。
線４Ｘ、 ４Ｑの配線長（！ ＝１８ｍｍ、 ｈ＝４
８０μｍとして、ＲＧ、、ＲＧ、ＬＧ、、ＬＧは（１）
式、（２）式にて計算した。
制御信号Φ８．をＯＯｖから４．４Ｖに上げてから出力
レベル判定部ＯＵＴのレベルが低レベルとなるデータ出
力時間ｔは、ΦＸＬが２．２ ＶをよぎったときからＯ
ＵＴのレベルが０．４■となるまでの時間と定義する。
レベル判定部ＯＵＴのレベルが低レベルとなるデータ出
力時間ｔは、ΦＸＬが２．２ ＶをよぎったときからＯ
ＵＴのレベルが０．４■となるまでの時間と定義する。
第３図から明らかなように、接地配線を４分割すること
により、データ出力時間ｔは２ｎｓ速くなる。
により、データ出力時間ｔは２ｎｓ速くなる。
なお、上記実施例及びシミュレーションにおいては、説
明の都合上、高電位側、低電位側の電源配線の一方の接
地配線を分割した例について述べたが、本発明は電源配
線の他方、又は電源配線の両方についても同様に分割す
ることができる。
明の都合上、高電位側、低電位側の電源配線の一方の接
地配線を分割した例について述べたが、本発明は電源配
線の他方、又は電源配線の両方についても同様に分割す
ることができる。
以上説明したように本発明は、近接して設けられた複数
のデータ出力バッファ回路へ電源を供給するための電源
配線を複数本に分割し、これら分割された電源配線によ
り対応するデータ出力バッファ回路へ電源を供給するこ
とにより、これら複数のデータ出力バッファ回路が同時
にオン、オフし、電源配線に同時に電流が流れる場合で
も、これら電流が分割された電源配線にそれぞれ流れる
ので、データ出力ノイズの伝搬を抑えることができ、し
かも正味の寄生インダクタンスを低減することができる
ので、データ出力を高速化し誤動作を防止することがで
きる効果がある。
のデータ出力バッファ回路へ電源を供給するための電源
配線を複数本に分割し、これら分割された電源配線によ
り対応するデータ出力バッファ回路へ電源を供給するこ
とにより、これら複数のデータ出力バッファ回路が同時
にオン、オフし、電源配線に同時に電流が流れる場合で
も、これら電流が分割された電源配線にそれぞれ流れる
ので、データ出力ノイズの伝搬を抑えることができ、し
かも正味の寄生インダクタンスを低減することができる
ので、データ出力を高速化し誤動作を防止することがで
きる効果がある。
第１図及び第２図は本発明の一実施例を示す半導体チッ
プの平面図及びこの実施例の等価回路図、第３図（ａ）
、 （ｂ）はそれぞれ本発明の詳細な説明するための
シミュレーションによる特性図及びこのシミュレーショ
ンのデータ出力時間の計算条件を示す波形図、第４図（
ａ） 、 （ｂ）はそれぞれ第３図に示された特性図を
得るために使用された本発明及び従来例の等価回路図、
第５図及び第６図は従来の半導体集積回路の一例を示す
半導体チップの平面図及びこの例の等価回路図である。 １・・・・・・内部回路領域、２Ａ〜２Ｄ・・・・・・
データ圧力バッファ回路領域、３・・・・・・接地端子
用パッド、４Ａ〜４Ｄ、４ｘ、４ａ、４ｂ・・・・・・
接地配線、５Ａ。 ５Ｂ・・・・・・電源配線、６Ａ、 ６Ｂ・・・・・・
電源端子用パッド、１２Ａ〜１２Ｄ、１２．・・・・・
・データ出力バッファ回路、２０・・・・・・負荷回路
、１００．１００Ａ・・・・・・半導体チップ、ＣＬＡ
−ＣＬＤ、ＣＬｘ・・・・・・負荷容量、ＬＧ、ＬＧＡ
”−ＬＧＤ、ＬＧ、、ＬＧａ、ＬＧｂ。 ＬＶＩ、ＬＶ２・・・・寄生インダクタンス、ＭＩＡ。 ＭＩＢ、Ｍ２Ａ、Ｍ２Ｂ−−−−トランジスタ、Ｒｘ。 ＲＧ、ＲＧＡ〜ＲＧＤ、ＲＧｘ、ＲＧ＆、ＲＧｂ。 ＲＶＩ、ＲＶ２・・・・・・寄生抵抗。 代理人 弁理士 内 原 晋 ＭｉＡ、 Ｍｊａ、Ｍ２Ａ、Ｍ２８・・・トランジスタ
３援土ロ醜テ用パ・ンド 刀１図 男２図 下４図（ｂ） 男４ 図（０，）
プの平面図及びこの実施例の等価回路図、第３図（ａ）
、 （ｂ）はそれぞれ本発明の詳細な説明するための
シミュレーションによる特性図及びこのシミュレーショ
ンのデータ出力時間の計算条件を示す波形図、第４図（
ａ） 、 （ｂ）はそれぞれ第３図に示された特性図を
得るために使用された本発明及び従来例の等価回路図、
第５図及び第６図は従来の半導体集積回路の一例を示す
半導体チップの平面図及びこの例の等価回路図である。 １・・・・・・内部回路領域、２Ａ〜２Ｄ・・・・・・
データ圧力バッファ回路領域、３・・・・・・接地端子
用パッド、４Ａ〜４Ｄ、４ｘ、４ａ、４ｂ・・・・・・
接地配線、５Ａ。 ５Ｂ・・・・・・電源配線、６Ａ、 ６Ｂ・・・・・・
電源端子用パッド、１２Ａ〜１２Ｄ、１２．・・・・・
・データ出力バッファ回路、２０・・・・・・負荷回路
、１００．１００Ａ・・・・・・半導体チップ、ＣＬＡ
−ＣＬＤ、ＣＬｘ・・・・・・負荷容量、ＬＧ、ＬＧＡ
”−ＬＧＤ、ＬＧ、、ＬＧａ、ＬＧｂ。 ＬＶＩ、ＬＶ２・・・・寄生インダクタンス、ＭＩＡ。 ＭＩＢ、Ｍ２Ａ、Ｍ２Ｂ−−−−トランジスタ、Ｒｘ。 ＲＧ、ＲＧＡ〜ＲＧＤ、ＲＧｘ、ＲＧ＆、ＲＧｂ。 ＲＶＩ、ＲＶ２・・・・・・寄生抵抗。 代理人 弁理士 内 原 晋 ＭｉＡ、 Ｍｊａ、Ｍ２Ａ、Ｍ２８・・・トランジスタ
３援土ロ醜テ用パ・ンド 刀１図 男２図 下４図（ｂ） 男４ 図（０，）
Claims (1)
- 【特許請求の範囲】 １、所定の機能をはたす内部回路が形成された内部回路
領域と、互いに近接して設けられ前記内部回路の出力信
号を外部回路へ供給するためのデータ出力バッファ回路
がそれぞれ形成された複数のデータ出力バッファ回路領
域と、外部からの電源を受電するための第１及び第２の
電源端子用パッドと、これら第１及び第２の電源端子用
パッドと前記データ出力バッファ回路領域との間に形成
され前記各データ出力バッファ回路へ電源を供給する第
１及び第２の電源配線とを有する半導体集積回路におい
て、前記第１及び第２の電源配線の少なくとも一方を、
幅が対応する前記電源配線より狭い複数本に分割されこ
の分割された複数本の電源配線により前記各データ出力
バッファ回路へそれぞれ対応して電源を供給するように
したことを特徴とする半導体集積回路。 ２、第１及び第２の電源端子用パッドの一方が接地端子
用パットであり、第１及び第２の電源配線の一方が接地
配線である請求項１記載の半導体集積回路。 ３、分割された電源配線の数をＮとしたとき、前記分割
された各電源配線の幅を、分割される前の電源配線の幅
の１／Ｎにした請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571790A JPH0438863A (ja) | 1990-06-04 | 1990-06-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571790A JPH0438863A (ja) | 1990-06-04 | 1990-06-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438863A true JPH0438863A (ja) | 1992-02-10 |
Family
ID=15391501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14571790A Pending JPH0438863A (ja) | 1990-06-04 | 1990-06-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
| JP2018098428A (ja) * | 2016-12-16 | 2018-06-21 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
1990
- 1990-06-04 JP JP14571790A patent/JPH0438863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
| JP2018098428A (ja) * | 2016-12-16 | 2018-06-21 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
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