KR100465010B1 - 메모리 모듈 - Google Patents

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KR100465010B1
KR100465010B1 KR10-2002-0043809A KR20020043809A KR100465010B1 KR 100465010 B1 KR100465010 B1 KR 100465010B1 KR 20020043809 A KR20020043809 A KR 20020043809A KR 100465010 B1 KR100465010 B1 KR 100465010B1
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시바타카요코
니시오요지
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엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 레지스터를 갖는 메모리 모듈에 있어서, 무종단의 듀얼 T-브랜치 토폴로지를 채용하고, 고주파 동작에 대응이 가능하도록 개선된 레지스터를 갖는 메모리 모듈을 제공한다.
C/A 레지스터 출력용 트랜지스터의 출력단에 대하여 직접적으로 또는 간접적으로 시리얼 접속된 임피던스 조정 수단을 구비한다. 임피던스 조정 수단은 내부 C/A 버스의 입력단부로부터 C/A 레지스터측을 본 경우에 있어서의 출력 임피던스가 C/A 레지스터로부터 출력된 내부 신호의 동작 범위 내에 있어서 실질적으로 일정하게 되도록 해당 출력 임피던스의 조정을 행한다. 또한, 상승 시간/하강 시간 조정 수단을 구비하고, 내부 신호가 소정의 tR/tF를 갖도록 그 내부 신호의 tR/tF를 조정함으로써, 양호한 파형을 얻을 수 있다.

Description

메모리 모듈{Memory Module}
본 발명은 하나의 기판상에 복수의 메모리 디바이스를 탑재하여 이루어진 메모리 모듈에 관한 것으로서, 특히 레지스터를 갖는 메모리 모듈 또는 버퍼를 갖는 메모리 모듈에 관한 것이다.
레지스터를 갖는 메모리 모듈이란, 기판상에 복수의 메모리 디바이스에 공통의 커맨드/어드레스(C/A) 레지스터를 갖는 타입의 메모리 모듈이다. 여기서, C/A 레지스터는 메모리 모듈로 보내어져 온 커맨드 신호나 어드레스 신호를 래치하고(일시적으로 저장), 그 래치한 즉, 일시적으로 저장한 커맨드 신호나 어드레스 신호를 대응하는 메모리 디바이스에 대하여 내부 신호로서 출력한다.
일반적으로, 퍼스널 컴퓨터 등에 사용되는 메모리 모듈의 수는 복수이고, 더욱이, 각 메모리 모듈상에는 복수의 메모리 디바이스가 탑재되어 있다. 이 때문에, 그들 모든 메모리 디바이스에 대하여 CPU 또는 칩 세트(메모리 컨트롤러)로부터 C/A 신호를 직접 공급하는 것이라고 하면, C/A 신호는 큰 용량 부하를 구동하지 않으면 안 된다. 그래서, 이러한 용량 부하를 경감시키기 위해, 각 메모리 모듈마다 C/A 레지스터가 마련되어 있다. 이로서, 한개의 메모리 모듈상에 탑재된 메모리 디바이스는 그것과 동일한 메모리 모듈상에 탑재된 레지스터에 의해 구동되는 것으로 되고, 한편 CPU 또는 칩 세트 측에서 본 경우에 있어서의 그 메모리 모듈상의 부하는 해당 C/A 레지스터만으로 된다.
종래, C/A 레지스터와 복수의 메모리 디바이스를 접속하는 버스(이하, 「 내부 C/A 버스」라고 한다)의 토폴로지에 관하여 여러가지 제안이 이루어져 있다. 대표적인 버스 토폴로지로서는 일단 계층을 갖는 토폴로지, 이하, 본 명세서에 있어「싱글 T-브랜치 토폴로지」라고 하며, 2단 계층을 갖는 토폴로지, 이하, 본 명세서에 있어「듀얼 T-브랜치 토폴로지」라고 하는 것이 알려져 있다. 후자의 예로서는, http://www.chips.ibm.com/products/memory의 Web사이트에서 입수 가능한 "DDR SDRAM Registerd DIMM Design Specification - Revision 1.0"에 개시되어 있는 것을 들 수 있다. 듀얼 T-브랜치 토폴로지는 디바이스 탑재 수가 많은 경우에 있어서, C/A 레지스터로부터 각 디바이스에 대한 신호 전파상의 지연량의 차를 적게 할수 있는 점에서 싱글 T-브랜치 토폴로지와 비교하여 유리하다.
근래, 메모리 디바이스의 분야에 있어서는, 데이터 전송 속도의 향상이 강하게 요망되고 있고 그에 따라, 커맨드 신호/어드레스 신호의 주파수를 높게 할 필요가 있다.
고주파 동작에 대응하기 위해, 버스선을 종단하는 기술이 알려져 있지만, 이 기술에 의하면 소비 전력이 커진다는 결점이 있다.
본 발명은 레지스터를 갖는 메모리 모듈에 있어서, 무종단의 듀얼 T-브랜치 토폴로지를 채용하고, 고주파 동작에 대응하는 것이 가능하게 개선된 레지스터를 갖는 메모리 모듈을 제공하는 것을 목적으로 한다.
본 발명의 발명자는, 상술한 과제를 해결하고자, 현행 제품을 고주파수로 동작시키는 시뮬레이션을 행하였다. 상세하게는, 현행 제품은 67MHz로 동작하는 C/A 레지스터를 갖는 메모리 모듈로서, 이것을 150MHz로 동작시키는 시뮬레이션을 행하였다. 그러나, 무종단으로는 C/A 레지스터의 출력용 트랜지스터인 MOS 트랜지스터의 사이즈를 다양하게 변화시켜도, 양호한 파형은 얻어지지 않았다. 일반적으로 양호한 파형을 얻기 위해서는 종단하면 좋은 것으로 알려져 있지만, 이 기술에 의하면, 소비 전력이 커진다는 다른 문제가 생기기 때문에 종단 저항을 이용하지 않고 양호한 파형을 얻는 방법이 없는지를 연구하였다.
보통, 이런 종류의 시뮬레이션을 시작할 때에는, 토폴로지의 파형 입력에 상당한 임피던스, 예를 들면 레지스터를 갖는 메모리 모듈에 있어서는, C/A 레지스타의 출력용 트랜지스터에 상당하는 부분의 임피던스로서, 내부 C/A 버스 입력단으로부터 C/A 레지스터를 본 경우의 C/A 레지스터의 출력 임피던스를 저항 소자로 치환하여 파형 조사 등을 행한다. 다양한 토폴로지의 조사를 행하기 때문에 상술과 같은 저항 소자의 배치에 의해 출력 임피던스를 가정하고 시뮬레이션을 행한 결과, 싱글 T-브랜치 토폴로지 듀얼 T-브랜치 토폴로지에 있어서, 무종단으로, 주파수를 150MHz로 올려도 양호한 파형을 얻을 수 있다.
그 후 또한, 보다 현실에 따르도록, 저항 소자로 가정하고 있던 출력 임피던스를 MOS 트랜지스터로 치환하여 시뮬레이션을 행하였지만 양호한 파형을 얻을 수는 없었다.
연구를 거듭한 결과, 상술한 문제의 원인을 트랜지스터의 온 저항이 일정하지 않은(트랜지스터가 선형 영역에서 동작하고 있지 않은) 것에 있다고 생각하였다. 즉, 상기 문제는, 내부 C/A 버스의 입력단으로부터 C/A 레지스터를 본 경우에 있어서의 출력 임피던스가 일정하지 않은 것에 기인한 것이라고 추정하고, 이 출력 임피던스를 실질적으로 일정하게 한 상태에서 버스 구동을 행하도록 하면 문제가 해소될 수 있는 것이라고 생각하였다. 그 고찰에 의거하여, 출력 임피던스가 실질적으로 일정하게 되도록, 출력용 MOS 트랜지스터의 출력단에 시리얼로 저항을 마련하여 재차 시뮬레이션을 행하였다. 그러나, 양호한 결과는 얻어지지 않았다.
더욱 연구를 거듭하여, 출력 파형의 경사, 즉 상승 시간/하강 시간(이하, 「tR/tF」라고 약한다)도 양호한 파형에 기여하는 것을 발견하였다.
본 발명의 발명자는 또한, 모듈 탑재 디바이스 수를 바꾸면서 검증을 계속하여, 출력 임피던스가 해당 디바이스 수에 의존한다는 것을 발견하였다.
본 발명은 상술한 연구 및 그 결과에 기초하여, 먼저 언급한 과제를 해결하기 위한 구체적 수단으로서, 이하에 나타내는 메모리 모듈을 제공한다.
즉, 본 발명에 의하면, 제 1 메모리 모듈로서, 출력용 트랜지스터를 갖고 또한 외부로부터 커맨드/어드레스 신호에 따라 내부 신호를 생성하는 커맨드/어드레스 레지스터 수단과, 제 1 및 제 2 군으로 그룹화된 복수의 메모리 디바이스와, 상기 커맨드/어드레스 레지스터 수단과 상기 복수의 메모리 디바이스를 접속하는 배선과, 상기 커맨드/어드레스 레지스터 수단 및 상기 복수의 메모리 디바이스가 탑재된 기판을 갖는 메모리 모듈로서,
상기 배선은 상기 커맨드/어드레스 레지스터 수단으로부터 제 1 분기점까지 연장설치된 제 1 배선부와, 상기 제 1 분기점으로부터 제 2 분기점까지 연장설치된 제 2 배선부와, 상기 제 1 분기점으로부터 제 3 분기점까지 연장설치된 제 3 배선부와, 상기 제 2 분기점으로부터 파생되고 상기 제 1 군에 속하는 상기 메모리 디바이스까지 이르는 제 4 배선부와, 상기 제 3 분기점으로부터 파생되고 상기 제 2 군에 속하는 상기 메모리 디바이스까지 이르는 제 5 배선부를 갖는 배선을 갖고 있고,
상기 커맨드/어드레스 레지스터 수단은,
상기 제 1 배선부와의 접속점으로부터 해당 커맨드/어드레스 레지스터 수단을 본 경우에 있어서의 출력 임피던스가 상기 내부 신호의 동작 전압 범위 내에 있어서 실질적으로 일정하게 되도록 해당 출력 임피던스의 조정을 행하기 위한 인피던스 조정 수단과,
상기 내부 신호가 소정의 상승 시간/하강 시간을 갖도록 해당 내부 신호의 상승 시간/하강 시간을 조정하기 위한 상승 시간/하강 시간 조정 수단을 구비하고 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 2 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 복수의 메모리 디바이스 및 상기 배선의 쌍방이 모두 종단되지 않은 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 3 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 커맨드/어드레스 레지스터 수단은 상기 출력용 트랜지스터를 포함하고 또한 레지스터 출력단을 갖는 커맨드/어드레스 레지스터와, 상기 임피던스 조정 수단으로서 해당 레지스터 출력단에 시리얼로 접속된 저항을 구비한 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 4 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 커맨드/어드레스 레지스터 수단은 상기 임피던스 조정 수단으로서 저항을 포함한 커맨드/어드레스 레지스터로 이루어진 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 5 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서,
상기 임피던스 조정 수단은 제 1 및 제 2 저항을 구비하고, 상기 커맨드/어드레스 레지스터 수단은, 레지스터 출력단을 갖는 커맨드/어드레스 레지스터로서,상기 출력용 트랜지스터 및 해당 출력용 트랜지스터의 출력단과 상기 레지스터 출력단과의 사이에 시리얼로 마련된 상기 제 1 저항을 포함한 커맨드/어드레스 레지스터와, 상기 레지스터 출력단에 시리얼로 접속된 상기 제 2 저항을 구비하고 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 6 메모리 모듈로서, 상기 제 5 메모리 모듈에 있어서, 상기 제 1 저항의 저항치는 상기 복수의 메모리 디바이스의 수로서 상정 가능한 수를 고려하고 나서 가장 낮은 값에 설정되어 있고, 또한, 상기 제 2 저항의 저항치는 상기 출력 임피던스의 조정을 실현하기 위해 상기 제 1 저항의 저항치에 더하여져야 할 값에 설정되어 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 7 메모리 모듈로서, 상기 제 1 내지 제 6중 어느 하나의 메모리 모듈에 있어서, 상기 커맨드/어드레스 레지스터는 상기 상승 시간/하강 시간 조정 수단으로서 커패시터를 포함하고 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 8의 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 임피던스 조정 수단은 상기 기판에 탑재된 상기 메모리 디바이스의 수에 따라 상기 출력 임피던스를 조정하는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 9의 메모리 모듈로서, 상기 제 3 또는 제 4 메모리 모듈에 있어서, 상기 저항의 저항치는 상기 출력용 트랜지스터의 온 저항보다큰 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 10의 메모리 모듈로서, 상기 제 5 메모리 모듈에 있어서, 상기 제 1 및 제 2 저항 소자의 합성 저항치는 상기 출력용 트랜지스터의 온 저항보다 큰 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 11의 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 소정의 상승 시간/하강 시간은 상기 복수의 메모리 디바이스의 수로서 상정 가능한 수에 의하지 않고 일정한 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 12의 메모리 모듈로서, 상기 제 11의 메모리 모듈에 있어서, 상기 내부 신호의 주파수는 100MHz 이상인 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 13의 메모리 모듈로서, 상기 제 12의 메모리 모듈에 있어서, 상기 소정의 상승 시간/하강 시간은 0.9 내지 2.0ns인 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 14의 메모리 모듈로서, 상기 제 1 메모리 모듈로서,
상기 제 1 군에 속하는 상기 메모리 디바이스의 수가 상기 제 2 군에 속하는 상기 메모리 디바이스의 수보다 소정 수만큼 크고 또한, 모든 메모리 디바이스가 실질적으로 서로 같은 입력 용량을 갖고 있는 메모리 모듈에 있어서,
각각에 상기 입력 용량에 실질적으로 같은 용량을 갖는 상기 소정 수의 더미용량으로서, 제 2 군에 속하는 상기 메모리 디바이스와 함께 상기 제 5 배선부에 접속된 더미 용량을 또한 구비하고 있고,
상기 제 2 분기점으로부터 상기 제 1 군에 속하는 상기 메모리 디바이스측을 본 경우의 합성 임피던스와 상기 제 3 분기점으로부터 상기 제 2 군에 속하는 상기 메모리 디바이스 및 상기 더미 용량을 본 경우의 합성 임피던스가 서로 같은 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 15의 메모리 모듈로서, 상기 제 14의 메모리 모듈에 있어서, 상기 제 2 배선부와 상기 제 3 배선부가 서로 같은 배선 임피던스를 갖고 또한, 상기 제 4 배선부와 상기 제 5 배선부가 서로 같은 배선 임피던스를 갖는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 16의 메모리 모듈로서, 상기 제 14의 메모리 모듈에 있어서,
상기 제 4 배선부는 상기 제 2 분기점을 통하는 제 1 가상적인 선을 경계로 하여 상기 제 1 군의 상기 메모리 디바이스로 된 노드를 선대칭으로 배치하도록 로컬토폴로지를 형성하고 있고,
상기 제 5 배선부는, 상기 제 3 분기점을 통하는 제 2 가상적인 선을 경계로 하여 상기 제 2 군의 상기 메모리 디바이스와 상기 소정 수의 더미 용량으로 된 노드를 선대칭으로 배치하도록 로컬 토폴로지를 형성하고 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 17의 메모리 모듈로서, 상기 제 1 메모리 모듈로서,
상기 제 1 군에 속하는 상기 메모리 디바이스의 수가 상기 제 2 군에 속하는 상기 메모리 디바이스의 수보다 소정 수만큼 크고 또한, 모든 메모리 디바이스가 실질적으로 서로 같은 입력 용량을 갖고 있는 메모리 모듈에 있어서,
상기 제 1 분기점으로부터 상기 제 1 군에 속하는 상기 메모리 디바이스측을 본 경우에 있어서의 합성 임피던스와, 상기 제 1 분기점으로부터 상기 제 2 군에 속하는 상기 메모리 디바이스측을 본 경우에 있어서의 합성 임피던스가 서로 같게 되도록, 상기 제 2 내지 제 5 배선부에 있어서의 배선 길이가 조정되어 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면 제 18의 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 8 또는 10중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 8이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 실질적으로 5O 내지 65옴의 범위에 속하고 있고, 상기 출력 임피던스는 20옴±2O%인 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 19의 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 4 또는 5중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 4이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 50 내지 65옴의 범위에 속하고 있고, 상기 출력 임피던스는 25옴±20%인 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 2O의 메모리 모듈로서, 상기 제 1 메모리 모듈에 있어서, 상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 2 또는 3중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 2이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 50 내지 65옴의 범위에 속하고 있고, 상기 출력 임피던스는 3O옴±20%인 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
또한, 본 발명에 의하면, 제 21의 메모리 모듈로서, 제 1 메모리 모듈에 있어서, 상기 커맨드/어드레스 레지스터 수단 대신으로, 상기 임피던스 조정 수단과 상기 상승 시간/하강 시간 조정 수단을 구비한 버퍼 수단을 갖는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
도 1은 본 발명의 제 1 실시 형태에 의한 메모리 모듈의 개략 구성을 도시한 도면.
도 2는 도 1에 도시된 비어 홀(Via)의 개략적인 등가 회로도.
도 3은 도 1에 도시된 DRAM 디바이스의 입력부의 개략적인 등가 회로도.
도 4는 도 1에 도시된 C/A 레지스터의 개략 구성을 도시한 도면.
도 5는 제 1 배선부의 입력단으로부터 C/A 레지스터측을 본 경우에 있어서의 C/A 레지스터 측의 출력 임피던스에 관하여 설명하기 위한 도면으로서, 특히 C/A 레지스터의 출력단을 구성하는 CMOS 인버터의 nMOS 트랜지스터가 온되어 있는 경우의 도면.
도 6은 제 1 배선부의 입력단에서 C/A 레지스터측을 본 경우에 있어서의 C/A 레지스터측의 출력 임피던스에 관하여 설명하기 위한 도면으로서, 특히 C/A 레지스터의 출력단을 구성하는 CMOS 인버터의 pMOS 트랜지스터가 온되어 있는 경우의 도면.
도 7은 본 발명의 제 2 실시 형태에 의한 메모리 모듈의 개략 구성을 도시한 도면.
도 8은 본 발명의 제 3 실시 형태에 의한 메모리 모듈의 개략 구성을 도시한도면.
도 9는 tR/tF 조정과 파형과의 관계를 도시한 도면.
도 10은 본 발명의 제 4 실시 형태에 의한 메모리 모듈의 개략 구성을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 11, 12, 13 : 메모리 모듈 20, 21, 22, 23 : 기판
3O1내지 3O18, 3O21내지 3O29, 3O31내지 3O34: DRAM 디바이스
40 : C/A 레지스터 41 : CMOS 인버터
42 : 저항 43 : 커패시터
44, 45 : 저항 5O, 51, 52 : 더미 용량
이하, 본 발명의 실시 형태에 의한 메모리 모듈에 관하여, 도면을 참조하면서 상세히 설명한다. 또한, 이하에 나타내는 메모리 모듈은 200 내지 400MHz 기준 클록 주파수로 동작하는 것이며, 또한 커맨드/어드레스(C/A) 레지스터는 100 내지 200MHz로 동작하는 것이고, 또한, 메모리 디바이스로서 DRAM 디바이스를 탑재한 타입의 것이지만, 다른 메모리 모듈에 대한 적용 가능성을 배제하는 취지는 아니다. 또한, 저항치 등도 대표값으로 기재되어 있지만, 양산성을 생각하여 ±20% 정도의 편차를 포함하는 것이다.
(제 1 실시 형태)
도 1에 도시된 바와 같이, 본 발명의 제 1 실시 형태에 의한 메모리모듈(10)은 기판(20)상에 18개의 DRAM 디바이스(301내지 3018)와 C/A 레지스터(40)를 탑재하여 이루어진 것이다. DRAM 디바이스(301내지 3018)는 동일한 특성을 갖는 ECC 기능부의 것으로서, 본 실시 형태에 있어서는, 2개의 군으로 그룹화되어 있다. 제 1 군은 DRAM 디바이스(301내지 3010)로 이루어지고, 제 2 군은 DRAM 디바이스(3011내지 3018)로 이루어진, 즉 제 1 군에 속하는 DRAM 디바이스의 수는, 제 2 군에 속하는 DRAM 디바이스의 수보다 크고, 양자의 차는 2이다. 또한, 이러한 메모리 모듈(10)에는 커맨드/어드레스 신호선 외에 전원선, 데이터선이 마련되어 있지만, 설명을 명료한 것으로 하기 위해 이하에 있어서는, 특히 커맨드/어드레스 신호선에 착안하여 설명한다.
C/A 레지스터(40)의 출력 단점(P0)과 DRAM 디바이스(30l내지 30l8)란 배선(L1a, L1b, L5a, L5b, L8a, L8b, L9) 및 비어 홀(Via)에 의해 접속되고, 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지를 구성하고 있다. 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지는 개략, 제 1 배선부 내지 제 5 배선부로 이루어진다. 제 1 배선부는 배선(L1a, L1b) 및 비어 홀(Via)로 이루어지고, C/A 레지스터(40)의 출력 단점(P0)으로부터 제 1 분기점(P1)까지 연장설치되어 있다. 제 2 배선부는 배선(L5a) 및 비어 홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 2 분기점(P2)까지 연장설치되어 있다. 제 3 배선부는 배선(L5b) 및 비어 홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 3 분기점(P3)까지 연장설치되어 있다. 제 4 배선부는 제 2 분기점(P2)으로부터 파생되고, 그 파생된 부분은 각각 제 1 군에 속하는 DRAM 디바이스(301내지 3O10)에 이른다. 제 5 배선부는 제 3 분기점(P3)으로부터 파생되고, 그 파생된 부분은 각각 제 2 군에 속하는 DRAM 디바이스(3O11내지 3O18)에 이른다.
보다 구체적으로는, 도시된 예에 있어서 배선(L1a, L1b, L5a, L5b, L8a, L8b, L9)은 각각 1.0mm, 15.0mm, 4O.0mm, 40.0mm, 12.0mm, 12.0mm, 1.0mm이고, 배선 임피던스는 63옴이다. 또한, 본 실시 형태에 있어서 비어 홀(Via)의 개략 등가도는 도 2에 도시된다.
본 실시 형태에 있어서는, 2개의 더미 용량(50, 51)이 제 2 군에 속하는 DRAM 디바이스(3O11내지 3O18)와 마찬가지로 제 5 배선부에 접속되어 있다. 이 더미 용량(50, 51)은 DRAM 디바이스의 입력 용량과 실질적으로 같은 용량치를 갖다, 즉, DRAM 디바이스의 등가 입력 용량이다. 본 실시 형태에 있어서의 DRAM 디바이스의 입력부의 등가 회로도는 도 3에 도시된다. 도시된 DRAM 디바이스의 등가 입력 용량은 2.0pF이고, 따라서 본 실시 형태에 있어서는, 더미 용량(50, 51)의 값도 2.0pF로 되어 있다. 이와 같은 더미 용량을 마련하였기 때문에 본 실시 형태에 있어서는, 제 2 분기점(P2)으로부터 DRAM 디바이스(301내지 3010)측을 본 경우에 있어서의 합성 임피던스와, 제 3 분기점(P3)으로부터 DRAM 디바이스(3011내지 3018) 및 더미용량(50, 51)측을 본 경우에 있어서의 합성 임피던스가 서로 실질적으로 같게 되어 있다. 즉, 제 2 분기점(P2)에 있어서 입력 임피던스와 제 3 분기점(P3)에 있어서 입력 임피던스는 서로 실질적으로 같다.
도 1에 있어서 비어 홀의 수, 배선 길이 및 그 배치로부터 분명한 바와 같이, 본 실시 형태에 있어서 버스 토폴로지는 제 1 분기점(P1)을 통한 가상 직선(제 1 분기점(P1)을 통하도록 도시된 배선(L1a, L1b)을 연장설치하여 이루어진 선)을 끼우고 선대칭으로 되어 있다. 특히, 배선(L5a 및 L5b)은 서로 같은 배선 길이를 갖고 있다. 제 4 배선부는 제 2 분기점(P2)을 통하는 가상 직선(도시된 DRAM 디바이스(305, 306) 사이를 통하는 선)을 경계로 하여 DRAM 디바이스(301내지 3010)로 이루어진 노드를 선대칭으로 배치하도록 제 1 로컬 토폴로지를 형성하고 있고, 제 5 배선부는, 제 3 분기점(P3)을 통한 가상 직선(도시된 더미 용량(50, 51) 사이를 통하는 선)를 경계로서 DRAM 디바이스(3011내지 3018) 및 더미 용량(50, 51)으로 이루어진 노드를 선대칭으로 배치하도록 제 2 로컬 토폴로지를 형성하고 있다. 제 1 로컬 토폴로지는 제 2 로컬 토폴로지와 같고, 따라서 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지는 제 1 및 제 2 군에 관하여 균형이 잡힌 것으로 되어 있다.
도 4를 참조하면, 본 실시 형태에 의한 C/A 레지스터(40)는 CMOS 인버터(41) CMOS 인버터(41)의 출력단에 시리얼로 접속된 저항치(R)의 저항(42) 및 CMOS 인버터(41)의 출력단에 일단이 접속되고 타단이 접지된 커패시터(43)를 구비하고 있다.본 실시 형태에 의한 CMOS 인버터(41)를 구성한 nMOS 트랜지스터 및 pMOS 트랜지스터는 각각 선형 영역에 있어서의 온 저항이 5옴의 특성을 갖는 사이즈를 갖고 있다. 또한, 저항(42)의 후단에 그려져 있는 8옴의 저항, 2.0pF 및 0.1pF의 커패시터, 3.0nH의 인덕터는 저항(42)으로부터 C/A 레지스터(40)의 출력 단점(P0)까지의 패키지 등의 기생 임피던스 등을 나타내는 등가회로이다. 또한, 단순한 버퍼가 아니라 C/A 레지스터인 경우, 실제로는 CMOS 인버터(41)의 전단에 플립플롭 등의 내부 신호 생성 회로가 마련되어 있지만, 본 실시 형태에 있어서는 설명의 간략화를 위해 생략되고 있다.
본 실시 형태에 있어서, 저항(42)의 저항치(R)는, 제 1 배선부(L1a)의 입력단(즉, 본 실시 형태에 있어서는 C/A 레지스터(40)의 출력 단점(P0))으로부터 C/A 레지스터(40)측을 본 경우에 있어서의 C/A 레지스터(40)측의 출력 임피던스가 동작 전압 범위 내에 있어서 일정하게 되도록 하여 정해진다. 환언하면, 본 실시 형태에 있어서는, 제 1 배선부(L1a)의 입력단(C/A 레지스터(40)의 출력 단점(P0))에 있어서 전류일 전압 특성이 선형으로 되도록 하여 저항(42)의 저항치(R)가 정해져 있다.
여기서, 이 C/A 레지스터(40)측의 출력 임피던스와 저항(42)의 저항치(R)와의 관계에 관하여, 도 5 및 도 6을 참조하여 설명한다. 또한 도 5는 C/A 레지스터(40)의 출력단을 구성한 CMOS 인버터중, nMOS 트랜지스터에 관한 것이고, 도 6은 동 CMOS 인버터중, pMOS 트랜지스터에 관한 것이다. 또한, 도 5 및 도 6에 있어서, ID, VD으로서 나타나는 것은, 이들 nMOS 트랜지스터 및 pMOS 트랜지스터에있어서 드레인 전류 및 드레인 전압이고, VD'로서 나타나는 것은 제 1 배선부(L1a)의 입력측 단 점(본 실시 형태에 있어서는 C/A 레지스터(40)의 출력 단점(P0)이고, 후술하는 제 2 및 제 3 실시 형태에 있어서는 점(P4)이 : 도 5 및 도 6에는 제 2 및 제 3 실시 형태에 관한 것도 그려져 있다)에 있어서의 전압이다.
일반적으로, MOS 트랜지스터의 VD- ID특성은 저항 영역(선형 영역)과 포화 영역(핀치 오프 영역)으로 된다. 또한, 이상적으로는, 포화 영역에 있어서의 드레인 전류(ID)는 드레인 전압(VD)에 의하지 않고 일정하게 된다. 즉, 트랜지스터의 온 저항이 드레인 전압(VD)에 의해 변화되게 된다. 예를 들면, 도 5 및 도 6에 도시된 ID―VD특성에 있어서는, 0 내지 ±0.3V 정도의 범위가 선형 영역이고, 그 후, 드레인 전압(VD)의 변화에 대하여 드레인 전류(ID)가 완만하게 밖에 변화하지 않는 영역이 포화 영역이다. 또한, 도시된 nMOS 및 pMOS 트랜지스터의 온 저항(선형 영역에 있어서 MOS 트랜지스터의 동작시의 저항치)은 5옴이다.
이것에 대하여, 본 실시 형태에 있어서 내부 C/A 버스의 동작 전압 범위, 즉 내부 신호가 흔들리는 폭은, 0 내지 1.8V로서, 도 5 및 도 6로부터 분명한 바와 같이, nMOS 및 pMOS의 어느 트랜지스터에 관해서도 선형 영역만으로는 대응할 수 없고 포화 영역에도 미치고 있다.
전술한 바와 같이, 본 발명의 발명자는, 이 온 저항의 변화가 고주파 동작시에 있어서의 양호한 파형을 얻을 수 없는 것의 원인이라고 생각하고, 상기와 같이하여 선택된 저항치의 저항(42)를 출력용 트랜지스터의 출력단에 시리얼로 접속하는 것으로 하였다.
이로써, 도 5 및 도 6에 도시된 바와 같이, nMOS 또는 pMOS 트랜지스터의 드레인 전압(VD)가 취할 수 있는 최대치 또는 최소치는 각각 저항(42)에 의한 강압 또는 승압된 전위로 되고, 그 전압 범위는 nMOS 또는 트랜지스터의 ID- VD특성상, 선형 영역에 포함되는 것으로 된다. 그 한편, 제 1 배선부(L1a)측에서 본 경우에 의사적인 드레인 전압이라고 보이는 출력 단점(P0)의 전위(VD')에 관하여 말하면, 내부 C/A 버스의 동작 전압 범위가 ID- VD' 특성의 선형 영역 내에 포함되는 것으로 된다. 즉, 제 1 배선부(L1a)의 입력 단점으로부터 C/A 레지스터(40)를 본 경우에 있어서의 출력 임피던스가 일정으로 간주할 수 있는 범위 내에 동작 전압 범위가 포함되어 있다.
보다 구체적으로는, 저항(42)의 저항치(R)는, 전술한 버스 토폴로지, 구체적으로는 탑재 DRAM 디바이스 수 및 배선 임피던스 등에 의해 정해진다. 또는, 저항(42)의 저항치(R)는 C/A 레지스터(40)의 출력 단점(P0)으로부터 DRAM 디바이스(3O1내지 3O18)측을 본 경우에 있어서의 입력 임피던스와의 관계로부터 정해진다. 본 실시 형태에 있어서는, 탑재 DRAM 디바이스 수가 18개인 것, 배선 임피던스가 63옴인 것, C/A 버스 토폴로지가 상술한 듀얼 T-브랜치 토폴로지인 것으로 부터, 시뮬레이션에 의해 최적 임피던스는 20옴으로 구하여 졌다. 그러면, CMOS 트랜지스터의 선형 영역에 있어서 온 저항이 5옴인 것을 고려하고, R = 15옴이라고 정하고, ID-VD' 특성에 있어서의 선형 영역에 C/A 버스의 동작 전압 범위가 포함되도록 하여, C/A 레지스터(40)의 출력 단점(P0)에 있어서의 출력 임피던스가 2O옴이 되도록 구성되어 있다.
또한, 이 저항(42)는 C/A 레지스터(40)에 내장되어 있지만, 이것을 C/A 레지스터(40)의 출력 단점(P0)과 배선(L1a)과의 사이에 시리얼로 삽입하여도 좋다.
본 실시 형태의 C/A 레지스터(40)에 있어서, 커패시터(43)는, 펄스 신호의 tR/tF 조정을 위해 마련된 tR/tF 조정기이다. CMOS 인버터(41)의 출력단에 마련된 커패시터(43)는 CMOS 인버터(41)의 출력하는 펄스의 파형을 "매끄럽게 하는" 역할을 한다. 즉, 커패시터(42)의 존재에 의해, CMOS 인버터(41)가 출력하는 이상적인 사각형 펄스는 파형 변형되고, 점(Ps)에 있어서, 소정의 tR/tF(1ns)를 갖는 사다리꼴 펄스로 된다. 상기한 저항(42)를 설치한 것에 더하여, 이와 같은 tR/tF 조정을 행함으로써, 보다 양호한 파형을 얻을 수 있다. 또한, 이 tR/tF 조정에 관해서는, 후에 상세히 설명한다.
이상 설명한 제 1 실시 형태는 다른 구성을 그대로 하고, ECC 기능을 갖지 않는 메모리 모듈에 적용 가능하다. 이 경우, DRAM 디바이스의 탑재 수는 16개로 되고, 제 1 군 및 제 2 군의 각 군에 속하는 DRAM 디바이스 탑재 수는 서로 같은 것으로 된다.
또한, 제 1 실시 형태에 있어서는, 배선 임피던스를 63옴으로 하고 설명해왔지만, 50 내지 65옴의 범위 내에 있으면 어떠한 값을 갖고 있어도 좋다.
(제 2 실시 형태)
본 발명의 제 2 실시 형태에 의한 메모리 모듈은 탑재 디바이스 수를 9개로 한 것에 수반하여 상술한 제 1 실시 형태를 변형한 것이다.
도 7에 도시된 바와 같이, 본 발명의 제 2 실시 형태에 의한 메모리 모듈(11)은 기판(21)상에 9개의 DRAM 디바이스(3O21내지 3O29), C/A 레지스터(40) C/A 레지스터(40)의 출력 단점(P0직렬 접속된 저항치(RS)의 부가적인 저항(44)을 탑재하여 이루어진 것이다. DRAM 디바이스(3O21내지 3O29)는 동일한 특성을 갖는 ECC 기능이 있는 것으로 하고, 본 실시 형태에 있어서는 2개의 군으로 그룹화 되어 있다. 제 1 군은 DRAM 디바이스(3O21내지 3025)로 이루어지고, 제 2 군은 DRAM 디바이스(3026내지 3O29)로 이루어진다. 즉, 제 1 군에 속하는 DRAM 디바이스의 수는 제 2 군에 속한다 DRAM 디바이스의 수보다 크고 양자의 차는 1이다.
부가적인 저항(44)의 단점(P4)과 DRAM 디바이스(3O21내지 3O29)는 배선(L1, L5a, L5b, L8a, L8b, L9) 및 비어 홀(Via)에 의해 접속되고, 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지를 구성하고 있다. 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지는 개략, 제 1 배선부 내지 제 5 배선부로 이루어진다. 제 1 배선부는 배선(L1) 및 비어 홀(Via)로 이루어지고, 부가적인 저항(44)의 출력측 단점(P4)으로부터 제 1 분기점(P1)까지 연장설치되어 있다. 제 2 배선부는 배선(L5a) 및 비어홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 2 분기점(P2)까지 연장설치되어 있다. 제 3 배선부는 배선(L5b) 및 비어 홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 3 분기점(P3)까지 연장설치되어 있다. 제 4 배선부는, 제 2 분기점(P2)으로부터 파생되고, 그 파생된 부분은 각각 제 1 군에 속하는 DRAM 디바이스(3021내지 3025)에 이른다. 제 5 배선부는, 제 3 분기점(P3)으로부터 파생되고, 그 파생된 부분은 각각 제 2 군에 속하는 DRAM 디바이스(3026내지 3O29)에 이른다.
보다 구체적으로는, 도시된 예에 있어서 배선(L1, L5a, L5b, L8a, L8b, L9)은 각각 15.0mm, 400mm, 400mm, 12.0mm , 12.0mm, 1.0mm이고, 배선 임피던스는 63옴이다. 또한, 본 실시 형태에 있어서 비어 홀(Via), DRAM 디바이스 및 C/A 레지스터는 제 1 실시 형태에 있어서 비어 홀(Via), DRAM 디바이스 및 C/A 레지스터와 동일한 특성을 갖는다(도 2, 도 3 및 도 4 참조).
본 실시 형태에 있어서는, 제 1 군과 제 2 군과 사이의 디바이스 수의 차를 메우기 위해 등가 입력 용량 2.0pF의 더미 용량(52)이 제 2 군에 속하는 DRAM 디바이스(3O26내지 3029)와 마찬가지로 제 5 배선부에 접속되어 있다. 그 결과, 본 실시 형태에 있어서는, 제 2 분기점(P2)으로부터 DRAM 디바이스(3O21내지 3025)측을 본 경우에 있어서의 합성 임피던스와, 제 3 분기점(P3)으로부터 DRAM 디바이스(3026내지 3029) 및 더미 용량(52)측을 본 경우에 있어서의 합성 임피던스가 서로 실질적으로 같게 되어 있다.
도 7에 있어서의 비어 홀의 수, 배선 길이 및 그 배치로부터 분명한 바와 같이, 본 실시 형태에 있어서 버스 토폴로지도 또한 제 1 분기점(P1)을 통한 가상 직선(제 1 분기점(P1)을 통하도록 도시된 배선(L1)을 연장설치하여 이루어진 선)을 끼우고 선대칭으로되어 있다. 특히, 배선(L5a 및 L5b)은 서로 같은 배선 길이를 갖고 있고 제 4 및 제 5 배선부는 각각, 제 2 및 제 3 분기점(P2, P3)를 통한 가상 직선을 경계로 하여, 각각에 접속된 노드를 선대칭으로 배치하도록 제 1 및 제 2 로컬토폴로지를 형성하고 있다. 제 1 로컬 토폴로지는, 제 2 로컬 토폴로지와 같고, 따라서 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지도 또한, 상술한 제 1 실시 형태와 마찬가지로 제 1 및 제 2 군에 관하여 균형이 잡힌 것으로 되어 있다.
상술한 바와 같이, 본 실시 형태에 의한 C/A 레지스터(40)는 전술한 제 1 실시 형태에 의한 C/A 레지스터와 동일한 것이다. 즉, 본 실시 형태에 의한 C/A 레지스터(40)도 또한, CMOS 인버터(41), CMOS 인버터(41)의 출력단에 시리얼로 접속된 저항치(R)의 저항(42) 및 CMOS 인버터(41)의 출력단에 일단이 접속되고 타단이 접지된 커패시터(43)를 구비하고 있다.
본 실시 형태에 있어서, C/A 레지스터(40)의 출력 단점(P0)에 시리얼로 접속된 저항치(RS)의 부가적인 저항(44)은 C/A 레지스터(40)에 내장된 저항치(R)의 저항(42)과 함께, 점(P4)으로부터 C/A 레지스터(40)측을 본 경우에 있어서의 출력 임피던스를 정한 것으로서, 그 결정의 원리는 상술한 제 1 실시 형태와 동일하다(도5 및 도 6 참조). 즉, 저항(42)과 저항(44)의 합성 저항의 저항치(R + Rs)는, C/A 레지스터(40)에 있어서 출력용 트랜지스터와 맞추어 소정의 펄스 진폭에 관하여, 출력 임피던스가 일정하게 되도록 하여 선택되어 있다. 환언하면, 본 실시 형태에 있어서는, 제 1 배선부(L1)의 입력단(점(P4))에 있어서 전류―전압 특성이 선형으로 되도록 하여 합성 저항의 저항치(R + Rs)가 정해져 있다.
본 실시 형태에 있어서, 저항(42)과 저항(44)의 합성 저항의 저항치(R + Rs)는 제 1 실시 형태에 있어서의 저항(42)의 저항치(R)의 규정 방식과 같게 하여 정해진다. 또한, 저항치(RS)는, 전술한 조건을 충족시키도록 하여 선택된 합성 저항의 저항치로부터 저항(42)의 저항치(R)를 빼어서 얻어진다. 본 실시 형태에 있어서는 탑재 DRAM 디바이스 수가 9개인 것, 배선 임피던스가 63옴인 것, C/A 버스 토폴로지가 상술한 듀얼 T-브랜치 토폴로지인 것으로부터 시뮬레이션에 의해 최적의 출력 임피던스는 25옴으로 구하여 졌다. 그래서, CMOS 트랜지스터의 선형 영역에 있어서 온 저항이 5옴인 것, 저항(42)의 저항치가 15옴인 것을 고려하여, Rs = 5옴으로 정하고, ID-VD' 특성에 있어서의 선형 영역에 C/A 버스의 동작 전압 범위가 포함되도록 하여(도 5 및 도 6 참조), 점(P4)으로부터 C/A 레지스터(40)측을 본 경우에 있어서의 출력 임피던스가 25옴으로 되도록 구성하고 있다. 또한, 이 저항(44)은 저항(42)과 마찬가지로 C/A 레지스터(40)에 내장되어 있어도 좋다.
이상 설명한 제 2 실시 형태는 다른 구성을 그대로로 하여, ECC 기능을 갖지 않는 메모리 모듈에 적용 가능한다. 이 경우, DRAM 디바이스의 탑재 수는 8개로 되고, 제 1 군 및 제 2 군의 각 군에 속하는 DRAM 디바이스 탑재 수는 서로 같은 것으로 된다.
또한, 제 2 실시 형태에 있어서는, 배선 임피던스를 63옴으로 하여 설명하여 왔지만, 50 내지 65옴의 범위 내에 있으면 어떠한 값을 갖고 있어도 좋다.
(제 3 실시 형태)
본 발명의 제 3 실시 형태에 의한 메모리 모듈은 탑재 디바이스 수를 4개로 한 것에 수반하여 상술한 제 1 실시 형태를 변형한 것이다.
도 8에 도시된 바와 같이, 본 발명의 제 3 실시 형태에 의한 메모리 모듈(12)은 기판(22)상에 4개의 DRAM 디바이스(3031내지 3O34), C/A 레지스터(40), C/A 레지스터(40)의 출력 단점(P0)에 직렬 접속된 저항치(Rs)의 부가적인 저항(45)을 탑재하여 이루어진 것이다. DRAM 디바이스(3O31내지 3O34)는 동일한 특성을 갖는 것으로서, 본 실시 형태에 있어서는 서로 같은 수의 DRAM 디바이스로 구성되도록 하여 2개의 군으로 그룹화되어 있다.
부가적인 저항(45)의 단점(P4)과와 DRAM 디바이스(3031내지 3034)는 배선(L1, L5a, L5b, L8a, L8b, L9) 및 비어 홀(Via)에 의해 접속되고, 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지를 구성하고 있다. 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지는 개략 제 1 배선부 내지 제 5 배선부로 이루어진다. 제 1 배선부는 배선(L1) 및 비어 홀(Via)로 이루어지고, 부가적인 저항(45)의 출력측 단점(P4)으로부터 제 1 분기점(P1)까지 연장설치되어 있다. 제 2 배선부는 배선(L5a) 및 비어 홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 2 분기점(P2)까지 연장설치되어 있다. 제 3 배선부는 배선(L5b) 및 비어 홀(Via)로 이루어지고, 제 1 분기점(P1)으로부터 제 3 분기점(P3)까지 연장설치되어 있다. 제 4 배선부는 제 2 분기점(P2)으로부터 2개로 파생되고, 그 파생된 한쪽(배선(L8a, L9) 및 비어 홀(Via))은 DRAM 디바이스(3031)에 이르고, 다른쪽(배선(L8b, L9) 및 비어 홀(Via))은 DRAM 디바이스(3033)에 이른다. 제 5 배선부는 제 3 분기점(P3)으로부터 2개로 파생되고, 그 파생된 한쪽(배선(L8b, L9) 및 비어 홀(Via))은 DRAM 디바이스(3033)에 이르고, 다른쪽(배선(L8a, L9) 및 비어 홀(Via))은 DRAM 디바이스(3034)에 이른다.
보다 구체적으로는, 도시된 예에 있어서 배선(L1, L5a, L5b, L8a, L8b, L9)은 각각 15.0mm, 4O.0mm, 40.0mm, 12.0mm , 12.0mm, 1.0mm이고, 배선 임피던스는 63옴이다. 또한, 본 실시 형태에 있어서 비어 홀(Via), DRAM 디바이스 및 C/A 레지스터는, 제 1 실시 형태에 있어서 비어 홀(Via), DRAM 디바이스 및 C/A 레지스터와 같은 특성을 갖는다(도 2, 도 3 및 도 4 참조).
도 8에 있어서 비어 홀의 수, 배선 길이 및 그 배치로부터 분명한 바와 같이, 본 실시 형태에 있어서 버스 토폴로지도 또한, 제 1 분기점(P1)을 통한 가상 직선(제 1 분기점(P1)을 통하도록 도시된 배선(L1)을 연장설치하여 이루어지는 선)을끼우고 선대칭으로되어 있다. 특히, 배선(L5a 및 L5b)은 서로 같은 배선 길이를 갖고 있고, 제 4 및 제 5 배선부는 각각, 제 2 및 제 3 분기점(P2, P3)을 통한 가상 직선을 경계로 하여, 각각에 접속된 노드를 선대칭으로 배치하도록 제 1 및 제 2 로컬 토폴로지를 형성하고 있다. 제 1 로컬 토폴로지는 제 2 로컬 토폴로지와 같고, 따라서 본 실시 형태에 의한 듀얼 T-브랜치 토폴로지도 또한, 상술한 제 1 실시 형태와 마찬가지로, 제 1 및 제 2 군에 관하여 균형이 취하여진 것으로 되어 있다.
상술한 바와 같이, 본 실시 형태에 의한 C/A 레지스터(40)는 전술한 제 1 실시 형태에 의한 C/A 레지스터와 동일한 것이다. 즉, 본 실시 형태에 의한 C/A 레지스터(40)도 또한, CMOS 인버터(41), CMOS 인버터(41)의 출력단에 시리얼로 접속된 저항치(R)의 저항(42) 및 CMOS 인버터(41)의 출력단에 일단이 접속되고 타단이 접지된 커패시터(43)를 구비하고 있다.
본 실시 형태에 있어서, C/A 레지스터(40)의 출력 단점(P0)에 시리얼로 접속된 저항치(RS)의 부가적인 저항(45)은 전술한 제 2 실시 형태와 같이 하여 선택·결정된다(도 5 및 도 6 참조). 특히, 본 실시 형태에 있어서는, 탑재 DRAM 디바이스 수가 4개인 것, 배선 임피던스가 63옴인 것, C/A버스 토폴로지가 상술한 듀얼 T-브랜치 토폴로지인 것으로부터, 시뮬레이션에 의해 최적의 출력 임피던스는 30옴으로 구하여 졌다. 그래서, CMOS 트랜지스터의 선형 영역에 있어서 온 저항이 5옴인 것, 저항(42)의 저항치가 15옴인 것을 고려하고, Rs = 10옴으로 정하고, ID-VD'특성에 있어서 선형 영역에 C/A 버스의 동작 전압 범위가 포함되도록 하여, 점(P4)으로부터 C/A 레지스터(40)측을 본 경우에 있어서의 출력 임피던스가 30옴으로 되도록 구성하고 있다. 또한, 이 저항(45)은 저항(42)과 마찬가지로 C/A 레지스터(40)에 내장되고 있어도 좋다. 또한, 이상 설명한 제 3 실시 형태에 있어서 메모리 모듈은 ECC 기능을 갖지 않는 것이었지만, 본 실시 형태에 있어서의 개념은, ECC 기능을 갖는 메모리 모듈에 대해서도 적용 가능하다. 구체적으로는, 다른 구성은 그대로로 하고, 제 1 군에 속하는 DRAM 디바이스의 수를 3으로 하고, 제 2 군에 속하는 DRAM 디바이스의 수를 2로 할 수도 있다. 또한, 상술한 제 3 실시 형태에 있어서는, 배선 임피던스를 63옴로 하여 설명해 왔지만, 5O 내지 65옴의 범위 내에 있으면 어떠한 값을 갖고 있어도 좋다.
[tR/tF 조정]
여기서, 도 9를 이용하여 C/A 레지스터(40)에 있어서 tR/tF 조정에 관해 언급한다. 도 9는 탑재 디바이스 수마다 tR/tF를 어느 정도로 조정하면 양호한 파형을 얻을 수 있는지에 관하여 검증한 결과를 나타낸다. 도 9에 있어서 Ron으로서 도시되는 저항치는, 도 1의 점(P0), 도 7 및 도 8에 있어서 점(P4)으로부터 C/A 레지스터(40)측을 본 경우에 있어서의 출력 임피던스이다. 도 9로부터 분명한 바와 같이, tR/tF가 O.9ns, 1.0ns, 2.0ns인 경우에 탑재 디바이스 수에 의하지 않고, 양호한 파형을 얻을 수 있다. 이와 같은 관점에서, 상술한 실시 형태에 있어서는, tR/tF를 1.0ns으로 설정하였다. 실제로는 제조 범위의 편차가 있다고 생각되기 때문에 tR/tF가 0.9ns 내지 2.Ons의 범위에 있으면 탑재 디바이스 수에 의하지 않고, 양호한 파형을 얻을 수 있다.
(제 4 실시 형태)
본 발명의 제 4 실시 형태에 의한 메모리 모듈은 상술한 제 1 실시 형태의 변형으로서, 더미 용량을 이용하지 않고 밸런스 조정을 행한 것으로 한 점을 제외하고, 제 1 실시 형태에 의한 메모리 모듈과 동일하다. 구체적으로는, 본 실시 형태에 있어서는, 제 2 배선부 및 제 4 배선부와 제 3 배선부 및 제 5 배선부에 있어서의 배선 길이에 차를 마련하고, 그것에 의해 임피던스 밸런스 조정을 행하고 있다.
보다 구체적으로는, 도 10에 도시된 예에 있어서 배선(L1, L5a, L5b, L7a, L7b, L8a, L8b, L9)은 각각 1.0mm, 15.0m m, 40.0mm, 52.0mm. 6.0mm. 6.0mm. 12.0mm. 1 2.0mm, 1.0mm이다. 즉, 배선(L5a와 L5b) 사이에는 12.0mm의 차가 있고, 또한, 제 2 분기점(P2)으로부터 DRAM 디바이스(3O3, 304, 307, 308)에 이르는 경로와 제 3 분기점(P3)으로부터 DRAM 디바이스(3O13, 3014, 3015, 3016)에 이르는 경로에 착안하면, 배선(L8a 및 L8b)과 배선(L7a 및 L7b) 사이에는, 각각, 6.0mm의 차가 있다. 이로써, 제 1 분기점(P1)으로부터 제1군측을 본 경우의 입력 임피던스와 제 1 분기점(P1)으로부터 제 2 군측을 본 경우의 입력 임피던스는 실질적으로 같게 되도록 조정된다.
또한, 이 제 4 실시 형태에 있어서 임피던스 조정은, 제 1 실시 형태뿐만 아니라, 제 2 및 제 3 실시 형태에도 적용할 수 있다.
상술한 제 1 내지 제 4 실시 형태에 의한 메모리 모듈의 시뮬레이션을 행한 바, 레지스터 내부의 출력용 트랜지스터의 출력단에 탑재 디바이스 수 등에 의해 저항치가 선택된 조정 저항을 시리얼로 접속되고, 탑재 디바이스 수에 의해 적절한 출력 임피던스를 실현한 바, tR/tF 조정을 행한 바, 종단 저항을 이용하지 않고 동작 주파수를 150MHz으로 한 경우라도 양호한 파형을 얻을 수 있다. 또한, 비교예로서 싱글 T-브랜치 토폴로지(제 2 분기점으로부터 파생된 제 1 로컬 토폴로지와 같은 토폴로지가 제 1 분기점으로부터 파생되고, 모든 DRAM 디바이스에 이르고 있는 토폴로지)의 경우에 대해서도 동일한 시뮬레이션을 행하였지만, 양호한 파형을 얻을 수 없었디.
이상, 여러 가지의 실시 형태를 통하여 본 발명의 메모리 모듈에 관해 설명하여 왔지만, 본 발명의 개념은 이들 실시 형태에 제한된 것은 아니다. 예를 들면, 제 1 내지 제 3 실시 형태에 있어서는, C/A 레지스터에 대하여 탑재 메모리 디바이스 수에 의존하지 않는 범용성을 갖게 하기 위해 가장 탑재 디바이스 수가 큰 18 디바이스 케이스를 기준으로 하여 C/A 레지스터에 내장된 저항(42)의 저항치를 정하고, 또한, 탑재 디바이스 수가 적은 경우에는 부가적으로 저항(44 또는 45)를 외부부착(外付)하는 것으로 하였지만, C/A 레지스터의 범용성을 고려하지 않고, 탑재 디바이스 수에 따른 저항치를 갖는 저항을 각 C/A 레지스터 내부에 내장하도록 하여도 좋다. 또한, 모든 실시 형태에 있어서, 저항(42)을 외부부착하는 것으로 하여도 좋다. 또는, 미리 상정된 탑재 디바이스 수의 각각에 대응하는 복수의 저항을C/A 레지스터 내부에 내장해 두고, 그 C/A 레지스터를 실제로 모듈에 실장할 때에 탑재 디바이스 수에 응하여 내장 저항의 선택을 하도록 하여도 좋다.
본 발명에 있어서, 출력 임피던스 조정용의 저항은 제 1 배선부(L1a 또는 L1)의 입력단보다 앞(즉, 모듈의 단자측)에 있으면 좋고, 이 조건에 따르고 있는 한, 종래의 C/A 레지스터에 대하여 어느 장소에 임피던스 조정용 저항을 삽입하여도 좋다. 이 의미에 있어서, 종래의 C/A 레지스터에 상당하는 것은 본 발명에 있어서 임피던스 조정용 저항도 포함한 것으로서, 본 발명에 있어서는 C/A 레지스터에 대하여 임피던스 조정용의 저항을 포함하게 한 개념으로서 C/A 레지스터 수단이라고 말한 용어를 이용한 것으로 한다.
또한, 상술한 실시 형태에 있어서는, 단지 버퍼뿐만 아니라, C/A 레지스터를 채용한 예에 관해 설명해 왔지만, 본 발명이 착안한 점은, 본 발명자들이 인지한 바와 같이 버퍼 섹션을 구성하는 C/A 레지스터 내부에 있어서 최종단에 구비되기 때문에 본 발명의 개념은 레지스터 메모리 모듈뿐만 아니라, 버퍼 메모리 모듈에도 적용 가능하다.

Claims (21)

  1. 메모리 모듈에 있어서,
    출력용 트랜지스터를 가지며 외부로부터 커맨드/어드레스 신호에 따라 내부 신호를 생성하는 커맨드/어드레스 레지스터 수단과,
    제 1 및 제 2 군으로 분할된 복수의 메모리 디바이스와,
    상기 커맨드/어드레스 레지스터 수단과 상기 복수의 메모리 디바이스를 접속하는 배선과,
    상기 커맨드/어드레스 레지스터 수단 및 상기 복수의 메모리 디바이스가 탑재된 기판을 구비하며,
    상기 배선은:
    상기 커맨드/어드레스 레지스터 수단으로부터 제 1 분기점까지 연장설치된 제 1 배선부와,
    상기 제 1 분기점으로부터 제 2 분기점까지 연장설치된 제 2 배선부와,
    상기 제 1 분기점으로부터 제 3 분기점까지 연장설치된 제 3 배선부와,
    상기 제 2 분기점으로부터 파생되고 상기 제 1 군에 속하는 상기 메모리 디바이스까지 이르는 제 4 배선부와,
    상기 제 3 분기점으로부터 파생되고 상기 제 2 군에 속하는 상기 메모리 디바이스까지 이르는 제 5 배선부를 갖는 배선을 포함하고,
    상기 커맨드/어드레스 레지스터 수단은:
    상기 제 1 배선부와의 접속점으로부터 상기 커맨드/어드레스 레지스터 수단을 본 경우에 있어서의 출력 임피던스가 상기 내부 신호의 동작 전압 범위 내에 있어서 실질적으로 일정하게 되도록 그 출력 임피던스의 조정을 행하기 위한 임피던스 조정 수단과,
    상기 내부 신호가 소정의 상승 시간/하강 시간을 갖도록 그 내부 신호의 상승 시간/하강 시간을 조정하기 위한 상승 시간/하강 시간 조정 수단을 구비한 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 디바이스 및 상기 배선의 쌍방이 모두 종단되지 않은 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 커맨드/어드레스 레지스터 수단은 상기 출력용 트랜지스터를 포함하고 또한 레지스터 출력단을 갖는 커맨드/어드레스 레지스터와, 상기 임피던스 조정 수단으로서 상기 레지스터 출력단에 시리얼로 접속된 저항을 구비하는 것을 특징으로 하는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 커맨드/어드레스 레지스터 수단은 상기 임피던스 조정 수단으로서 저항을 포함한 커맨드/어드레스 레지스터로 이루어진 것을 특징으로 하는 메모리 모듈.
  5. 제 1 항에 있어서,
    상기 임피던스 조정 수단은 제 1 및 제 2 저항을 구비하고, 상기 커맨드/어드레스 레지스터 수단은 레지스터 출력단을 갖는 커맨드/어드레스 레지스터이고, 상기 출력용 트랜지스터 및 그 출력용 트랜지스터의 출력단과 상기 레지스터 출력단과의 사이에 시리얼로 구비된 상기 제 1 저항을 포함한 커맨드/어드레스 레지스터와, 상기 레지스터 출력단에 시리얼로 접속된 상기 제 2 저항을 구비한 것을 특징으로 하는 메모리 모듈.
  6. 제 5 항에 있어서,
    상기 제 1 저항의 저항치는 상기 복수의 메모리 디바이스의 수로서 상정 가능한 수를 고려하고 나서 가장 낮은 값으로 설정되어 있고, 또한, 상기 제 2 저항의 저항치는 상기 출력 임피던스의 조정을 실현하기 위해 상기 제 1 저항의 저항치에 더하여져야 할 값으로 설정되어 있는 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 커맨드/어드레스 레지스터는 상기 상승 시간/하강 시간 조정 수단으로서 커패시터를 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 임피던스 조정 수단은 상기 기판에 탑재된 상기 메모리 디바이스의 수에 따라 상기 출력 임피던스를 조정하는 것을 특징으로 하는 메모리 모듈.
  9. 제 3 항 또는 제 4 항에 있어서,
    상기 저항의 저항치는 상기 출력용 트랜지스터의 온상태의 저항보다 큰 것을 특징으로 하는 메모리 모듈.
  10. 제 5 항에 있어서,
    상기 제 1 및 제 2 저항 소자의 합성 저항치는 상기 출력용 트랜지스터의 온 상태의 저항보다 큰 것을 특징으로 하는 메모리 모듈.
  11. 제 1 항에 있어서,
    상기 소정의 상승 시간/하강 시간은 상기 복수의 메모리 디바이스의 수로서 상정 가능한 수에 의하지 않고 일정한 것을 특징으로 하는 메모리 모듈.
  12. 제 11 항에 있어서,
    상기 내부 신호의 주파수는 100MHz 이상인 것을 특징으로 하는 메모리 모듈.
  13. 제 12 항에 있어서,
    상기 소정의 상승 시간/하강 시간은 0.9 내지 2.0ns인 것을 특징으로 하는 메모리 모듈.
  14. 제 1 항에 있어서,
    상기 제 1 군에 속하는 상기 메모리 디바이스의 수가 상기 제 2 군에 속하는 상기 메모리 디바이스의 수보다 소정 수만큼 크고 또한, 모든 메모리 디바이스가 실질적으로 서로 같은 입력 용량을 갖고 있는 메모리 모듈로서,
    각각에 상기 입력 용량에 실질적으로 같은 용량을 갖는 상기 소정 수의 더미 용량으로서, 제 2 군에 속하는 상기 메모리 디바이스와 함께 상기 제 5 배선부에 접속된 더미 용량을 구비하고,
    상기 제 2 분기점으로부터 상기 제 1 군에 속하는 상기 메모리 디바이스측을 본 경우의 합성 임피던스와, 상기 제 3 분기점으로부터 상기 제 2 군에 속하는 상기 메모리 디바이스 및 상기 더미 용량을 본 경우의 합성 임피던스가 서로 같은 것을 특징으로 하는 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 제 2 배선부와 상기 제 3 배선부가 서로 같은 배선 임피던스를 갖고 또한, 상기 제 4 배선부와 상기 제 5 배선부가 서로 같은 배선 임피던스를 갖는 것을 특징으로 하는 메모리 모듈.
  16. 제 14 항에 있어서,
    상기 제 4 배선부는 상기 제 2 분기점을 통하는 제 1 가상적인 선을 경계로 하여 상기 제 1 군의 상기 메모리 디바이스로 된 노드를 선대칭으로 배치되도록 로컬 토폴로지를 형성하고, 상기 제 5 배선부는 상기 제 3 분기점을 통하는 제 2 가상적인 선을 경계로 하여 상기 제 2 군의 상기 메모리 디바이스와 상기 소정 수의 더미 용량으로 된 노드를 선대칭으로 배치되도록 로컬 토폴로지를 형성하고 있는 것을 특징으로 하는 메모리 모듈.
  17. 제 1 항에 있어서,
    상기 제 1 군에 속하는 상기 메모리 디바이스의 수가 상기 제 2 군에 속하는 상기 메모리 디바이스의 수보다 소정 수만큼 크고, 또한 모든 메모리 디바이스가 실질적으로 서로 같은 입력 용량을 갖고 있는 메모리 모듈로서,
    상기 제 1 분기점으로부터 상기 제 1 군에 속하는 상기 메모리 디바이스측을 본 경우에 있어서의 합성 임피던스와, 상기 제 1 분기점으로부터 상기 제 2 군에 속하는 상기 메모리 디바이스측을 본 경우에 있어서의 합성 임피던스가 서로와 같게 되도록 상기 제 2 내지 제 5 배선부에 있어서의 배선 길이가 조정되어 있는 것을 특징으로 하는 메모리 모듈.
  18. 제 1 항에 있어서,
    상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 8 또는 10중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 8이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 실질적으로 50 내지 65옴의 범위에 속하고, 상기 출력 임피던스는 20옴±2O%인 것을 특징으로 하는 메모리 모듈.
  19. 제 1 항에 있어서,
    상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 4 또는 5중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 4이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 5O 내지 65옴의 범위에 속하고, 상기 출력 임피던스는 25옴±20%인 것을 특징으로 하는 메모리 모듈.
  20. 제 1 항에 있어서,
    상기 제 1 군에 속하는 상기 메모리 디바이스의 수는 2 또는 3중 어느 하나이고, 상기 제 2 군에 속하는 상기 메모리 디바이스의 수는 2이고, 상기 제 1 내지 제 5 배선부의 배선 임피던스는 5O 내지 65옴의 범위에 속하고, 상기 출력 임피던스는 3O옴±20%인 것을 특징으로 하는 메모리 모듈.
  21. 제 1 항에 있어서,
    상기 커맨드/어드레스 레지스터 수단 대신에 상기 임피던스 조정 수단과 상기 상승 시간/하강 시간 조정 수단을 구비한 버퍼 수단을 갖는 것을 특징으로 하는 메모리 모듈.
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