JP3808335B2 - メモリモジュール - Google Patents
メモリモジュール Download PDFInfo
- Publication number
- JP3808335B2 JP3808335B2 JP2001226566A JP2001226566A JP3808335B2 JP 3808335 B2 JP3808335 B2 JP 3808335B2 JP 2001226566 A JP2001226566 A JP 2001226566A JP 2001226566 A JP2001226566 A JP 2001226566A JP 3808335 B2 JP3808335 B2 JP 3808335B2
- Authority
- JP
- Japan
- Prior art keywords
- memory module
- wiring
- impedance
- group
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】
本発明は、一の基板上に複数のメモリデバイスを搭載してなるメモリモジュールに関し、特に、レジスタ付メモリモジュール又はバッファ付メモリモジュールに関する。
【０００２】
【従来の技術】
レジスタ付メモリモジュールとは、基板上に複数のメモリデバイスに共通のコマンド／アドレス（Ｃ／Ａ）レジスタを有するタイプのメモリモジュールである。ここで、Ｃ／Ａレジスタは、メモリモジュールに送られてきたコマンド信号やアドレス信号をラッチし（一時的に格納し）、そのラッチした（一時的に格納した）コマンド信号やアドレス信号を対応するメモリデバイスに対して内部信号として出力する。
【０００３】
一般に、パーソナルコンピュータ等に使用されるメモリモジュールの数は複数であり、しかも、各メモリモジュール上には複数のメモリデバイスが搭載されている。このため、それら全てのメモリデバイスに対してＣＰＵ又はチップセット（メモリコントローラ）からＣ／Ａ信号を直接供給することとすると、Ｃ／Ａ信号は大きな容量負荷を駆動しなければならないこととなる。そこで、これらの容量負荷を軽減させるため、各メモリモジュール毎にＣ／Ａレジスタが設けられている。これにより、一つのメモリモジュール上に搭載されたメモリデバイスは、それと同じメモリモジュール上に搭載されたレジスタにより駆動されることとなり、一方、ＣＰＵ又はチップセット側から見た場合におけるそのメモリモジュール上の負荷は該Ｃ／Ａレジスタのみとなる。
【０００４】
従来、Ｃ／Ａレジスタと複数のメモリデバイスとを接続するバス（以下、「内部Ｃ／Ａバス」という）のトポロジに関し、種々の提案がなされている。代表的なバストポロジとしては、一段階層を有するトポロジ（以下、本明細書において「シングルＴ−ブランチトポロジ」という。）と、二段階層を有するトポロジ（以下、本明細書において「デュアルＴ−ブランチトポロジ」という。）とが知られている。後者の例としては、http://www.chips.ibm.com/products/memoryにて示されるＷｅｂサイトにて入手可能な“ＤＤＲ ＳＤＲＡＭ Ｒｅｇｉｓｔｅｒｄ ＤＩＭＭ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ−Ｒｅｖｉｓｉｏｎ１．０”に開示されているものが挙げられる。デュアルＴ−ブランチトポロジは、デバイス搭載数が多い場合において、Ｃ／Ａレジスタから各デバイスに対する信号伝搬上の遅延量の差を少なくできる点で、シングルＴ−ブランチトポロジと比較して有利である。
【０００５】
【発明が解決しようとする課題】
近年、メモリデバイスの分野においては、データ転送速度の向上が強く望まれており、それに伴って、コマンド信号／アドレス信号の周波数を高くする必要がある。
【０００６】
高周波動作に対応するために、バス線を終端する技術も知られているが、この技術によると消費電力が大きくなるという欠点がある。
【０００７】
本発明は、レジスタ付メモリモジュールにおいて、無終端のデュアルＴ−ブランチトポロジを採用し、高周波動作に対応することのできるように改良されたレジスタ付メモリモジュールを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の発明者は、上述した課題を解決すべく、現行の製品を高周波数で動作させるシミュレーションを行った。詳しくは、現行の製品は、６７ＭＨｚで動作するＣ／Ａレジスタ付メモリモジュールであり、これを１５０ＭＨｚで動作させるシミュレーションを行った。しかし、無終端では、Ｃ／Ａレジスタの出力用トランジスタであるＭＯＳトランジスタのサイズを様々に変化させても、良好な波形は得られなかった。一般に良好な波形を得るためには終端すれば良いことが知られているが、この技術によると、消費電力が大きくなるという他の問題が生じてしまうことから、終端抵抗を用いずに良好な波形を得る方法はないかと思考した。
【０００９】
通常、この種のシミュレーションを開始する際には、トポロジの波形入力に相当するインピーダンス（例えば、レジスタ付メモリモジュールにおいては、Ｃ／Ａレジスタの出力用トランジスタに相当する箇所のインピーダンスであり、内部Ｃ／Ａバス入力端からＣ／Ａレジスタを見た場合のＣ／Ａレジスタの出力インピーダンス）を、抵抗素子に置換えて、波形調査等を行う。様々なトポロジーの調査を行うために、上述のような抵抗素子の配置によって出力インピーダンスを仮定しシミュレーションを行った結果、シングルＴ−ブランチトポロジではなくデュアルＴ−ブランチトポロジにおいて、無終端で、周波数を１５０ＭＨｚに上げても、良好な波形を得ることができた。
【００１０】
その後さらに、より現実にそうように、抵抗素子で仮定していた出力インピーダンスをＭＯＳトランジスタに置換えてシミュレーションを行ったが、良好な波形を得ることはできなかった。
【００１１】
考察を重ねた結果、上述した問題の原因をトランジスタのオン抵抗が一定でない（トランジスタが線形領域で動作していない）ことにあると想定した。すなわち、上記問題は、内部Ｃ／Ａバスの入力端からＣ／Ａレジスタを見た場合における出力インピーダンスが一定でないことに起因するものと推定し、この出力インピーダンスを実質的に一定とした状態でバス駆動を行うこととすれば問題が解消できるものと考えた。その考察に基づき、出力インピーダンスが実質的に一定となるように、出力用ＭＯＳトランジスタの出力端にシリアルに抵抗を設けるようにして、再度シミュレーションを行った。しかし、良好な結果は得られなかった。
【００１２】
更に考察を重ね、出力波形の傾き、すなわち立上り時間／立下り時間（以下、「ｔＲ／ｔＦ」と略す。）も良好な波形に寄与することを見出した。
【００１３】
本発明の発明者は、更に、モジュール搭載デバイス数を変えながら、検証を続け、出力インピーダンスが該デバイス数に依存することを見出した。
【００１４】
本発明は、上述した考察及びその結果に基づき、先に掲げた課題を解決するための具体的手段として、以下に示すメモリモジュールを提供する。
【００１５】
すなわち、本発明によれば、第１のメモリモジュールとして、出力用トランジスタを有し且つ外部からのコマンド／アドレス信号に応じて内部信号を生成するコマンド／アドレスレジスタ手段と、第１及び第２の群にグループ化された複数のメモリデバイスと、前記コマンド／アドレスレジスタ手段と前記複数のメモリデバイスとを接続する配線と、前記コマンド／アドレスレジスタ手段及び前記複数のメモリデバイスが搭載された基板とを有するメモリモジュールであって、
前記配線は、前記コマンド／アドレスレジスタ手段から第１分岐点まで延設された第１配線部と、前記第１分岐点から第２分岐点まで延設された第２配線部と、前記第１分岐点から第３分岐点まで延設された第３配線部と、前記第２分岐点から派生し前記第１の群に属する前記メモリデバイスまで至る第４配線部と、前記第３分岐点から派生し前記第２の群に属する前記メモリデバイスまで至る第５配線部とを有する配線とを有しており、
前記コマンド／アドレスレジスタ手段は、
前記第１配線部との接続点から当該コマンド／アドレスレジスタ手段を見た場合における出力インピーダンスが前記内部信号の動作電圧範囲内において実質的に一定となるように、該出力インピーダンスの調整を行うためのインピーダンス調整手段を備え、
前記インピーダンス調整手段は、当該コマンド／アドレス手段が有するレジスタ出力端にシリアルに接続された抵抗で構成され、
前記出力インピーダンスは、前記第１の群に属する前記メモリデバイスの数と、前記第２の群に属する前記メモリデバイスの数によって、前記第１乃至第５の配線部の配線インピーダンスより小さい値で、１６オームから３６オームの範囲から選択され、
前記コマンド／アドレスレジスタ手段は、さらに
前記内部信号が所定の立上り時間／立下り時間を有するように、該内部信号の立上り時間／立下り時間を調整するための立上り時間／立下り時間調整手段を備え、
前記立上り時間／立下り時間調整手段は、前記レジスタ出力端に接続されたキャパシタで構成され、
前記所定の立上り時間／立下り時間は、０．９〜２．０ｎｓである、
ことを特徴とするメモリモジュールが得られる。
【００１６】
また、本発明によれば、第２のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は８又は１０のいずれかであり、前記第２の群に属する前記メモリデバイスの数は８であり、前記第１乃至第５配線部の配線インピーダンスは実質的に５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２０オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１７】
また、本発明によれば、第３のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は４又は５のいずれかであり、前記第２の群に属する前記メモリデバイスの数は４であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２５オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１８】
また、本発明によれば、第４のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は２又は３のいずれかであり、前記第２の群に属する前記メモリデバイスの数は２であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、３０オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１９】
更に、本発明によれば、第５のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記複数のメモリデバイス及び前記配線の双方とも終端されていない、ことを特徴とするメモリモジュールが得られる。
【００２０】
また、本発明によれば、第６のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段は、前記インピーダンス調整手段として、前記出力トランジスタの出力端と前記レジスタ出力端の間にシリアルに設けられた抵抗を有するコマンド／アドレスレジスタからなる、ことを特徴とするメモリモジュールが得られる。
【００２１】
また、本発明によれば、第７のメモリモジュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、第１および第２の抵抗を備えており、
前記コマンド／アドレスレジスタ手段は、レジスタ出力端を有するコマンド／アドレスレジスタであって、前記出力用トランジスタ及び該出力用トランジスタの出力端と前記レジスタ出力端との間にシリアルに設けられた前記第１の抵抗を含むコマンド／アドレスレジスタと、前記レジスタ出力端にシリアルに接続された前記第２の抵抗とを備えている、
ことを特徴とするメモリモジュールが得られる。
【００２２】
また、本発明によれば、第８のメモリモジュールとして、前記第７のメモリモジュールにおいて、前記第１の抵抗の抵抗値は、前記複数のメモリデバイスの数として想定可能な数を考慮した上で、最も低い値に設定されており、且つ、前記第２の抵抗の抵抗値は、前記出力インピーダンスの調整を実現するために前記第１の抵抗の抵抗値に加えられるべき値に設定されている、ことを特徴とするメモリモジュールが得られる。
【００２３】
また、本発明によれば、第９のメモリモジュールとして、前記第６のメモリモジュールにおいて、前記抵抗の抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュールが得られる。
【００２４】
また、本発明によれば、第１０のメモリモジュールとして、前記第７のメモリモジュールにおいて、前記第１及び第２の抵抗素子の合成抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュールが得られる。
【００２５】
更に、本発明によれば、第１１のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記所定の立上り時間／立下り時間は、前記複数のメモリデバイスの数として想定可能な数によらず、一定である、ことを特徴とするメモリモジュールが得られる。
【００２６】
また、本発明によれば、第１２のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記内部信号の周波数は１００ＭＨｚ以上である、ことを特徴とするメモリモジュールが得られる。
【００２８】
また、本発明によれば、第１３のメモリモジュールとして、前記第１のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
夫々に前記入力容量に実質的に等しい容量を有する前記所定数のダミー容量であって、第２の群に属する前記メモリデバイスと共に、前記第５配線部に接続されたダミー容量を更に備えており、
前記第２分岐点から前記第１の群に属する前記メモリデバイス側を見た場合の合成インピーダンスと、前記第３の分岐点から前記第２の群に属する前記メモリデバイス及び前記ダミー容量を見た場合の合成インピーダンスとが互いに等しい、
ことを特徴とするメモリモジュールが得られる。
【００２９】
また、本発明によれば、第１４のメモリモジュールとして、前記第１３のメモリモジュールにおいて、前記第２配線部と前記第３配線部とが互いに等しい配線インピーダンスを有し、且つ、前記第４配線部と前記第５配線部とが互いに等しい配線インピーダンスを有する、ことを特徴とするメモリモジュールが得られる。
【００３０】
また、本発明によれば、第１５のメモリモジュールとして、前記第１３のメモリモジュールにおいて、
前記第４配線部は、前記第２分岐点を通る第１の仮想的な線を境にして前記第１の群の前記メモリデバイスからなるノードを線対称に配置するようなローカル・トポロジーを形成しており、
前記第５配線部は、前記第３分岐点を通る第２の仮想的な線を境にして前記第２の群の前記メモリデバイスと前記所定数のダミー容量とからなるノードを線対称に配置するようなローカル・トポロジーを形成している
ことを特徴とするメモリモジュールが得られる。
【００３１】
また、本発明によれば、第１６のメモリモジュールとして、前記第１のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
前記第１分岐点から前記第１の群に属する前記メモリデバイス側を見た場合における合成インピーダンスと、前記第１分岐点から前記第２の群に属する前記メモリデバイス側を見た場合における合成インピーダンスとが互いに等しくなるように、前記第２乃至第５配線部における配線長が調整されている
ことを特徴とするメモリモジュールが得られる。
【００３５】
更に、本発明によれば、第１７のモジュールとして、前記第１のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段に代えて、前記インピーダンス調整手段と前記立上り時間／立下り時間調整手段を備えるバッファ手段を有する、ことを特徴とするメモリモジュールが得られる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態によるメモリモジュールについて、図面を参照しながら、詳細に説明する。なお、以下に示すメモリモジュールは、２００〜４００ＭＨｚクラスの基準クロック周波数で動作するものであり、且つ、コマンド／アドレスレジスタは１００〜２００ＭＨｚクラスで動作するものであり、更に、メモリデバイスとしてＤＲＡＭデバイスを搭載したタイプのものであるが、他のメモリモジュールに対する適用可能性を排除する趣旨ではない。また、抵抗値等も代表値で記載されているが、量産性を考えて±２０％程度のバラツキを含むものである。
【００３７】
（第１の実施の形態）
図１に示されるように、本発明の第１の実施の形態によるメモリモジュール１０は、基板２０上に１８個のＤＲＡＭデバイス３０１〜３０１８とＣ／Ａレジスタ４０を搭載してなるものである。ＤＲＡＭデバイス３０１〜３０１８は、同じ特性を有するＥＣＣ機能付のものであり、本実施の形態においては、２つの群にグループ化されている。第１の群は、ＤＲＡＭデバイス３０１〜３０１０からなり、第２の群は、ＤＲＡＭデバイス３０１１〜３０１８からなる。すなわち、第１の群に属するＤＲＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイスの数より大きく、両者の差は２である。なお、かかるメモリモジュール１０には、コマンド／アドレス信号線の他に、電源線、データ線が設けられているが、説明を明瞭なものとするため、以下においては、特にコマンド／アドレス信号線に着目して説明する。
【００３８】
Ｃ／Ａレジスタ４０の出力端点Ｐ０とＤＲＡＭデバイス３０１〜３０１８とは配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１ａ、Ｌ１ｂ及びビアホールＶｉａからなり、Ｃ／Ａレジスタ４０の出力端点Ｐ０から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から派生し、その派生した部分は夫々第１の群に属するＤＲＡＭデバイス３０１〜３０１０に至る。第５配線部は、第３分岐点Ｐ３から派生し、その派生した部分はそれぞれ第２の群に属するＤＲＡＭデバイス３０１１〜３０１８に至る。
【００３９】
より具体的には、図示された例において配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。また、本実施の形態におけるビアホールＶｉａの概略等価図は、図２に示される。
【００４０】
本実施の形態においては、２つのダミー容量５０，５１が第２の群に属するＤＲＡＭデバイス３０１１〜３０１８と同様に第５配線部に接続されている。このダミー容量５０，５１は、ＤＲＡＭデバイスの入力容量と実質的に等しい容量値を有する、すなわち、ＤＲＡＭデバイスの等価入力容量である。本実施の形態におけるＤＲＡＭデバイスの入力部の等価回路図は、図３に示される。図示されたＤＲＡＭデバイスの等価入力容量は２．０ｐＦであり、従って、本実施の形態においては、ダミー容量５０，５１の値も２．０ｐＦとされている。このようなダミー容量を設けたことから、本実施の形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス３０１〜３０１０側を見た場合における合成インピーダンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０１１〜３０１８及びダミー容量５０，５１側を見た場合における合成インピーダンスとが互いに実質的に等しくなっている。すなわち、第２分岐点Ｐ２における入力インピーダンスと第３分岐点Ｐ３における入力インピーダンスとは互いに実質的に等しい。
【００４１】
図１におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジは、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１ａ，Ｌ１ｂを延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有している。第４配線部は、第２分岐点Ｐ２を通る仮想直線（図示されたＤＲＡＭデバイス３０５，３０６間を通る線）を境界としてＤＲＡＭデバイス３０１〜３０１０からなるノードを線対称に配置するような第１のローカル・トポロジを形成しており、第５配線部は、第３分岐点Ｐ３を通る仮想直線（図示されたダミー容量５０，５１間を通る線）を境界としてＤＲＡＭデバイス３０１１〜３０１８及びダミー容量５０，５１からなるノードを線対称に配置するような第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジは、第１及び第２の群に関し、バランスのとれたものとなっている。
【００４２】
図４を参照すると、本実施の形態によるＣ／Ａレジスタ４０は、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力端にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力端に一端を接続され他端を接地されたキャパシタ４３とを備えている。本実施の形態によるＣＭＯＳインバータ４１を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、夫々、線形領域におけるオン抵抗が５オームの特性を持つサイズを有している。なお、抵抗４２の後段に描かれている８オームの抵抗、２．０ｐＦ及び０．１ｐＦのキャパシタ、３．０ｎＨのインダクタは、抵抗４２からＣ／Ａレジスタ４０の出力端点Ｐ０までのパッケージ等の寄生インピーダンス等を示す等価回路である。また、単なるバッファではなくＣ／Ａレジスタの場合、実際には、ＣＭＯＳインバータ４１の前段にフリップフロップ等の内部信号生成回路が設けられているが、本実施の形態においては説明の簡略化のため省略されている。
【００４３】
本実施の形態において、抵抗４２の抵抗値Ｒは、第１配線部Ｌ１ａの入力端（即ち、本実施の形態においてはＣ／Ａレジスタ４０の出力端点Ｐ０）からＣ／Ａレジスタ４０側を見た場合におけるＣ／Ａレジスタ４０側の出力インピーダンスが動作電圧範囲内において一定となるようにして定められる。換言すれば、本実施の形態においては、第１配線部Ｌ１ａの入力端（Ｃ／Ａレジスタ４０の出力端点Ｐ０）における電流−電圧特性が線形となるようにして、抵抗４２の抵抗値Ｒが定められている。
【００４４】
ここで、このＣ／Ａレジスタ４０側の出力インピーダンスと抵抗４２の抵抗値Ｒとの関係について、図５及び図６を参照して説明する。なお、図５はＣ／Ａレジスタ４０の出力段を構成するＣＭＯＳインバータのうち、ｎＭＯＳトランジスタに関するものであり、図６は同ＣＭＯＳインバータのうち、ｐＭＯＳトランジスタに関するものである。また、図５及び図６において、ＩＤ、ＶＤとして示されるものは、これらｎＭＯＳトランジスタ及びｐＭＯＳトランジスタにおけるドレイン電流及びドレイン電圧であり、ＶＤ′として示されるものは、第１配線部Ｌ１ａの入力側端点（本実施の形態においてはＣ／Ａレジスタ４０の出力端点Ｐ０であり、後述する第２及び第３の実施の形態においては点Ｐ４である：図５及び図６には第２及び第３の実施の形態に関するものも描かれている）における電圧である。
【００４５】
一般に、ＭＯＳトランジスタのＶＤ−ＩＤ特性は抵抗領域（線形領域）と飽和領域（ピンチオフ領域）とからなる。また、理想的には、飽和領域におけるドレイン電流ＩＤはドレイン電圧ＶＤによらず一定となる。すなわち、トランジスタのオン抵抗がドレイン電圧ＶＤにより変化することとなる。例えば、図５及び図６に示されたＩＤ−ＶＤ特性においては、０〜±０．３Ｖ程度の範囲が線形領域であり、その後、ドレイン電圧ＶＤの変化に対してドレイン電流ＩＤが緩やかにしか変化しない領域が飽和領域である。なお、図示されたｎＭＯＳ及びｐＭＯＳトランジスタのオン抵抗（線形領域におけるＭＯＳトランジスタの動作時の抵抗値）は、５オームである。
【００４６】
これに対して、本実施の形態における内部Ｃ／Ａバスの動作電圧範囲、すなわち内部信号の振れ幅は、０〜１．８Ｖであり、図５及び図６からの明らかなように、ｎＭＯＳ及びｐＭＯＳのいずれのトランジスタ関しても線形領域のみでは対応できず、飽和領域にも及んでいる。
【００４７】
前述の通り、本発明の発明者は、このオン抵抗の変化が高周波動作時における良好な波形が得られないことの原因と考え、上記のようにして選択された抵抗値の抵抗４２を出力用トランジスタの出力端にシリアルに接続することとした。
【００４８】
これにより、図５及び図６に示されるように、ｎＭＯＳ又はｐＭＯＳトランジスタのドレイン電圧ＶＤのとりうる最大値又は最小値は、夫々、抵抗４２により降圧又は昇圧された電位となり、その電圧範囲はｎＭＯＳ又はトランジスタのＩＤ−ＶＤ特性上、線形領域に含まれることとなる。その一方、第１配線部Ｌ１ａ側から見た場合に擬似的なドレイン電圧と見える出力端点Ｐ０の電位ＶＤ′に関して言えば、内部Ｃ／Ａバスの動作電圧範囲がＩＤ−ＶＤ′特性の線形領域内に含まれることとなる。即ち、第１配線部Ｌ１ａの入力端点からＣ／Ａレジスタ４０を見た場合における出力インピーダンスが一定とみなせる範囲内に、動作電圧範囲が含まれている。
【００４９】
より具体的には、抵抗４２の抵抗値Ｒは、前述のバス・トポロジ、具体的には搭載ＤＲＡＭデバイス数及び配線インピーダンス等により定められる。または、抵抗４２の抵抗値Ｒは、Ｃ／Ａレジスタ４０の出力端点Ｐ０からＤＲＡＭデバイス３０１〜３０１８側を見た場合における入力インピーダンスとの関係から定められる。本実施の形態においては、搭載ＤＲＡＭデバイス数が１８個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適インピーダンスは２０オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであることを考慮して、Ｒ＝１５オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし、Ｃ／Ａレジスタ４０の出力端点Ｐ０における出力インピーダンスが２０オームとなるように構成している。
【００５０】
なお、この抵抗４２は、Ｃ／Ａレジスタ４０に内蔵されているが、これをＣ／Ａレジスタ４０の出力端点Ｐ０と配線Ｌ１ａとの間にシリアルに挿入しても良い。
【００５１】
本実施の形態のＣ／Ａレジスタ４０において、キャパシタ４３は、パルス信号のｔＲ／ｔＦ調整のために設けられたｔＲ／ｔＦ調整器である。ＣＭＯＳインバータ４１の出力段に設けられたキャパシタ４３は、ＣＭＯＳインバータ４１の出力するパルスの波形を“なまらせる”役割を果たす。すなわち、キャパシタ４２の存在により、ＣＭＯＳインバータ４１の出力する理想的な方形パルスは、波形変形され、点ＰＳにおいて、所定のｔＲ／ｔＦ（１ｎｓ）を有する台形パルスとなる。上記した抵抗４２を設けることに加え、このようなｔＲ／ｔＦ調整を行うことにより、より良好な波形が得られる。なお、このｔＲ／ｔＦ調整については、後に詳細に説明する。
【００５２】
以上説明した第１の実施の形態は、他の構成をそのままとして、ＥＣＣ機能を有さないメモリモジュールに適用可能である。この場合、ＤＲＡＭデバイスの搭載数は、１６個となり、第１の群及び第２の群の各群に属するＤＲＡＭデバイス搭載数は互いに等しいものとなる。
【００５３】
また、第１の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００５４】
（第２の実施の形態）
本発明の第２の実施の形態によるメモリモジュールは、搭載デバイス数を９個としたことに伴って、上述した第１の実施の形態を変形したものである。
【００５５】
図７に示されるように、本発明の第２の実施の形態によるメモリモジュール１１は、基板２１上に９個のＤＲＡＭデバイス３０２１〜３０２９、Ｃ／Ａレジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列接続された抵抗値Ｒｓの付加的な抵抗４４を搭載してなるものである。ＤＲＡＭデバイス３０２１〜３０２９は、同じ特性を有するＥＣＣ機能付のものであり、本実施の形態においては、２つの群にグループ化されている。第１の群は、ＤＲＡＭデバイス３０２１〜３０２５からなり、第２の群は、ＤＲＡＭデバイス３０２６〜３０２９からなる。すなわち、第１の群に属するＤＲＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイスの数より大きく、両者の差は１である。
【００５６】
付加的な抵抗４４の端点Ｐ４とＤＲＡＭデバイス３０２１〜３０２９とは配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１及びビアホールＶｉａからなり、付加的な抵抗４４の出力側端点Ｐ４から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から派生し、その派生した部分は夫々第１の群に属するＤＲＡＭデバイス３０２１〜３０２５に至る。第５配線部は、第３分岐点Ｐ３から派生し、その派生した部分はそれぞれ第２の群に属するＤＲＡＭデバイス３０２６〜３０２９に至る。
【００５７】
より具体的には、図示された例において配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。なお、本実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタは、第１の実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を有する（図２、図３及び図４参照）。
【００５８】
本実施の形態においては、第１の群と第２の群との間のデバイス数の差を埋めるべく、等価入力容量２．０ｐＦのダミー容量５２が第２の群に属するＤＲＡＭデバイス３０２６〜３０２９と同様に第５配線部に接続されている。その結果、本実施の形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス３０２１〜３０２５側を見た場合における合成インピーダンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０２６〜３０２９及びダミー容量５２側を見た場合における合成インピーダンスとが互いに実質的に等しくなっている。
【００５９】
図７におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１を延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有しており、第４及び第５配線部は、夫々、第２及び第３分岐点Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続されたノードを線対称に配置するような第１及び第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジもまた、上述した第１の実施の形態と同様に、第１及び第２の群に関し、バランスのとれたものとなっている。
【００６０】
上述のように、本実施の形態によるＣ／Ａレジスタ４０は、前述の第１の実施の形態によるＣ／Ａレジスタと同じものである。すなわち、本実施の形態によるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力段にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力段に一端を接続され他端を接地されたキャパシタ４３とを備えている。
【００６１】
本実施の形態において、Ｃ／Ａレジスタ４０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの付加的な抵抗４４は、Ｃ／Ａレジスタ４０に内蔵された抵抗値Ｒの抵抗４２と共に、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスを定めるものであり、その決定の原理は、上述した第１の実施の形態と同じである（図５及び図６参照）。すなわち、抵抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、Ｃ／Ａレジスタ４０における出力用トランジスタと合わせ、所定のパルス振幅に関して、出力インピーダンスが一定となるようにして選択されている。換言すれば、本実施の形態においては、第１配線部Ｌ１の入力端（点Ｐ４）における電流−電圧特性が線形となるようにして、合成抵抗の抵抗値（Ｒ＋Ｒｓ）が定められている。
【００６２】
本実施の形態において、抵抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、第１の実施の形態における抵抗４２の抵抗値Ｒの定め方と同様にして、定められる。また、抵抗値Ｒｓは、前述の条件を満たすようにして選択された合成抵抗の抵抗値から、抵抗４２の抵抗値Ｒを引いて得られる。本実施の形態においては、搭載ＤＲＡＭデバイス数が９個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適の出力インピーダンスは２５オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであること、抵抗４２の抵抗値が１５オームであることを考慮して、Ｒｓ＝５オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし（図５及び図６参照）、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスが２５オームとなるように構成している。なお、この抵抗４４は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されていても良い。
【００６３】
以上説明した第２の実施の形態は、他の構成をそのままとして、ＥＣＣ機能を有さないメモリモジュールに適用可能である。この場合、ＤＲＡＭデバイスの搭載数は、８個となり、第１の群及び第２の群の各群に属するＤＲＡＭデバイス搭載数は互いに等しいものとなる。
【００６４】
また、第２の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００６５】
（第３の実施の形態）
本発明の第３の実施の形態によるメモリモジュールは、搭載デバイス数を４個としたことに伴って、上述した第１の実施の形態を変形したものである。
【００６６】
図８に示されるように、本発明の第３の実施の形態によるメモリモジュール１２は、基板２２上に４個のＤＲＡＭデバイス３０３１〜３０３４、Ｃ／Ａレジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列接続された抵抗値Ｒｓの付加的な抵抗４５を搭載してなるものである。ＤＲＡＭデバイス３０３１〜３０３４は、同じ特性を有するものであり、本実施の形態においては、互いに等しい数のＤＲＡＭデバイスで構成されるようにして、２つの群にグループ化されている。
【００６７】
付加的な抵抗４５の端点Ｐ４とＤＲＡＭデバイス３０３１〜３０３４とは配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１及びビアホールＶｉａからなり、付加的な抵抗４５の出力側端点Ｐ４から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から２つに派生し、その派生した一方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３１に至り、他方（配線Ｌ８ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３２に至る。第５配線部は、第３分岐点Ｐ３から２つに派生し、その派生した一方（配線Ｌ８ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３３に至り、他方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３４に至る。
【００６８】
より具体的には、図示された例において配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。なお、本実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタは、第１の実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を有する（図２、図３及び図４参照）。
【００６９】
図８におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１を延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有しており、第４及び第５配線部は、夫々、第２及び第３分岐点Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続されたノードを線対称に配置するような第１及び第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジもまた、上述した第１の実施の形態と同様に、第１及び第２の群に関し、バランスのとれたものとなっている。
【００７０】
上述のように、本実施の形態によるＣ／Ａレジスタ４０は、前述の第１の実施の形態によるＣ／Ａレジスタと同じものである。すなわち、本実施の形態によるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力段にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力段に一端を接続され他端を接地されたキャパシタ４３とを備えている。
【００７１】
本実施の形態において、Ｃ／Ａレジスタ４０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの付加的な抵抗４５は、前述の第２の実施の形態と同様にして選択・決定される（図５及び図６参照）。特に、本実施の形態においては、搭載ＤＲＡＭデバイス数が４個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適の出力インピーダンスは３０オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであること、抵抗４２の抵抗値が１５オームであることを考慮して、Ｒｓ＝１０オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスが３０オームとなるように構成している。なお、この抵抗４５は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されていても良い。また、以上説明した第３の実施の形態におけるメモリモジュールはＥＣＣ機能を有さないものであったが、本実施の形態における概念は、ＥＣＣ機能を有するメモリモジュールに対しても適用可能である。具体的には、他の構成はそのままとして、第１の群に属するＤＲＡＭデバイスの数を３とし、第２の群に属するＤＲＡＭデバイスの数を２とすることもできる。更に、上述した第３の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００７２】
［ｔＲ／ｔＦ調整］
ここで、図９を用いてＣ／Ａレジスタ４０におけるｔＲ／ｔＦ調整について言及する。図９は、搭載デバイス数毎に、ｔＲ／ｔＦをどのくらいに調整すれば良好な波形が得られるかについて検証した結果を示す。図９においてＲｏｎとして示される抵抗値は、図１の点Ｐ０、図７及び図８における点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスである。図９から明らかなように、ｔＲ／ｔＦが０．９ｎｓ、１．０ｎｓ、２．０ｎｓの場合に、搭載デバイス数によらず、良好な波形が得られる。このような観点から、上述した実施の形態においては、ｔＲ／ｔＦを１．０ｎｓと設定した。実際には、製造範囲のバラツキがあると思われるので、ｔＲ／ｔＦが０．９ｎｓ〜２．０ｎｓの範囲にあれば搭載デバイス数によらず、良好な波形が得られる。
【００７３】
（第４の実施の形態）
本発明の第４の実施の形態によるメモリモジュールは、上述した第１の実施の形態の変形であり、ダミー容量を用いずにバランス調整を行うこととした点を除き、第１の実施の形態によるメモリモジュールと同じである。具体的には、本実施の形態においては、第２配線部及び第４配線部と第３配線部及び第５配線部における配線長に差を設け、それによってインピーダンスバランス調整を行っている。
【００７４】
より具体的には、図１０に示された例において配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ７ａ，Ｌ７ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，５２．０ｍｍ，６．０ｍｍ，６．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍである。すなわち、配線Ｌ５ａとＬ５ｂとの間には、１２．０ｍｍの差があり、また、第２の分岐点Ｐ２からＤＲＡＭデバイス３０３，３０４，３０７，３０８に至る経路と第３の分岐点Ｐ３からＤＲＡＭデバイス３０１３，３０１４，３０１５，３０１６に至る経路とに着目すると、配線Ｌ８ａ及びＬ８ｂと配線Ｌ７ａ及びＬ７ｂとの間には、夫々、６．０ｍｍの差がある。これにより、第１分岐点Ｐ１から第１群側を見た場合の入力インピーダンスと第１分岐点Ｐ１から第２群側を見た場合の入力インピーダンスとは実質的に等しくなるように調整される。
【００７５】
なお、この第４の実施の形態におけるインピーダンス調整は、第１の実施の形態のみならず、第２及び第３の実施の形態にも適用することができる。
【００７６】
上述した第１乃至第４の実施の形態によるメモリモジュールのシミュレーションを行ったところ、レジスタ内部の出力用トランジスタの出力端に搭載デバイス数等により抵抗値の選択された調整抵抗をシリアルに接続し、搭載デバイス数によって適切な出力インピーダンスを実現したこと、及びｔＲ／ｔＦ調整を行うことで、終端抵抗を用いずに動作周波数を１５０ＭＨｚとした場合であっても良好な波形を得ることができた。なお、比較例としてシングルＴ−ブランチトポロジ（第２分岐点から派生した第１ローカル・トポロジのようなトポロジが第１分岐点から派生し、全てのＤＲＡＭデバイスに至っているようなトポロジ）の場合についても同様のシミュレーションを行ったが、良好な波形を得ることはできなかった。
【００７７】
以上、種々の実施の形態を通じて本発明のメモリモジュールについて説明してきたが、本発明の概念は、これら実施の形態に制限されるものではない。例えば、第１乃至第３の実施の形態においては、Ｃ／Ａレジスタに対して搭載メモリデバイス数に依存しない汎用性をもたせるために、最も搭載デバイス数の大きい１８デバイスケースを基準としてＣ／Ａレジスタに内蔵される抵抗４２の抵抗値を定めて、更に、搭載デバイス数が少ない場合には、付加的に抵抗４４又は４５を外付としていたが、Ｃ／Ａレジスタの汎用性を考慮せず、搭載デバイス数に応じた抵抗値を有する抵抗を各Ｃ／Ａレジスタ内部に内蔵することとしても良い。また、全ての実施の形態において、抵抗４２を外付にしても良い。更には、予め想定される搭載デバイス数の夫々に対応した複数の抵抗をＣ／Ａレジスタ内部に内蔵しておき、そのＣ／Ａレジスタを実際にモジュールに実装する際に、搭載デバイス数に応じて内蔵抵抗の選択をすることとしても良い。このように、本発明において、出力インピーダンス調整用の抵抗は第１の配線部Ｌ１ａ又はＬ１の入力端より手前（すなわち、モジュールの端子側）にあれば良く、この条件に従っている限り、従来のＣ／Ａレジスタに対していずれの場所にインピーダンス調整用抵抗を挿入しても良い。この意味において、従来のＣ／Ａレジスタに相当するものは本発明においてインピーダンス調整用抵抗をも含むものであり、本発明においてはＣ／Ａレジスタに対してインピーダンス調整用の抵抗を含ませた概念としてＣ／Ａレジスタ手段という用語を用いることとする。
【００７８】
また、上述した実施の形態においては、単なるバッファではなく、Ｃ／Ａレジスタを採用した例について説明してきたが、本発明が着目した点は、Ｃ／Ａレジスタ内部における最終段であるバッファ部であることから、本発明の概念はレジスタード・メモリモジュールのみならず、バッファード・メモリモジュールにも適用可能である。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、無終端のデュアルＴ−ブランチトポロジを採用したレジスタ付メモリモジュール又はバッファ付メモリモジュールにおいて、内部Ｃ／Ａバスの入力端からＣ／Ａレジスタ又はバッファ側を見た場合における出力インピーダンスを調整するインピーダンス調整手段と、Ｃ／Ａレジスタ又はバッファから内部Ｃ／Ａバスに出力される内部信号の波形を調整するためのｔＲ／ｔＦ調整手段とを設けることとしたことから、高周波動作に対応することのできるレジスタ付メモリモジュール又はバッファ付メモリモジュールが得られた。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図２】図１に示されるビアホール（Ｖｉａ）の概略的な等価回路図である。
【図３】図１に示されるＤＲＡＭデバイスの入力部の概略的な等価回路図である。
【図４】図１に示されるＣ／Ａレジスタの概略構成を示す図である。
【図５】第１配線部の入力端からＣ／Ａレジスタ側を見た場合におけるＣ／Ａレジスタ側の出力インピーダンスについて説明するための図であり、特に、Ｃ／Ａレジスタの出力段を構成するＣＭＯＳインバータのｎＭＯＳトランジスタがオンになっている場合の図である。
【図６】第１配線部の入力端からＣ／Ａレジスタ側を見た場合におけるＣ／Ａレジスタ側の出力インピーダンスについて説明するための図であり、特に、Ｃ／Ａレジスタの出力段を構成するＣＭＯＳインバータのｐＭＯＳトランジスタがオンになっている場合の図である。
【図７】本発明の第２の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図８】本発明の第３の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図９】ｔＲ／ｔＦ調整と波形との関係を示す図である。
【図１０】本発明の第４の実施の形態のよるメモリモジュールの概略構成を示す図である。
【符号の説明】
１０，１１，１２，１３ メモリモジュール
２０，２１，２２，２３ 基板
３０１〜３０１８，３０２１〜３０２９，３０３１〜３０３４ ＤＲＡＭデバイス
４０ Ｃ／Ａレジスタ
４１ ＣＭＯＳインバータ
４２ 抵抗
４３ キャパシタ
４４ 抵抗
４５ 抵抗
５０，５１，５２ ダミー容量
【発明の属する技術分野】
本発明は、一の基板上に複数のメモリデバイスを搭載してなるメモリモジュールに関し、特に、レジスタ付メモリモジュール又はバッファ付メモリモジュールに関する。
【０００２】
【従来の技術】
レジスタ付メモリモジュールとは、基板上に複数のメモリデバイスに共通のコマンド／アドレス（Ｃ／Ａ）レジスタを有するタイプのメモリモジュールである。ここで、Ｃ／Ａレジスタは、メモリモジュールに送られてきたコマンド信号やアドレス信号をラッチし（一時的に格納し）、そのラッチした（一時的に格納した）コマンド信号やアドレス信号を対応するメモリデバイスに対して内部信号として出力する。
【０００３】
一般に、パーソナルコンピュータ等に使用されるメモリモジュールの数は複数であり、しかも、各メモリモジュール上には複数のメモリデバイスが搭載されている。このため、それら全てのメモリデバイスに対してＣＰＵ又はチップセット（メモリコントローラ）からＣ／Ａ信号を直接供給することとすると、Ｃ／Ａ信号は大きな容量負荷を駆動しなければならないこととなる。そこで、これらの容量負荷を軽減させるため、各メモリモジュール毎にＣ／Ａレジスタが設けられている。これにより、一つのメモリモジュール上に搭載されたメモリデバイスは、それと同じメモリモジュール上に搭載されたレジスタにより駆動されることとなり、一方、ＣＰＵ又はチップセット側から見た場合におけるそのメモリモジュール上の負荷は該Ｃ／Ａレジスタのみとなる。
【０００４】
従来、Ｃ／Ａレジスタと複数のメモリデバイスとを接続するバス（以下、「内部Ｃ／Ａバス」という）のトポロジに関し、種々の提案がなされている。代表的なバストポロジとしては、一段階層を有するトポロジ（以下、本明細書において「シングルＴ−ブランチトポロジ」という。）と、二段階層を有するトポロジ（以下、本明細書において「デュアルＴ−ブランチトポロジ」という。）とが知られている。後者の例としては、http://www.chips.ibm.com/products/memoryにて示されるＷｅｂサイトにて入手可能な“ＤＤＲ ＳＤＲＡＭ Ｒｅｇｉｓｔｅｒｄ ＤＩＭＭ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ−Ｒｅｖｉｓｉｏｎ１．０”に開示されているものが挙げられる。デュアルＴ−ブランチトポロジは、デバイス搭載数が多い場合において、Ｃ／Ａレジスタから各デバイスに対する信号伝搬上の遅延量の差を少なくできる点で、シングルＴ−ブランチトポロジと比較して有利である。
【０００５】
【発明が解決しようとする課題】
近年、メモリデバイスの分野においては、データ転送速度の向上が強く望まれており、それに伴って、コマンド信号／アドレス信号の周波数を高くする必要がある。
【０００６】
高周波動作に対応するために、バス線を終端する技術も知られているが、この技術によると消費電力が大きくなるという欠点がある。
【０００７】
本発明は、レジスタ付メモリモジュールにおいて、無終端のデュアルＴ−ブランチトポロジを採用し、高周波動作に対応することのできるように改良されたレジスタ付メモリモジュールを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の発明者は、上述した課題を解決すべく、現行の製品を高周波数で動作させるシミュレーションを行った。詳しくは、現行の製品は、６７ＭＨｚで動作するＣ／Ａレジスタ付メモリモジュールであり、これを１５０ＭＨｚで動作させるシミュレーションを行った。しかし、無終端では、Ｃ／Ａレジスタの出力用トランジスタであるＭＯＳトランジスタのサイズを様々に変化させても、良好な波形は得られなかった。一般に良好な波形を得るためには終端すれば良いことが知られているが、この技術によると、消費電力が大きくなるという他の問題が生じてしまうことから、終端抵抗を用いずに良好な波形を得る方法はないかと思考した。
【０００９】
通常、この種のシミュレーションを開始する際には、トポロジの波形入力に相当するインピーダンス（例えば、レジスタ付メモリモジュールにおいては、Ｃ／Ａレジスタの出力用トランジスタに相当する箇所のインピーダンスであり、内部Ｃ／Ａバス入力端からＣ／Ａレジスタを見た場合のＣ／Ａレジスタの出力インピーダンス）を、抵抗素子に置換えて、波形調査等を行う。様々なトポロジーの調査を行うために、上述のような抵抗素子の配置によって出力インピーダンスを仮定しシミュレーションを行った結果、シングルＴ−ブランチトポロジではなくデュアルＴ−ブランチトポロジにおいて、無終端で、周波数を１５０ＭＨｚに上げても、良好な波形を得ることができた。
【００１０】
その後さらに、より現実にそうように、抵抗素子で仮定していた出力インピーダンスをＭＯＳトランジスタに置換えてシミュレーションを行ったが、良好な波形を得ることはできなかった。
【００１１】
考察を重ねた結果、上述した問題の原因をトランジスタのオン抵抗が一定でない（トランジスタが線形領域で動作していない）ことにあると想定した。すなわち、上記問題は、内部Ｃ／Ａバスの入力端からＣ／Ａレジスタを見た場合における出力インピーダンスが一定でないことに起因するものと推定し、この出力インピーダンスを実質的に一定とした状態でバス駆動を行うこととすれば問題が解消できるものと考えた。その考察に基づき、出力インピーダンスが実質的に一定となるように、出力用ＭＯＳトランジスタの出力端にシリアルに抵抗を設けるようにして、再度シミュレーションを行った。しかし、良好な結果は得られなかった。
【００１２】
更に考察を重ね、出力波形の傾き、すなわち立上り時間／立下り時間（以下、「ｔＲ／ｔＦ」と略す。）も良好な波形に寄与することを見出した。
【００１３】
本発明の発明者は、更に、モジュール搭載デバイス数を変えながら、検証を続け、出力インピーダンスが該デバイス数に依存することを見出した。
【００１４】
本発明は、上述した考察及びその結果に基づき、先に掲げた課題を解決するための具体的手段として、以下に示すメモリモジュールを提供する。
【００１５】
すなわち、本発明によれば、第１のメモリモジュールとして、出力用トランジスタを有し且つ外部からのコマンド／アドレス信号に応じて内部信号を生成するコマンド／アドレスレジスタ手段と、第１及び第２の群にグループ化された複数のメモリデバイスと、前記コマンド／アドレスレジスタ手段と前記複数のメモリデバイスとを接続する配線と、前記コマンド／アドレスレジスタ手段及び前記複数のメモリデバイスが搭載された基板とを有するメモリモジュールであって、
前記配線は、前記コマンド／アドレスレジスタ手段から第１分岐点まで延設された第１配線部と、前記第１分岐点から第２分岐点まで延設された第２配線部と、前記第１分岐点から第３分岐点まで延設された第３配線部と、前記第２分岐点から派生し前記第１の群に属する前記メモリデバイスまで至る第４配線部と、前記第３分岐点から派生し前記第２の群に属する前記メモリデバイスまで至る第５配線部とを有する配線とを有しており、
前記コマンド／アドレスレジスタ手段は、
前記第１配線部との接続点から当該コマンド／アドレスレジスタ手段を見た場合における出力インピーダンスが前記内部信号の動作電圧範囲内において実質的に一定となるように、該出力インピーダンスの調整を行うためのインピーダンス調整手段を備え、
前記インピーダンス調整手段は、当該コマンド／アドレス手段が有するレジスタ出力端にシリアルに接続された抵抗で構成され、
前記出力インピーダンスは、前記第１の群に属する前記メモリデバイスの数と、前記第２の群に属する前記メモリデバイスの数によって、前記第１乃至第５の配線部の配線インピーダンスより小さい値で、１６オームから３６オームの範囲から選択され、
前記コマンド／アドレスレジスタ手段は、さらに
前記内部信号が所定の立上り時間／立下り時間を有するように、該内部信号の立上り時間／立下り時間を調整するための立上り時間／立下り時間調整手段を備え、
前記立上り時間／立下り時間調整手段は、前記レジスタ出力端に接続されたキャパシタで構成され、
前記所定の立上り時間／立下り時間は、０．９〜２．０ｎｓである、
ことを特徴とするメモリモジュールが得られる。
【００１６】
また、本発明によれば、第２のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は８又は１０のいずれかであり、前記第２の群に属する前記メモリデバイスの数は８であり、前記第１乃至第５配線部の配線インピーダンスは実質的に５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２０オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１７】
また、本発明によれば、第３のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は４又は５のいずれかであり、前記第２の群に属する前記メモリデバイスの数は４であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２５オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１８】
また、本発明によれば、第４のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は２又は３のいずれかであり、前記第２の群に属する前記メモリデバイスの数は２であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、３０オーム±２０％である、ことを特徴とするメモリモジュールが得られる。
【００１９】
更に、本発明によれば、第５のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記複数のメモリデバイス及び前記配線の双方とも終端されていない、ことを特徴とするメモリモジュールが得られる。
【００２０】
また、本発明によれば、第６のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段は、前記インピーダンス調整手段として、前記出力トランジスタの出力端と前記レジスタ出力端の間にシリアルに設けられた抵抗を有するコマンド／アドレスレジスタからなる、ことを特徴とするメモリモジュールが得られる。
【００２１】
また、本発明によれば、第７のメモリモジュールとして、前記第１のメモリモジュールにおいて、
前記インピーダンス調整手段は、第１および第２の抵抗を備えており、
前記コマンド／アドレスレジスタ手段は、レジスタ出力端を有するコマンド／アドレスレジスタであって、前記出力用トランジスタ及び該出力用トランジスタの出力端と前記レジスタ出力端との間にシリアルに設けられた前記第１の抵抗を含むコマンド／アドレスレジスタと、前記レジスタ出力端にシリアルに接続された前記第２の抵抗とを備えている、
ことを特徴とするメモリモジュールが得られる。
【００２２】
また、本発明によれば、第８のメモリモジュールとして、前記第７のメモリモジュールにおいて、前記第１の抵抗の抵抗値は、前記複数のメモリデバイスの数として想定可能な数を考慮した上で、最も低い値に設定されており、且つ、前記第２の抵抗の抵抗値は、前記出力インピーダンスの調整を実現するために前記第１の抵抗の抵抗値に加えられるべき値に設定されている、ことを特徴とするメモリモジュールが得られる。
【００２３】
また、本発明によれば、第９のメモリモジュールとして、前記第６のメモリモジュールにおいて、前記抵抗の抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュールが得られる。
【００２４】
また、本発明によれば、第１０のメモリモジュールとして、前記第７のメモリモジュールにおいて、前記第１及び第２の抵抗素子の合成抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュールが得られる。
【００２５】
更に、本発明によれば、第１１のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記所定の立上り時間／立下り時間は、前記複数のメモリデバイスの数として想定可能な数によらず、一定である、ことを特徴とするメモリモジュールが得られる。
【００２６】
また、本発明によれば、第１２のメモリモジュールとして、前記第１のメモリモジュールにおいて、前記内部信号の周波数は１００ＭＨｚ以上である、ことを特徴とするメモリモジュールが得られる。
【００２８】
また、本発明によれば、第１３のメモリモジュールとして、前記第１のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
夫々に前記入力容量に実質的に等しい容量を有する前記所定数のダミー容量であって、第２の群に属する前記メモリデバイスと共に、前記第５配線部に接続されたダミー容量を更に備えており、
前記第２分岐点から前記第１の群に属する前記メモリデバイス側を見た場合の合成インピーダンスと、前記第３の分岐点から前記第２の群に属する前記メモリデバイス及び前記ダミー容量を見た場合の合成インピーダンスとが互いに等しい、
ことを特徴とするメモリモジュールが得られる。
【００２９】
また、本発明によれば、第１４のメモリモジュールとして、前記第１３のメモリモジュールにおいて、前記第２配線部と前記第３配線部とが互いに等しい配線インピーダンスを有し、且つ、前記第４配線部と前記第５配線部とが互いに等しい配線インピーダンスを有する、ことを特徴とするメモリモジュールが得られる。
【００３０】
また、本発明によれば、第１５のメモリモジュールとして、前記第１３のメモリモジュールにおいて、
前記第４配線部は、前記第２分岐点を通る第１の仮想的な線を境にして前記第１の群の前記メモリデバイスからなるノードを線対称に配置するようなローカル・トポロジーを形成しており、
前記第５配線部は、前記第３分岐点を通る第２の仮想的な線を境にして前記第２の群の前記メモリデバイスと前記所定数のダミー容量とからなるノードを線対称に配置するようなローカル・トポロジーを形成している
ことを特徴とするメモリモジュールが得られる。
【００３１】
また、本発明によれば、第１６のメモリモジュールとして、前記第１のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
前記第１分岐点から前記第１の群に属する前記メモリデバイス側を見た場合における合成インピーダンスと、前記第１分岐点から前記第２の群に属する前記メモリデバイス側を見た場合における合成インピーダンスとが互いに等しくなるように、前記第２乃至第５配線部における配線長が調整されている
ことを特徴とするメモリモジュールが得られる。
【００３５】
更に、本発明によれば、第１７のモジュールとして、前記第１のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段に代えて、前記インピーダンス調整手段と前記立上り時間／立下り時間調整手段を備えるバッファ手段を有する、ことを特徴とするメモリモジュールが得られる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態によるメモリモジュールについて、図面を参照しながら、詳細に説明する。なお、以下に示すメモリモジュールは、２００〜４００ＭＨｚクラスの基準クロック周波数で動作するものであり、且つ、コマンド／アドレスレジスタは１００〜２００ＭＨｚクラスで動作するものであり、更に、メモリデバイスとしてＤＲＡＭデバイスを搭載したタイプのものであるが、他のメモリモジュールに対する適用可能性を排除する趣旨ではない。また、抵抗値等も代表値で記載されているが、量産性を考えて±２０％程度のバラツキを含むものである。
【００３７】
（第１の実施の形態）
図１に示されるように、本発明の第１の実施の形態によるメモリモジュール１０は、基板２０上に１８個のＤＲＡＭデバイス３０１〜３０１８とＣ／Ａレジスタ４０を搭載してなるものである。ＤＲＡＭデバイス３０１〜３０１８は、同じ特性を有するＥＣＣ機能付のものであり、本実施の形態においては、２つの群にグループ化されている。第１の群は、ＤＲＡＭデバイス３０１〜３０１０からなり、第２の群は、ＤＲＡＭデバイス３０１１〜３０１８からなる。すなわち、第１の群に属するＤＲＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイスの数より大きく、両者の差は２である。なお、かかるメモリモジュール１０には、コマンド／アドレス信号線の他に、電源線、データ線が設けられているが、説明を明瞭なものとするため、以下においては、特にコマンド／アドレス信号線に着目して説明する。
【００３８】
Ｃ／Ａレジスタ４０の出力端点Ｐ０とＤＲＡＭデバイス３０１〜３０１８とは配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１ａ、Ｌ１ｂ及びビアホールＶｉａからなり、Ｃ／Ａレジスタ４０の出力端点Ｐ０から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から派生し、その派生した部分は夫々第１の群に属するＤＲＡＭデバイス３０１〜３０１０に至る。第５配線部は、第３分岐点Ｐ３から派生し、その派生した部分はそれぞれ第２の群に属するＤＲＡＭデバイス３０１１〜３０１８に至る。
【００３９】
より具体的には、図示された例において配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。また、本実施の形態におけるビアホールＶｉａの概略等価図は、図２に示される。
【００４０】
本実施の形態においては、２つのダミー容量５０，５１が第２の群に属するＤＲＡＭデバイス３０１１〜３０１８と同様に第５配線部に接続されている。このダミー容量５０，５１は、ＤＲＡＭデバイスの入力容量と実質的に等しい容量値を有する、すなわち、ＤＲＡＭデバイスの等価入力容量である。本実施の形態におけるＤＲＡＭデバイスの入力部の等価回路図は、図３に示される。図示されたＤＲＡＭデバイスの等価入力容量は２．０ｐＦであり、従って、本実施の形態においては、ダミー容量５０，５１の値も２．０ｐＦとされている。このようなダミー容量を設けたことから、本実施の形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス３０１〜３０１０側を見た場合における合成インピーダンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０１１〜３０１８及びダミー容量５０，５１側を見た場合における合成インピーダンスとが互いに実質的に等しくなっている。すなわち、第２分岐点Ｐ２における入力インピーダンスと第３分岐点Ｐ３における入力インピーダンスとは互いに実質的に等しい。
【００４１】
図１におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジは、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１ａ，Ｌ１ｂを延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有している。第４配線部は、第２分岐点Ｐ２を通る仮想直線（図示されたＤＲＡＭデバイス３０５，３０６間を通る線）を境界としてＤＲＡＭデバイス３０１〜３０１０からなるノードを線対称に配置するような第１のローカル・トポロジを形成しており、第５配線部は、第３分岐点Ｐ３を通る仮想直線（図示されたダミー容量５０，５１間を通る線）を境界としてＤＲＡＭデバイス３０１１〜３０１８及びダミー容量５０，５１からなるノードを線対称に配置するような第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジは、第１及び第２の群に関し、バランスのとれたものとなっている。
【００４２】
図４を参照すると、本実施の形態によるＣ／Ａレジスタ４０は、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力端にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力端に一端を接続され他端を接地されたキャパシタ４３とを備えている。本実施の形態によるＣＭＯＳインバータ４１を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、夫々、線形領域におけるオン抵抗が５オームの特性を持つサイズを有している。なお、抵抗４２の後段に描かれている８オームの抵抗、２．０ｐＦ及び０．１ｐＦのキャパシタ、３．０ｎＨのインダクタは、抵抗４２からＣ／Ａレジスタ４０の出力端点Ｐ０までのパッケージ等の寄生インピーダンス等を示す等価回路である。また、単なるバッファではなくＣ／Ａレジスタの場合、実際には、ＣＭＯＳインバータ４１の前段にフリップフロップ等の内部信号生成回路が設けられているが、本実施の形態においては説明の簡略化のため省略されている。
【００４３】
本実施の形態において、抵抗４２の抵抗値Ｒは、第１配線部Ｌ１ａの入力端（即ち、本実施の形態においてはＣ／Ａレジスタ４０の出力端点Ｐ０）からＣ／Ａレジスタ４０側を見た場合におけるＣ／Ａレジスタ４０側の出力インピーダンスが動作電圧範囲内において一定となるようにして定められる。換言すれば、本実施の形態においては、第１配線部Ｌ１ａの入力端（Ｃ／Ａレジスタ４０の出力端点Ｐ０）における電流−電圧特性が線形となるようにして、抵抗４２の抵抗値Ｒが定められている。
【００４４】
ここで、このＣ／Ａレジスタ４０側の出力インピーダンスと抵抗４２の抵抗値Ｒとの関係について、図５及び図６を参照して説明する。なお、図５はＣ／Ａレジスタ４０の出力段を構成するＣＭＯＳインバータのうち、ｎＭＯＳトランジスタに関するものであり、図６は同ＣＭＯＳインバータのうち、ｐＭＯＳトランジスタに関するものである。また、図５及び図６において、ＩＤ、ＶＤとして示されるものは、これらｎＭＯＳトランジスタ及びｐＭＯＳトランジスタにおけるドレイン電流及びドレイン電圧であり、ＶＤ′として示されるものは、第１配線部Ｌ１ａの入力側端点（本実施の形態においてはＣ／Ａレジスタ４０の出力端点Ｐ０であり、後述する第２及び第３の実施の形態においては点Ｐ４である：図５及び図６には第２及び第３の実施の形態に関するものも描かれている）における電圧である。
【００４５】
一般に、ＭＯＳトランジスタのＶＤ−ＩＤ特性は抵抗領域（線形領域）と飽和領域（ピンチオフ領域）とからなる。また、理想的には、飽和領域におけるドレイン電流ＩＤはドレイン電圧ＶＤによらず一定となる。すなわち、トランジスタのオン抵抗がドレイン電圧ＶＤにより変化することとなる。例えば、図５及び図６に示されたＩＤ−ＶＤ特性においては、０〜±０．３Ｖ程度の範囲が線形領域であり、その後、ドレイン電圧ＶＤの変化に対してドレイン電流ＩＤが緩やかにしか変化しない領域が飽和領域である。なお、図示されたｎＭＯＳ及びｐＭＯＳトランジスタのオン抵抗（線形領域におけるＭＯＳトランジスタの動作時の抵抗値）は、５オームである。
【００４６】
これに対して、本実施の形態における内部Ｃ／Ａバスの動作電圧範囲、すなわち内部信号の振れ幅は、０〜１．８Ｖであり、図５及び図６からの明らかなように、ｎＭＯＳ及びｐＭＯＳのいずれのトランジスタ関しても線形領域のみでは対応できず、飽和領域にも及んでいる。
【００４７】
前述の通り、本発明の発明者は、このオン抵抗の変化が高周波動作時における良好な波形が得られないことの原因と考え、上記のようにして選択された抵抗値の抵抗４２を出力用トランジスタの出力端にシリアルに接続することとした。
【００４８】
これにより、図５及び図６に示されるように、ｎＭＯＳ又はｐＭＯＳトランジスタのドレイン電圧ＶＤのとりうる最大値又は最小値は、夫々、抵抗４２により降圧又は昇圧された電位となり、その電圧範囲はｎＭＯＳ又はトランジスタのＩＤ−ＶＤ特性上、線形領域に含まれることとなる。その一方、第１配線部Ｌ１ａ側から見た場合に擬似的なドレイン電圧と見える出力端点Ｐ０の電位ＶＤ′に関して言えば、内部Ｃ／Ａバスの動作電圧範囲がＩＤ−ＶＤ′特性の線形領域内に含まれることとなる。即ち、第１配線部Ｌ１ａの入力端点からＣ／Ａレジスタ４０を見た場合における出力インピーダンスが一定とみなせる範囲内に、動作電圧範囲が含まれている。
【００４９】
より具体的には、抵抗４２の抵抗値Ｒは、前述のバス・トポロジ、具体的には搭載ＤＲＡＭデバイス数及び配線インピーダンス等により定められる。または、抵抗４２の抵抗値Ｒは、Ｃ／Ａレジスタ４０の出力端点Ｐ０からＤＲＡＭデバイス３０１〜３０１８側を見た場合における入力インピーダンスとの関係から定められる。本実施の形態においては、搭載ＤＲＡＭデバイス数が１８個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適インピーダンスは２０オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであることを考慮して、Ｒ＝１５オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし、Ｃ／Ａレジスタ４０の出力端点Ｐ０における出力インピーダンスが２０オームとなるように構成している。
【００５０】
なお、この抵抗４２は、Ｃ／Ａレジスタ４０に内蔵されているが、これをＣ／Ａレジスタ４０の出力端点Ｐ０と配線Ｌ１ａとの間にシリアルに挿入しても良い。
【００５１】
本実施の形態のＣ／Ａレジスタ４０において、キャパシタ４３は、パルス信号のｔＲ／ｔＦ調整のために設けられたｔＲ／ｔＦ調整器である。ＣＭＯＳインバータ４１の出力段に設けられたキャパシタ４３は、ＣＭＯＳインバータ４１の出力するパルスの波形を“なまらせる”役割を果たす。すなわち、キャパシタ４２の存在により、ＣＭＯＳインバータ４１の出力する理想的な方形パルスは、波形変形され、点ＰＳにおいて、所定のｔＲ／ｔＦ（１ｎｓ）を有する台形パルスとなる。上記した抵抗４２を設けることに加え、このようなｔＲ／ｔＦ調整を行うことにより、より良好な波形が得られる。なお、このｔＲ／ｔＦ調整については、後に詳細に説明する。
【００５２】
以上説明した第１の実施の形態は、他の構成をそのままとして、ＥＣＣ機能を有さないメモリモジュールに適用可能である。この場合、ＤＲＡＭデバイスの搭載数は、１６個となり、第１の群及び第２の群の各群に属するＤＲＡＭデバイス搭載数は互いに等しいものとなる。
【００５３】
また、第１の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００５４】
（第２の実施の形態）
本発明の第２の実施の形態によるメモリモジュールは、搭載デバイス数を９個としたことに伴って、上述した第１の実施の形態を変形したものである。
【００５５】
図７に示されるように、本発明の第２の実施の形態によるメモリモジュール１１は、基板２１上に９個のＤＲＡＭデバイス３０２１〜３０２９、Ｃ／Ａレジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列接続された抵抗値Ｒｓの付加的な抵抗４４を搭載してなるものである。ＤＲＡＭデバイス３０２１〜３０２９は、同じ特性を有するＥＣＣ機能付のものであり、本実施の形態においては、２つの群にグループ化されている。第１の群は、ＤＲＡＭデバイス３０２１〜３０２５からなり、第２の群は、ＤＲＡＭデバイス３０２６〜３０２９からなる。すなわち、第１の群に属するＤＲＡＭデバイスの数は、第２の群に属するＤＲＡＭデバイスの数より大きく、両者の差は１である。
【００５６】
付加的な抵抗４４の端点Ｐ４とＤＲＡＭデバイス３０２１〜３０２９とは配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１及びビアホールＶｉａからなり、付加的な抵抗４４の出力側端点Ｐ４から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から派生し、その派生した部分は夫々第１の群に属するＤＲＡＭデバイス３０２１〜３０２５に至る。第５配線部は、第３分岐点Ｐ３から派生し、その派生した部分はそれぞれ第２の群に属するＤＲＡＭデバイス３０２６〜３０２９に至る。
【００５７】
より具体的には、図示された例において配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。なお、本実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタは、第１の実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を有する（図２、図３及び図４参照）。
【００５８】
本実施の形態においては、第１の群と第２の群との間のデバイス数の差を埋めるべく、等価入力容量２．０ｐＦのダミー容量５２が第２の群に属するＤＲＡＭデバイス３０２６〜３０２９と同様に第５配線部に接続されている。その結果、本実施の形態においては、第２分岐点Ｐ２からＤＲＡＭデバイス３０２１〜３０２５側を見た場合における合成インピーダンスと、第３分岐点Ｐ３からＤＲＡＭデバイス３０２６〜３０２９及びダミー容量５２側を見た場合における合成インピーダンスとが互いに実質的に等しくなっている。
【００５９】
図７におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１を延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有しており、第４及び第５配線部は、夫々、第２及び第３分岐点Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続されたノードを線対称に配置するような第１及び第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジもまた、上述した第１の実施の形態と同様に、第１及び第２の群に関し、バランスのとれたものとなっている。
【００６０】
上述のように、本実施の形態によるＣ／Ａレジスタ４０は、前述の第１の実施の形態によるＣ／Ａレジスタと同じものである。すなわち、本実施の形態によるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力段にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力段に一端を接続され他端を接地されたキャパシタ４３とを備えている。
【００６１】
本実施の形態において、Ｃ／Ａレジスタ４０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの付加的な抵抗４４は、Ｃ／Ａレジスタ４０に内蔵された抵抗値Ｒの抵抗４２と共に、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスを定めるものであり、その決定の原理は、上述した第１の実施の形態と同じである（図５及び図６参照）。すなわち、抵抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、Ｃ／Ａレジスタ４０における出力用トランジスタと合わせ、所定のパルス振幅に関して、出力インピーダンスが一定となるようにして選択されている。換言すれば、本実施の形態においては、第１配線部Ｌ１の入力端（点Ｐ４）における電流−電圧特性が線形となるようにして、合成抵抗の抵抗値（Ｒ＋Ｒｓ）が定められている。
【００６２】
本実施の形態において、抵抗４２と抵抗４４の合成抵抗の抵抗値（Ｒ＋Ｒｓ）は、第１の実施の形態における抵抗４２の抵抗値Ｒの定め方と同様にして、定められる。また、抵抗値Ｒｓは、前述の条件を満たすようにして選択された合成抵抗の抵抗値から、抵抗４２の抵抗値Ｒを引いて得られる。本実施の形態においては、搭載ＤＲＡＭデバイス数が９個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適の出力インピーダンスは２５オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであること、抵抗４２の抵抗値が１５オームであることを考慮して、Ｒｓ＝５オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし（図５及び図６参照）、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスが２５オームとなるように構成している。なお、この抵抗４４は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されていても良い。
【００６３】
以上説明した第２の実施の形態は、他の構成をそのままとして、ＥＣＣ機能を有さないメモリモジュールに適用可能である。この場合、ＤＲＡＭデバイスの搭載数は、８個となり、第１の群及び第２の群の各群に属するＤＲＡＭデバイス搭載数は互いに等しいものとなる。
【００６４】
また、第２の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００６５】
（第３の実施の形態）
本発明の第３の実施の形態によるメモリモジュールは、搭載デバイス数を４個としたことに伴って、上述した第１の実施の形態を変形したものである。
【００６６】
図８に示されるように、本発明の第３の実施の形態によるメモリモジュール１２は、基板２２上に４個のＤＲＡＭデバイス３０３１〜３０３４、Ｃ／Ａレジスタ４０、Ｃ／Ａレジスタ４０の出力端点Ｐ０に直列接続された抵抗値Ｒｓの付加的な抵抗４５を搭載してなるものである。ＤＲＡＭデバイス３０３１〜３０３４は、同じ特性を有するものであり、本実施の形態においては、互いに等しい数のＤＲＡＭデバイスで構成されるようにして、２つの群にグループ化されている。
【００６７】
付加的な抵抗４５の端点Ｐ４とＤＲＡＭデバイス３０３１〜３０３４とは配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９及びビアホールＶｉａにより接続され、本実施の形態によるデュアルＴ−ブランチトポロジを構成している。本実施の形態によるデュアルＴ−ブランチトポロジは、概略、第１配線部乃至第５配線部からなる。第１配線部は、配線Ｌ１及びビアホールＶｉａからなり、付加的な抵抗４５の出力側端点Ｐ４から第１の分岐点Ｐ１まで延設されている。第２配線部は、配線Ｌ５ａ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第２分岐点Ｐ２まで延設されている。第３配線部は、配線Ｌ５ｂ及びビアホールＶｉａからなり、第１分岐点Ｐ１から第３分岐点Ｐ３まで延設されている。第４配線部は、第２分岐点Ｐ２から２つに派生し、その派生した一方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３１に至り、他方（配線Ｌ８ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３２に至る。第５配線部は、第３分岐点Ｐ３から２つに派生し、その派生した一方（配線Ｌ８ｂ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３３に至り、他方（配線Ｌ８ａ，Ｌ９及びビアホールＶｉａ）はＤＲＡＭデバイス３０３４に至る。
【００６８】
より具体的には、図示された例において配線Ｌ１，Ｌ５ａ，Ｌ５ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１５．０ｍｍ，４０．０ｍｍ，４０．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍであり、配線インピーダンスは６３オームである。なお、本実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタは、第１の実施の形態におけるビアホールＶｉａ、ＤＲＡＭデバイス、及びＣ／Ａレジスタと同特性を有する（図２、図３及び図４参照）。
【００６９】
図８におけるビアホールの数、配線長及びその配置から明らかなように、本実施の形態におけるバストポロジもまた、第１分岐点Ｐ１を通る仮想直線（第１分岐点Ｐ１を通るように図示された配線Ｌ１を延設してなる線）を挟んで線対称となっている。特に、配線Ｌ５ａ及びＬ５ｂは、互いに等しい配線長を有しており、第４及び第５配線部は、夫々、第２及び第３分岐点Ｐ２，Ｐ３を通る仮想直線を境界として、夫々に接続されたノードを線対称に配置するような第１及び第２のローカル・トポロジを形成している。第１のローカル・トポロジは、第２のローカルトポロジと等しく、従って、本実施の形態によるデュアルＴ−ブランチトポロジもまた、上述した第１の実施の形態と同様に、第１及び第２の群に関し、バランスのとれたものとなっている。
【００７０】
上述のように、本実施の形態によるＣ／Ａレジスタ４０は、前述の第１の実施の形態によるＣ／Ａレジスタと同じものである。すなわち、本実施の形態によるＣ／Ａレジスタ４０もまた、ＣＭＯＳインバータ４１、ＣＭＯＳインバータ４１の出力段にシリアルに接続された抵抗値Ｒの抵抗４２、及びＣＭＯＳインバータ４１の出力段に一端を接続され他端を接地されたキャパシタ４３とを備えている。
【００７１】
本実施の形態において、Ｃ／Ａレジスタ４０の出力端点Ｐ０にシリアルに接続された抵抗値Ｒｓの付加的な抵抗４５は、前述の第２の実施の形態と同様にして選択・決定される（図５及び図６参照）。特に、本実施の形態においては、搭載ＤＲＡＭデバイス数が４個であること、配線インピーダンスが６３オームであること、Ｃ／Ａバストポロジが上述したデュアルＴ−ブランチトポロジであることから、シミュレーションにより最適の出力インピーダンスは３０オームと求められた。そこで、ＣＭＯＳトランジスタの線形領域におけるオン抵抗が５オームであること、抵抗４２の抵抗値が１５オームであることを考慮して、Ｒｓ＝１０オームと定め、ＩＤ−ＶＤ′特性における線形領域にＣ／Ａバスの動作電圧範囲が含まれるようにし、点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスが３０オームとなるように構成している。なお、この抵抗４５は、抵抗４２と同様にＣ／Ａレジスタ４０に内蔵されていても良い。また、以上説明した第３の実施の形態におけるメモリモジュールはＥＣＣ機能を有さないものであったが、本実施の形態における概念は、ＥＣＣ機能を有するメモリモジュールに対しても適用可能である。具体的には、他の構成はそのままとして、第１の群に属するＤＲＡＭデバイスの数を３とし、第２の群に属するＤＲＡＭデバイスの数を２とすることもできる。更に、上述した第３の実施の形態においては、配線インピーダンスを６３オームとして説明してきたが、５０〜６５オームの範囲内にあれば、いかなる値を有していても良い。
【００７２】
［ｔＲ／ｔＦ調整］
ここで、図９を用いてＣ／Ａレジスタ４０におけるｔＲ／ｔＦ調整について言及する。図９は、搭載デバイス数毎に、ｔＲ／ｔＦをどのくらいに調整すれば良好な波形が得られるかについて検証した結果を示す。図９においてＲｏｎとして示される抵抗値は、図１の点Ｐ０、図７及び図８における点Ｐ４からＣ／Ａレジスタ４０側を見た場合における出力インピーダンスである。図９から明らかなように、ｔＲ／ｔＦが０．９ｎｓ、１．０ｎｓ、２．０ｎｓの場合に、搭載デバイス数によらず、良好な波形が得られる。このような観点から、上述した実施の形態においては、ｔＲ／ｔＦを１．０ｎｓと設定した。実際には、製造範囲のバラツキがあると思われるので、ｔＲ／ｔＦが０．９ｎｓ〜２．０ｎｓの範囲にあれば搭載デバイス数によらず、良好な波形が得られる。
【００７３】
（第４の実施の形態）
本発明の第４の実施の形態によるメモリモジュールは、上述した第１の実施の形態の変形であり、ダミー容量を用いずにバランス調整を行うこととした点を除き、第１の実施の形態によるメモリモジュールと同じである。具体的には、本実施の形態においては、第２配線部及び第４配線部と第３配線部及び第５配線部における配線長に差を設け、それによってインピーダンスバランス調整を行っている。
【００７４】
より具体的には、図１０に示された例において配線Ｌ１ａ，Ｌ１ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ７ａ，Ｌ７ｂ，Ｌ８ａ，Ｌ８ｂ，Ｌ９は夫々１．０ｍｍ，１５．０ｍｍ，４０．０ｍｍ，５２．０ｍｍ，６．０ｍｍ，６．０ｍｍ，１２．０ｍｍ，１２．０ｍｍ，１．０ｍｍである。すなわち、配線Ｌ５ａとＬ５ｂとの間には、１２．０ｍｍの差があり、また、第２の分岐点Ｐ２からＤＲＡＭデバイス３０３，３０４，３０７，３０８に至る経路と第３の分岐点Ｐ３からＤＲＡＭデバイス３０１３，３０１４，３０１５，３０１６に至る経路とに着目すると、配線Ｌ８ａ及びＬ８ｂと配線Ｌ７ａ及びＬ７ｂとの間には、夫々、６．０ｍｍの差がある。これにより、第１分岐点Ｐ１から第１群側を見た場合の入力インピーダンスと第１分岐点Ｐ１から第２群側を見た場合の入力インピーダンスとは実質的に等しくなるように調整される。
【００７５】
なお、この第４の実施の形態におけるインピーダンス調整は、第１の実施の形態のみならず、第２及び第３の実施の形態にも適用することができる。
【００７６】
上述した第１乃至第４の実施の形態によるメモリモジュールのシミュレーションを行ったところ、レジスタ内部の出力用トランジスタの出力端に搭載デバイス数等により抵抗値の選択された調整抵抗をシリアルに接続し、搭載デバイス数によって適切な出力インピーダンスを実現したこと、及びｔＲ／ｔＦ調整を行うことで、終端抵抗を用いずに動作周波数を１５０ＭＨｚとした場合であっても良好な波形を得ることができた。なお、比較例としてシングルＴ−ブランチトポロジ（第２分岐点から派生した第１ローカル・トポロジのようなトポロジが第１分岐点から派生し、全てのＤＲＡＭデバイスに至っているようなトポロジ）の場合についても同様のシミュレーションを行ったが、良好な波形を得ることはできなかった。
【００７７】
以上、種々の実施の形態を通じて本発明のメモリモジュールについて説明してきたが、本発明の概念は、これら実施の形態に制限されるものではない。例えば、第１乃至第３の実施の形態においては、Ｃ／Ａレジスタに対して搭載メモリデバイス数に依存しない汎用性をもたせるために、最も搭載デバイス数の大きい１８デバイスケースを基準としてＣ／Ａレジスタに内蔵される抵抗４２の抵抗値を定めて、更に、搭載デバイス数が少ない場合には、付加的に抵抗４４又は４５を外付としていたが、Ｃ／Ａレジスタの汎用性を考慮せず、搭載デバイス数に応じた抵抗値を有する抵抗を各Ｃ／Ａレジスタ内部に内蔵することとしても良い。また、全ての実施の形態において、抵抗４２を外付にしても良い。更には、予め想定される搭載デバイス数の夫々に対応した複数の抵抗をＣ／Ａレジスタ内部に内蔵しておき、そのＣ／Ａレジスタを実際にモジュールに実装する際に、搭載デバイス数に応じて内蔵抵抗の選択をすることとしても良い。このように、本発明において、出力インピーダンス調整用の抵抗は第１の配線部Ｌ１ａ又はＬ１の入力端より手前（すなわち、モジュールの端子側）にあれば良く、この条件に従っている限り、従来のＣ／Ａレジスタに対していずれの場所にインピーダンス調整用抵抗を挿入しても良い。この意味において、従来のＣ／Ａレジスタに相当するものは本発明においてインピーダンス調整用抵抗をも含むものであり、本発明においてはＣ／Ａレジスタに対してインピーダンス調整用の抵抗を含ませた概念としてＣ／Ａレジスタ手段という用語を用いることとする。
【００７８】
また、上述した実施の形態においては、単なるバッファではなく、Ｃ／Ａレジスタを採用した例について説明してきたが、本発明が着目した点は、Ｃ／Ａレジスタ内部における最終段であるバッファ部であることから、本発明の概念はレジスタード・メモリモジュールのみならず、バッファード・メモリモジュールにも適用可能である。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、無終端のデュアルＴ−ブランチトポロジを採用したレジスタ付メモリモジュール又はバッファ付メモリモジュールにおいて、内部Ｃ／Ａバスの入力端からＣ／Ａレジスタ又はバッファ側を見た場合における出力インピーダンスを調整するインピーダンス調整手段と、Ｃ／Ａレジスタ又はバッファから内部Ｃ／Ａバスに出力される内部信号の波形を調整するためのｔＲ／ｔＦ調整手段とを設けることとしたことから、高周波動作に対応することのできるレジスタ付メモリモジュール又はバッファ付メモリモジュールが得られた。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図２】図１に示されるビアホール（Ｖｉａ）の概略的な等価回路図である。
【図３】図１に示されるＤＲＡＭデバイスの入力部の概略的な等価回路図である。
【図４】図１に示されるＣ／Ａレジスタの概略構成を示す図である。
【図５】第１配線部の入力端からＣ／Ａレジスタ側を見た場合におけるＣ／Ａレジスタ側の出力インピーダンスについて説明するための図であり、特に、Ｃ／Ａレジスタの出力段を構成するＣＭＯＳインバータのｎＭＯＳトランジスタがオンになっている場合の図である。
【図６】第１配線部の入力端からＣ／Ａレジスタ側を見た場合におけるＣ／Ａレジスタ側の出力インピーダンスについて説明するための図であり、特に、Ｃ／Ａレジスタの出力段を構成するＣＭＯＳインバータのｐＭＯＳトランジスタがオンになっている場合の図である。
【図７】本発明の第２の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図８】本発明の第３の実施の形態のよるメモリモジュールの概略構成を示す図である。
【図９】ｔＲ／ｔＦ調整と波形との関係を示す図である。
【図１０】本発明の第４の実施の形態のよるメモリモジュールの概略構成を示す図である。
【符号の説明】
１０，１１，１２，１３ メモリモジュール
２０，２１，２２，２３ 基板
３０１〜３０１８，３０２１〜３０２９，３０３１〜３０３４ ＤＲＡＭデバイス
４０ Ｃ／Ａレジスタ
４１ ＣＭＯＳインバータ
４２ 抵抗
４３ キャパシタ
４４ 抵抗
４５ 抵抗
５０，５１，５２ ダミー容量
Claims (17)
- 出力用トランジスタを有し且つ外部からのコマンド／アドレス信号に応じて内部信号を生成するコマンド／アドレスレジスタ手段と、第１及び第２の群にグループ化された複数のメモリデバイスと、前記コマンド／アドレスレジスタ手段と前記複数のメモリデバイスとを接続する配線と、前記コマンド／アドレスレジスタ手段及び前記複数のメモリデバイスが搭載された基板とを有するメモリモジュールであって、
前記配線は、前記コマンド／アドレスレジスタ手段から第１分岐点まで延設された第１配線部と、前記第１分岐点から第２分岐点まで延設された第２配線部と、前記第１分岐点から第３分岐点まで延設された第３配線部と、前記第２分岐点から派生し前記第１の群に属する前記メモリデバイスまで至る第４配線部と、前記第３分岐点から派生し前記第２の群に属する前記メモリデバイスまで至る第５配線部とを有する配線とを有しており、
前記コマンド／アドレスレジスタ手段は、
前記第１配線部との接続点から当該コマンド／アドレスレジスタ手段を見た場合における出力インピーダンスが前記内部信号の動作電圧範囲内において実質的に一定となるように、該出力インピーダンスの調整を行うためのインピーダンス調整手段を備え、
前記インピーダンス調整手段は、当該コマンド／アドレス手段が有するレジスタ出力端にシリアルに接続された抵抗で構成され、
前記出力インピーダンスは、前記第１の群に属する前記メモリデバイスの数と、前記第２の群に属する前記メモリデバイスの数によって、前記第１乃至第５の配線部の配線インピーダンスより小さい値で、１６オームから３６オームの範囲より選択され、
前記コマンド／アドレスレジスタ手段は、さらに、
前記内部信号が所定の立上り時間／立下り時間を有するように、該内部信号の立上り時間／立下り時間を調整するための立上り時間／立下り時間調整手段を備え、
前記立上り時間／立下り時間調整手段は、前記レジスタ出力端に接続されたキャパシタで構成され、
前記所定の立上り時間／立下り時間は、０．９〜２．０ｎｓである、
ことを特徴とするメモリモジュール。 - 請求項１記載のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は８又は１０のいずれかであり、前記第２の群に属する前記メモリデバイスの数は８であり、前記第１乃至第５配線部の配線インピーダンスは実質的に５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２０オーム±２０％である、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は４又は５のいずれかであり、前記第２の群に属する前記メモリデバイスの数は４であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、２５オーム±２０％である、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記第１の群に属する前記メモリデバイスの数は２又は３のいずれかであり、前記第２の群に属する前記メモリデバイスの数は２であり、前記第１乃至第５配線部の配線インピーダンスは５０〜６５オームの範囲に属しており、前記出力インピーダンスは、３０オーム±２０％である、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記複数のメモリデバイス及び前記配線の双方とも終端されていない、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段は、前記インピーダンス調整手段として、前記出力トランジスタの出力端と前記レジスタ出力端の間にシリアルに設けられた抵抗を有するコマンド／アドレスレジスタからなる、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、
前記インピーダンス調整手段は、第１および第２の抵抗を備えており、
前記コマンド／アドレスレジスタ手段は、レジスタ出力端を有するコマンド／アドレスレジスタであって、前記出力用トランジスタ及び該出力用トランジスタの出力端と前記レジスタ出力端との間にシリアルに設けられた前記第１の抵抗を含むコマンド／アドレスレジスタと、前記レジスタ出力端にシリアルに接続された前記第２の抵抗とを備えている
ことを特徴とするメモリモジュール。 - 請求項７記載のメモリモジュールにおいて、前記第１の抵抗の抵抗値は、前記複数のメモリデバイスの数として想定可能な数を考慮した上で、最も低い値に設定されており、且つ、前記第２の抵抗の抵抗値は、前記出力インピーダンスの調整を実現するために前記第１の抵抗の抵抗値に加えられるべき値に設定されている、ことを特徴とするメモリモジュール。
- 請求項６記載のメモリモジュールにおいて、前記抵抗の抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュール。
- 請求項７記載のメモリモジュールにおいて、前記第１及び第２の抵抗素子の合成抵抗値は、前記出力用トランジスタのオン抵抗よりも大きい、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記所定の立上り時間／立下り時間は、前記複数のメモリデバイスの数として想定可能な数によらず、一定である、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールにおいて、前記内部信号の周波数は１００ＭＨｚ以上である、ことを特徴とするメモリモジュール。
- 請求項１記載のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
夫々に前記入力容量に実質的に等しい容量を有する前記所定数のダミー容量であって、第２の群に属する前記メモリデバイスと共に、前記第５配線部に接続されたダミー容量を更に備えており、
前記第２分岐点から前記第１の群に属する前記メモリデバイス側を見た場合の合成インピーダンスと、前記第３の分岐点から前記第２の群に属する前記メモリデバイス及び前記ダミー容量を見た場合の合成インピーダンスとが互いに等しい、
ことを特徴とするメモリモジュール。 - 請求項１３記載のメモリモジュールにおいて、前記第２配線部と前記第３配線部とが互いに等しい配線インピーダンスを有し、且つ、前記第４配線部と前記第５配線部とが互いに等しい配線インピーダンスを有する、ことを特徴とするメモリモジュール。
- 請求項１３記載のメモリモジュールにおいて、
前記第４配線部は、前記第２分岐点を通る第１の仮想的な線を境にして前記第１の群の前記メモリデバイスからなるノードを線対称に配置するようなローカル・トポロジーを形成しており、
前記第５配線部は、前記第３分岐点を通る第２の仮想的な線を境にして前記第２の群の前記メモリデバイスと前記所定数のダミー容量とからなるノードを線対称に配置するようなローカル・トポロジーを形成している
ことを特徴とするメモリモジュール。 - 請求項１記載のメモリモジュールであって、
前記第１の群に属する前記メモリデバイスの数が前記第２の群に属する前記メモリデバイスの数より所定数だけ大きく、且つ、全てのメモリデバイスが実質的に互いに等しい入力容量を有している、メモリモジュールにおいて、
前記第１分岐点から前記第１の群に属する前記メモリデバイス側を見た場合における合成インピーダンスと、前記第１分岐点から前記第２の群に属する前記メモリデバイス側を見た場合における合成インピーダンスとが互いに等しくなるように、前記第２乃至第５配線部における配線長が調整されている
ことを特徴とするメモリモジュール。 - 請求項１記載のメモリモジュールにおいて、前記コマンド／アドレスレジスタ手段に代えて、前記インピーダンス調整手段と前記立上り時間／立下り時間調整手段を備えるバッファ手段を有する、ことを特徴とするメモリモジュール。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226566A JP3808335B2 (ja) | 2001-07-26 | 2001-07-26 | メモリモジュール |
| KR10-2002-0043809A KR100465010B1 (ko) | 2001-07-26 | 2002-07-25 | 메모리 모듈 |
| US10/205,040 US6661092B2 (en) | 2001-07-26 | 2002-07-25 | Memory module |
| TW091116683A TW578041B (en) | 2001-07-26 | 2002-07-25 | Memory module |
| DE10233865.5A DE10233865B4 (de) | 2001-07-26 | 2002-07-25 | Speichermodul |
| CNB021270295A CN1260737C (zh) | 2001-07-26 | 2002-07-26 | 存储模块 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226566A JP3808335B2 (ja) | 2001-07-26 | 2001-07-26 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045172A JP2003045172A (ja) | 2003-02-14 |
| JP3808335B2 true JP3808335B2 (ja) | 2006-08-09 |
Family
ID=19059359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001226566A Expired - Lifetime JP3808335B2 (ja) | 2001-07-26 | 2001-07-26 | メモリモジュール |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6661092B2 (ja) |
| JP (1) | JP3808335B2 (ja) |
| KR (1) | KR100465010B1 (ja) |
| CN (1) | CN1260737C (ja) |
| DE (1) | DE10233865B4 (ja) |
| TW (1) | TW578041B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656678B2 (en) | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
| JP2005086662A (ja) * | 2003-09-10 | 2005-03-31 | Seiko Epson Corp | 半導体装置 |
| US7106610B2 (en) * | 2003-09-30 | 2006-09-12 | Intel Corporation | High speed memory interface |
| KR100574951B1 (ko) * | 2003-10-31 | 2006-05-02 | 삼성전자주식회사 | 개선된 레지스터 배치 구조를 가지는 메모리 모듈 |
| US7423885B2 (en) | 2004-09-03 | 2008-09-09 | Entorian Technologies, Lp | Die module system |
| US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
| US7443023B2 (en) | 2004-09-03 | 2008-10-28 | Entorian Technologies, Lp | High capacity thin module system |
| US20070183228A1 (en) * | 2005-10-27 | 2007-08-09 | Washburn Robert D | Control signal interface circuit for computer memory modules |
| US20070126462A1 (en) * | 2005-12-05 | 2007-06-07 | Intel Corporation | Enabling multiple memory modules for high-speed memory interfaces |
| KR100659159B1 (ko) | 2005-12-07 | 2006-12-19 | 삼성전자주식회사 | 메모리 모듈 |
| US20070189049A1 (en) * | 2006-02-16 | 2007-08-16 | Srdjan Djordjevic | Semiconductor memory module |
| US8089006B2 (en) * | 2006-06-12 | 2012-01-03 | International Business Machines Corporation | High performance resonant element |
| JP5696301B2 (ja) | 2007-09-28 | 2015-04-08 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | アドレス線配線構造及びこれを有するプリント配線基板 |
| US10236032B2 (en) * | 2008-09-18 | 2019-03-19 | Novachips Canada Inc. | Mass data storage system with non-volatile memory modules |
| US20100327902A1 (en) * | 2009-06-25 | 2010-12-30 | Uniram Technology, Inc. | Power saving termination circuits for dram modules |
| US8213206B2 (en) * | 2010-01-15 | 2012-07-03 | Mediatek Inc. | Electronic apparatus |
| JP5669175B2 (ja) * | 2010-06-28 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 電子機器 |
| US8704808B2 (en) * | 2011-06-15 | 2014-04-22 | Himax Technologies Limited | Liquid crystal display device |
| JP6091239B2 (ja) * | 2013-02-13 | 2017-03-08 | キヤノン株式会社 | プリント回路板、プリント配線板および電子機器 |
| US9728526B2 (en) | 2013-05-29 | 2017-08-08 | Sandisk Technologies Llc | Packaging of high performance system topology for NAND memory systems |
| US9703702B2 (en) * | 2013-12-23 | 2017-07-11 | Sandisk Technologies Llc | Addressing auto address assignment and auto-routing in NAND memory network |
| US9980366B2 (en) | 2015-01-12 | 2018-05-22 | Qualcomm Incorporated | High speed signal routing topology for better signal quality |
| US9910482B2 (en) * | 2015-09-24 | 2018-03-06 | Qualcomm Incorporated | Memory interface with adjustable voltage and termination and methods of use |
| CN111162814B (zh) * | 2018-11-07 | 2021-01-19 | 比亚迪股份有限公司 | 阻抗调节器、射频电路及电子设备 |
| CN109490615A (zh) * | 2018-12-20 | 2019-03-19 | 中国航空工业集团公司西安飞机设计研究所 | 一种对机载设备电流的监控方法及电流采集装置 |
| KR20230000483A (ko) * | 2021-06-24 | 2023-01-03 | 삼성전자주식회사 | 전자 장치, 및 인쇄 회로 기판을 포함하는 전자 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432429A (en) * | 1990-10-23 | 1995-07-11 | Benchmarq Microelectronics, Inc. | System for charging/monitoring batteries for a microprocessor based system |
| US6377028B1 (en) * | 1990-10-23 | 2002-04-23 | Texas Instruments Incorporated | System for charging monitoring batteries for a microprocessor based method |
| US5955889A (en) * | 1994-05-20 | 1999-09-21 | Fujitsu Limited | Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage |
| JPH07321828A (ja) * | 1994-05-20 | 1995-12-08 | Fujitsu Ltd | 電子装置 |
| US5726596A (en) * | 1996-03-01 | 1998-03-10 | Hewlett-Packard Company | High-performance, low-skew clocking scheme for single-phase, high-frequency global VLSI processor |
| US6125419A (en) * | 1996-06-13 | 2000-09-26 | Hitachi, Ltd. | Bus system, printed circuit board, signal transmission line, series circuit and memory module |
| JP3712476B2 (ja) | 1996-10-02 | 2005-11-02 | 富士通株式会社 | 信号伝送システム及び半導体装置 |
| US6166576A (en) * | 1998-09-02 | 2000-12-26 | Micron Technology, Inc. | Method and apparatus for controlling timing of digital components |
| JP4569912B2 (ja) * | 2000-03-10 | 2010-10-27 | エルピーダメモリ株式会社 | メモリシステム |
-
2001
- 2001-07-26 JP JP2001226566A patent/JP3808335B2/ja not_active Expired - Lifetime
-
2002
- 2002-07-25 DE DE10233865.5A patent/DE10233865B4/de not_active Expired - Lifetime
- 2002-07-25 US US10/205,040 patent/US6661092B2/en not_active Expired - Lifetime
- 2002-07-25 TW TW091116683A patent/TW578041B/zh not_active IP Right Cessation
- 2002-07-25 KR KR10-2002-0043809A patent/KR100465010B1/ko active IP Right Grant
- 2002-07-26 CN CNB021270295A patent/CN1260737C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10233865B4 (de) | 2019-06-06 |
| CN1400609A (zh) | 2003-03-05 |
| JP2003045172A (ja) | 2003-02-14 |
| US6661092B2 (en) | 2003-12-09 |
| DE10233865A1 (de) | 2003-03-20 |
| KR20030010528A (ko) | 2003-02-05 |
| TW578041B (en) | 2004-03-01 |
| US20030037216A1 (en) | 2003-02-20 |
| CN1260737C (zh) | 2006-06-21 |
| KR100465010B1 (ko) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3808335B2 (ja) | メモリモジュール | |
| JP4657640B2 (ja) | 半導体装置 | |
| JP3993473B2 (ja) | 半導体集積回路装置 | |
| US6873533B2 (en) | Unbuffered memory system | |
| JP2004215137A (ja) | 半導体集積回路装置および半導体集積回路 | |
| US7260000B2 (en) | Control signal interface circuit for computer memory modules | |
| TWI684992B (zh) | 終端電阻電路及其控制方法 | |
| JP2006121377A (ja) | 入力回路及び半導体装置 | |
| US8174907B2 (en) | Semiconductor device having data input/output unit connected to bus line | |
| JP4768580B2 (ja) | 電源ノイズ抑制装置 | |
| JP2002373940A (ja) | 半導体集積回路装置 | |
| US8436640B1 (en) | Area optimized output impedance controlled driver | |
| JP2011014629A (ja) | 半導体装置 | |
| US7312637B2 (en) | Enhanced timing margin memory interface | |
| US8853822B2 (en) | Semiconductor device | |
| JP4143615B2 (ja) | オンダイターミネーション回路 | |
| US8953406B2 (en) | Semiconductor module includes semiconductor chip initialized by reset signal | |
| US7557638B2 (en) | Circuit for suppressing voltage jitter and method thereof | |
| US20060285417A1 (en) | Transformer coupled clock interface circuit for memory modules | |
| US20100164605A1 (en) | Semiconductor integrated circuit | |
| JP3540190B2 (ja) | 半導体記憶装置 | |
| US20070183228A1 (en) | Control signal interface circuit for computer memory modules | |
| JP2002026265A (ja) | 半導体集積回路およびその配置設計方法 | |
| JPH06152355A (ja) | 回路基板 | |
| JPH0982092A (ja) | バスラインのローディング補償回路を具備する半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060217 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060517 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3808335 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140526 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |