CN1400609A - 存储模块 - Google Patents

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Abstract

一种带有电阻器的存储模块。用作阻抗调节器的该电阻器被直接或间接地与C/A寄存器的输出晶体管的输出端连接在一起。电阻器对从C/A总线的输入端看去C/A寄存器的输出阻抗进行调节，使得该输出阻抗在由C/A寄存器输出的内部信号的工作电压范围内基本上保持不变。该存储模块还带有一个用作上升时间/下降时间调节器的电容器，该电容器将内部信号的上升时间和下降时间调节至特定值以得到令人满意的波形。

Description

存储模块
技术领域
本发明一般涉及一种包括安装在一片基板上的多个存储器件构成的存储模块。特别涉及一种具有寄存器的存储模块(寄存型存储模块)以及一种具有缓冲器的存储模块(缓冲型存储模块)。
背景技术
寄存型存储模块是一种具有为安装在一片基板上的多个存储器件所共用的指令和地址(C/A)寄存器的特殊类型的存储模块。C/A寄存器能锁存(暂时存储)发往存储模块的指令或地址信号，再将锁存(暂时存储)的指令和地址信号作为内部信号输出给有关的存储器件。
一般来说，一台个人计算机上要使用一个以上的其上安装有多个存储器件的存储模块。因此，如果直接由中央处理单元(CPU)或芯片组(内存控制器)将C/A信号供给各个存储器件，则需要驱动较大的电容性负载以传输这些C/A信号。在这种情况下，可在每个存储模块上设置一个C/A寄存器以用来降低电容性负载。这样一来，安装在一块存储模块上的存储器件由安装在同一存储模块上的C/A寄存器来驱动，而从CPU或芯片组的角度来看，C/A寄存器则是安装在存储模块上的唯一负载。
常规上有多种方案均与连接C/A寄存器与多个存储器件的总线的拓扑结构有关。已知的这种总线(下文中称之为内部C/A总线)拓扑结构的几个例子中包括单层布局和双层布局。这两种拓扑结构在本说明书的下文中被分别称作单T-分支拓扑结构和双T-分支拓扑结构。在http：//www.chips.ibm.com/products/memorys网站上的题为“DDR同步式动态随机读写存储器寄存型双边接触直插式存储器模块设计说明书-1.0版(DOR SDRAM Registered DIMM Design Specification-Revision1.0)”的技术资料中介绍了一个双T-分支拓扑结构的例子。当在存储模块上安装了大量的存储器件时，与单-T分支拓扑结构方案相比，该双T-拓扑结构的一个优点是它可以减少从C/A寄存器向各个存储器件传输信号过程中在延迟量上出现的差距。
近些年来，存储器件行业对提高数据传输速率的要求越来越强烈。这就需要提高指令和地址信号的工作频率。
以前曾采用端接总线的技术来实现高频运转。但是，这种技术存在会使功耗增加的缺点。
发明内容
本发明的一个发明目的是提供一种寄存型存储模块。该模块采用基于非端接总线结构的双T-分支拓扑结构，来提供改善了的高频运转能力。
为了克服上述有关技术存在的缺点，本发明的发明人采用性能模拟技术对现有的存储模块产品进行了运转试验。具体地说，对现有的装有设计频率为67MHz的C/A寄存器的存储模块产品在150MHz下进行了模拟测试。即使将作为C/A寄存器输出晶体管的金属氧化物半导体(MOS)晶体管的实体尺寸进行多种方式的改变，在不端接总线的情况下仍不能得到令人满意的波形。要获得令人满意的波形，通常要采用端接总线的方法。然而，使用这种端接技术所带来的又一个问题是会使功耗增加。因此，本发明人研究出一种在不使用终端电阻器的情况下就能获得令人满意的波形的方法。
一般在进行这种波形模拟试验时，波形的检测是通过用与某一拓扑结构的波形输入相对应的阻抗来替代电阻器的方法进行的。举例来说，在这种检测中所替换上的阻抗在寄存型存储模块的情况下可以是与C/A寄存器输出晶体管相对应的拓扑结构某一点的阻抗。特别是指从C/A总线的输入端看去C/A寄存器的输出阻抗。为了研究不同拓扑结构的可行性，在采用由上述电阻器的排列所产生的输出阻抗的情况下，进行了模拟试验。结果，通过使用一种非端接的双T-分支拓扑结构而不是单T-分支拓扑结构，即便是在将频率提高到150MHz的情况下，发明人也成功地得到了令人满意的波形。
通过用电阻器模拟出的输出阻抗来代替MOS晶体管，本发明人又进一步开展了其它一些模拟试验。然而采用这种方案时不能得到令人满意的波形。
经过仔细研究，本发明人推测产生上述问题的主要原因可能是由于晶体管不具备恒定导通态电阻，即晶体管未工作在其线性区域内。具体地说，假定产生上述问题的原因是由于从C/A总线的输入端看去C/A寄存器输出阻抗的不恒定性，本发明人推测若C/A总线工作在C/A寄存器的输出阻抗基本保持不变的条件下，上述问题可能会得到解决。基于这一假设，在输出MOS晶体管的输出端串联了一个电阻器以便使输出阻抗基本保持不变，然后又重新进行了模拟试验。结果却仍然不能得到令人满意的结果。
通过进一步的研究，本发明人发现输出脉冲波形前沿和后沿的斜度，或者说脉冲波形的上升时间(tR)和下降时间(tF)与能否获得令人满意的波形密切相关。
本发明的发明人进一步检测了存储模块的性能，发现输出脉冲波形与安装在模块上的存储器件的数量有关。
基于上述的研究及结果，本发明提供了如下类型的存储模块以克服有关的技术问题。
本发明的第一个存储模块包括：带有输出晶体管的并可根据外部指令/地址信号产生内部信号的指令/地址寄存器，被分成第一、二两组的多个存储器件，连接指令/地址寄存器和存储器件的布线，以及用于安装指令/地址寄存器和多个存储器件的基板。该存储模块中的布线包括：从指令/地址寄存器延伸至第一个分支结点的第一段布线；从第一个分支结点延伸至第二个分支结点的第二段布线；从第一个分支结点延伸至第三个分支结点的第三段布线；从第二个分支结点分出延伸至第一组存储器件的第四段布线；以及从第三个分支结点分出延伸至第二组存储器件的第五段布线。该存储模块中的指令/地址寄存器包括一个阻抗调节器，用于调节从指令/地址寄存器和第一段布线之间的连接点看去指令/地址寄存器的输出阻抗，以便使指令/地址寄存器的阻抗在内部信号的工作电压范围内基本保持不变；和一个上升时间/下降时间调节器，用于将内部信号的上升时间和下降时间调节至特定值。
本发明的第二存储模块是上述第一存储模块的变体，其特征在于，多个存储器件和布线均未采用端接方式。
本发明的第三存储模块是上述第一存储模块的变体，其特征在于，该指令/地址寄存器包括上述输出晶体管并具有寄存器输出端，该指令/地址寄存器件包括与寄存器的输出端相连被用作阻抗调节器的电阻器。
本发明的第四存储模块是上述第一存储模块的变体，其特征在于，该指令/地址寄存器件是个装有一用作阻抗调节器的电阻器的指令/地址寄存器。
本发明的第五存储模块是上述第一存储模块的变体，其特征在于，阻抗调节器包含第一、二两个电阻器，指令/地址寄存器件是个具有寄存器输出端的指令/地址寄存器且包括与寄存器的输出端连接在一起的第二个电阻器，指令/地址寄存器包括输出晶体管和连接在输出晶体管的输出端和寄存器输出端之间的第一个电阻器。
本发明的第六存储模块是上述第五存储模块的变体，其特征在于，第一个电阻器的电阻被设定至考虑到可能选择的存储器件的数量的最小值，第二个电阻器的电阻被设定至在将其与第一个电阻器的电阻相加后能正确调节指令/地址寄存器件的输出阻抗的数值。
本发明的第七存储模块可以是上述第一至六存储模块中任何一个的变体，其特征在于，指令/地址寄存器中装有用作上升时间/下降时间调节器的电容器。
本发明的第八存储模块是上述第一存储模块的变体，其特征在于，阻抗调节器根据安装在基板上的存储器件的数量来调节指令/地址寄存器件的输出阻抗。
本发明的第九存储模块可以是上述第三和第四存储模块中任何一个的变体，其特征在于，电阻器的电阻大于输出晶体管的导通态电阻。
本发明的第十存储模块是上述第五存储模块的变体，其特征在于，第一和第二个电阻器的总电阻大于输出晶体管的导通态电阻。
本发明的第十一存储模块是上述第一存储模块的变体，其特征在于，上升时间和下降时间的特定值保持不变，而与可能选择的存储器件的数量无关。
本发明的第十二存储模块是上述第十一存储模块的变体，其特征在于，内部信号的工作频率至少为100MHz。
本发明的第十三存储模块是上述第十二存储模块的变体，其特征在于，上升时间和下降时间在0.9纳秒至2.0纳秒之间。
本发明的第十四存储模块是上述第一存储模块的变体，其特征在于，第一组存储器件的数量比第二组存储器件的数量多出一个特定的数值，且所有存储器件彼此基本上具有相同的输入电容，存储模块中还包含有与第二组存储器件一起被连接到第五段布线上的上述特定数量的虚设电容器，每个虚设电容器的输入电容基本上与各存储器件相同，其中从第二个分支结点看去第一组存储器件的总阻抗与从第三个分支结点看去第二组存储器件和虚设电容器的总阻抗相等。
本发明的第十五存储模块是上述第十四存储模块的变体，其特征在于，第二和第三段布线具有相同的线阻抗、第四和第五段布线具有相同的线阻抗。
本发明的第十六存储模块是上述第十四存储模块的变体，其特征在于，第四段布线所形成的局部拓扑结构使得第一组存储器件的节点相对于一条通过第二个分支结点的假想直线呈对称分布、第五段布线所形成的局部拓扑结构使得第二组存储器件的节点以及上述特定数量的虚设电容器相对于第二条通过第三个分支结点的假想直线呈对称分布。
本发明的第十七存储模块是上述第一存储模块的变体，其特征在于，第一组存储器件的数量比第二组存储器件的数量多出一个特定的数值，且所有存储器件彼此基本上具有相同的输入电容，第二到第五段布线的线长度是使从第一个分支结点看去第一组存储器件的总阻抗与从第一个分支结点看去第二组存储器件的总阻抗相等而确定的。
本发明的第十八存储模块是上述第一存储模块的变体，其特征在于，第一组存储器件的数量是8或10，而第二组存储器件的数量是8，第一到第五段布线的线阻抗基本上在50到65欧姆之间，指令/地址寄存器件的输出阻抗为20欧姆±20％。
本发明的第十九存储模块是上述第一存储模块的变体，其特征在于，第一组存储器件的数量是4或5，而第二组存储器件的数量是4，第一到第五段布线的线阻抗基本上在50到65欧姆之间，指令/地址寄存器件的输出阻抗为25欧姆±20％。
本发明的第二十存储模块是上述第一存储模块的变体，其特征在于，第一组存储器件的数量是2或3，而第二组存储器件的数量是2，第一到第五段布线的线阻抗基本上在50到65欧姆之间，指令/地址寄存器件的输出阻抗为30欧姆±20％。
本发明的第二十一存储模块是上述第一存储模块的变体，其特征在于，存储模块中用一个包括阻抗调节器和上升时间/下降时间调节器的缓冲器元件取代了指令/地址寄存器件。
从上述内容可以看出，本发明提供了一种采用基于非端接总线结构，具有高频运转能力的寄存型或缓冲型存储模块，带有用于调节从内部C/A总线的输入端看去C/A寄存器或缓存器的输出阻抗的阻抗调节器和用于调节从C/A寄存器或缓冲器输出到内部C/A总线上的内部信号的上升时间和下降时间的上升时间/下降时间调节器的双T-分支拓扑结构。
在通过阅读下面的结合附图的详细说明后，本发明的目的、性能和优点将会变得更加明了。
附图说明
图1是根据本发明的第一个实施例的存储模块的总接线图；
图2是图1中所示的各通路孔简化后的等效电路图；
图3是图1中所示的各DRAM器件的输入部分简化后的等效电路图；
图4是图1中所示的C/A寄存器的总电路接线图；
图5是用于解释从第一段布线的输入端看去特别是当构成C/A寄存器输出级的补偿MOS(CMOS)倒相器的n-通道MOS(nMOS)晶体管处于接通时，C/A寄存器的输出阻抗曲线；
图6是用于解释从第一段布线的输入端看去特别是当构成C/A寄存器输出级的CMOS倒相器的p-通道MOS(pMOS)晶体管处于接通时，C/A寄存器的输出阻抗曲线；
图7是根据本发明的第二个实施例的存储模块的总接线图；
图8是根据本发明的第三个实施例的存储模块的总接线图；
图9是表示tR/tF调节与波形之间的关系的图表；
图10是根据本发明的第四个实施例的存储模块的总接线图。
具体实施方式
下面参照附图对根据本发明的具体实施例的存储模块进行详细地说明。以下作为实例来说明的存储模块工作的基准时钟频率为200到400MHz，并设有工作频率在100到200MHz之间的C/A寄存器，且以动态随机存取存储器(DRAM)作为存储器件。但这并不是要排除将本发明应用于其它类型存储模块的可行性。另外，尽管在下面的实施例中给出了电阻和其它参数的典型值，但应理解，在大规模工业生产中，允许值有约为±20％的偏差。(第一个实施例)
图1所示的根据本发明的第一个实施例的存储模块10包括安装在基板20上的18个DRAM器件301-3018和C/A寄存器40。所有的DRAM器件301-3018具有相同的以查错和纠正功能(ECC)为特色的性能。在本实施例中，DRAM器件301-3018被分成两组：第一组包括DRAM器件301-3010，第二组包括DRAM器件3011-3018。很明显，第一组DRAM器件的数量比第二组多出两个。尽管除了指令和地址线以外，存储模块10还设有电源线和数据线，但是为了更清楚地说明问题，下面的说明将集中在指令和地址线上。
C/A寄存器40的输出端P0通过信号线L1a、L1b、L5a、L5b、L8a、L8b、L9、和通路孔Via与各个DRAM器件301-3018连接，从而形成了本实施例的双T-分支拓扑结构。总地来说，该实施例的双T-分支拓扑结构由第一至第五段布线构成。在这些布线中，第一段布线从C/A寄存器40的输出端P0延伸至第一个分支结点P1，包括信号线L1a、L1b和一个通路孔Via。第二段布线从第一个分支结点P1延伸至第二个分支结点P2，包括信号线L5a和一个通路孔Via。第三段布线从第一个分支结点P1延伸至第三个分支结点P3，包括信号线L5b和一个通路孔Via。第四段布线从第二个分支结点P2分支，各路支线延伸至第一组DRAM器件301-3010。类似地，第五段布线从第三个分支结点P3分支，各路支线构成延伸至第二组DRAM器件3011-3018。
更具体地说，信号线L1a、L1b、L5a、L5b、L8a、L8b和L9的长度分别为1.0mm、15.0mm、40.0mm、40.0mm、12.0mm、12.0mm和1.0mm，在本实例中这些线路产生的线阻抗为63欧姆。图2所示为本实施例中的各通路孔Via的等效电路图。
在本实施例中，两个虚设电容器50、51象第二组的DRAM器件3011-3018一样被连接在第五段布线上。这两个虚设电容器50、51基本上具有与各个DRAM器件3011-3018相同的输入电容。这也就是说，虚设电容器50、51被作为各DRAM器件的等效输入电容来使用。各DRAM器件输入部分的等效电路如图3所示。图3所示的各DRAM器件301-3018的等效电路的电容为2.0皮法。因此，本实施例中两个虚设电容器50、51的电容也是2.0皮法。接入了虚设电容器50、51后，在本实施例中，从第二个分支结点P2看去DRAM器件301-3010的总阻抗与从第三个分支结点P3看去DRAM器件3011-3018和两个虚设电容器50、51的总阻抗基本上相等。也就是说，第二个分支结点P2处DRAM器件301-3010的输入阻抗与第三个分支结点P3处DRAM器件3011-3018的输入阻抗基本上相等。
从图1中所示的通路孔Via的数量、线路长度及其布局情况可以明显地看出，本实施例中的总线拓扑结构相对于一条通过第一个分支结点P1和信号线L1a和L1b的假想直线呈轴对称分布。特别是信号线L5a和L5b具有相同的布线长度。第四段布线所形成的一个局部拓扑结构使得DRAM器件301-3010的节点相对于一条通过第二个分支结点P2或位于DRAM器件305-306之间的假想直线呈对称分布。第五段布线所形成的第二个局部拓扑结构使得DRAM器件3011-3018和虚设电容器50、51的节点相对于一条通过第三个分支结点P3或位于虚设电容器50和51之间的假想直线呈对称分布。由于第一个局部拓扑结构与第二个局部拓扑结构的形式相同，使得按本实施例设计的双T-分支拓扑结构相对于第一和第二组DRAM器件301-3010、3011-3018呈现出平衡且对称的几何形状。
图4所示的C/A寄存器40中包含一个CMOS倒相器41、电阻值为R并与CMOS倒相器41的输出端串联在一起的电阻器42和一个一端与CMOS倒相器41的输出端相连，另一端接地的电容器43。构成本实施例中CMOS倒相器41的nMOS和pMOS晶体管的实体尺寸及其相应的特性使得它们各自在一个线性区域内产生5欧姆的导通态电阻。在电阻器42的后一级所示的一个8欧姆的电阻器、两个分别为2.0皮法和0.1皮法的电容器以及一个3.0纳亨的电感器一起表示代表由封装和位于电阻器42和C/A寄存器40的输出端P0之间的其它元件产生的寄生阻抗元件的等效电路。如果存储模块10设有C/A寄存器40而不只是一个缓存器，这实际上是提供了一个例如，位于CMOS倒相器41的前级的由触发器构成的内部信号产生电路。然而，为了简便起见，在上面对本实施例的说明中未对这一信号产生电路加以说明。
在本实施例中，电阻器42的电阻R的确定应使得从第一段布线中的L1a的输入端(或从C/A寄存器40的输出端P0)看去C/A寄存器40的输出阻抗在工作电压范围内保持不变。换句话说，在本实施例中，电阻器42的电阻R的确定应使得在第一段布线中的L1a的输入端(或C/A寄存器40的输出端P0)能得到线性的电流—电压特性。
现在参照图5和6来说明C/A寄存器40的输出阻抗与电阻器42的电阻R之间的关系曲线。其中，图5示出了构成C/A寄存器40输出级的CMOS倒相器41的nMOS晶体管的特性曲线，图6示出了CMOS倒相器41的pMOS晶体管的特性曲线。在这些曲线中，ID和VD分别代表CMOS倒相器41的nMOS和pMOS晶体管的漏极电流和漏极电压。VD＇代表的是第一段布线中的L1a的输入端的电压。该电压与第一实施例中C/A寄存器40的输出端P0以及随后描述的第二和第三个实施例中P4处的电压相等。要注意的是图5和6中还包含了第二和第三个实施例的特性曲线。
一般来说，MOS晶体管的ID-VD特性曲线由电阻区(线性区)和饱和区(夹断区)构成。在理想情况下，漏极电流ID保持恒定不变而与漏极电压VD无关。这就是说，晶体管的导通态电阻随着漏极电压VD的变化而变化。例如，图5和6中所示的ID-VD特性曲线的线性区域约在0V至约±0.3V之间。超出这一区间则进入饱和区，在该区域内，漏极电流ID随漏极电压VD的变化只有微小改变。在该实例中，nMOS和pMOS晶体管的导通态电阻(即MOS晶体管在线性区域内工作时的电阻)为5欧姆。
另一方面，在本实施例中，内部C/A总线的工作电压范围或者说其内部信号的电压范围是0到1.8V。从图5和6可以明显地看出，这一电压范围未能被nMOS晶体管或pMOS晶体管的线性区域所覆盖，而是延伸到了饱和区。
假定在高频操作中不能得到令人满意的波形的原因是由nMOS和pMOS晶体管的导通态电阻的变化所引起的，如上所述，本发明的发明人将电阻器42与输出晶体管(CMOS倒相器41)的输出端串联起来，如前所述，其电阻值是按照上述的方式来确定的。
这样一来，nMOS或pMOS晶体管所能承受的漏极电压VD的最大和最小值分别通过调节电阻器42来提高和降低，根据图5和6所示的特性曲线可以看出，此时nMOS和pMOS晶体管的工作电压范围将会落在线性区域内。另一方面，以C/A寄存器40输出端P0处的电压VD＇(也可把该电压当作从第一段布线中的线L1a一侧看去的视在漏极电压)为基准可以看出，内部C/A总线的工作电压范围落在了ID-VD＇特性曲线的线性区域内。由此可见，工作电压范围落在从第一段布线中的L1a的输入端看去C/A寄存器40的输出阻抗可被视为常量的一个范围内。
更具体地说，电阻器42的电阻R是根据上述的总线拓扑结构来确定的。也就是根据所安装的DRAM器件的数量和线阻抗等参数来确定。换句话说，电阻器42的电阻R是根据与从C/A寄存器40的输出端P0处看去DRAM器件301-3018一侧的输入阻抗的关系来确定的。在本实施例中，由于所安装的DRAM器件的数量为18、线阻抗为63欧姆以及采用上述双T-拓扑结构作为C/A总线拓扑结构的情况下，经过模拟试验所得到的最佳电阻值为20欧姆。考虑到在线性区域内工作的CMOS晶体管的导通态电阻为5欧姆，电阻R被设定至15欧姆。这样一来，C/A总线的工作电压范围将落在ID-VD＇特性曲线的线性区域内，C/A寄存器40在其输出端P0处的输出阻抗将为20欧姆。
在本实施例中，电阻器42被内置在C/A寄存器40中，但也可以插在C/A寄存器40的输出端P0与线L1a之间与C/A寄存器40串联。
在本实施例中，C/A寄存器40中的电容器43被用作tR/tF调节器，用于调节脉冲信号的上升时间(tR)和下降时间(tF)。设在CMOS倒相器41输出级的电容器43用来“钝化”从CMOS倒相器41输出的脉冲信号的波形。具体地说，从CMOS倒相器41输出的理想的矩形脉冲波形由于电容器43的存在变成了如图4所示在PS点观察到的具有特定tR和tF值(1纳秒)的梯形脉冲。除了上述的电阻器42之外，在电路中接入执行tR/tF调节功能的电容器43有助于得到更好的波形。后面将会对tR/tF调节进行详细说明。
要注意的是，上述第一个实施例在不改变其结构的情况下还可用于不具有ECC功能的存储模块。在这种情况下，所安装的DRAM器件的数量应为16个，并且第一和第二组含有相同数量的DRAM器件。
另外，在上述的第一个实施例中线阻抗的大小为63欧姆，实际上它可以取50到65欧姆之间的任一值。(第二个实施例)
根据本发明的第二个实施例制成的存储模块11中包含9个DRAM器件。它可以看作是第一个实施例的一个变体，这是由于DRAM数量上的变化，使得该存储模块的布局有所改变。
如图7所示，根据本发明的第二个实施例的存储模块11包括安装在基板21上的9个DRAM器件3021-3029，C/A寄存器40和电阻为Rs并与C/A寄存器40的输出端P0串联在一起的辅助电阻器44。所有的DRAM器件3021-3029具有相同的以查错和纠正功能(ECC)为特色的性能。在本实施例中，DRAM器件3021-3029被分成两组：第一组包括DRAM器件3021-3025，第二组包括DRAM器件3026-3029。很明显，第一组DRAM器件的数量比第二组多出一个。
辅助电阻器44的一个接线端P4通过信号线L1、L5a、L5b、L8a、L8b、L9和通路孔Via与各个DRAM器件3021-3029连接起来，从而形成了本实施例的双T-分支拓扑结构。总地来说，该实施例的双T-分支拓扑结构由第一至第五段布线构成。在这些布线中，第一段布线从辅助电阻器44的输出接线端P4延伸至第一个分支结点P1，包括信号线L1和一个通路孔Via。第二段布线从第一个分支结点P1延伸至第二个分支结点P2，包括信号线L5a和一个通路孔Via。第三段布线从第一个分支结点P1延伸至第三个分支结点P3，包括信号线L5b和一个通路孔Via。第四段布线从第二个分支结点P2分支，各路支线延伸至第一组DRAM器件3021-3025。类似地，第五段布线从第三个分支结点P3分支，各路支线延伸至第二组DRAM器件3026-3029。
更具体地说，信号线L1、L5a、L5b、L8a、L8b和L9的长度分别为15.0mm、40.0mm、40.0mm、12.0mm、12.0mm和1.0mm，在本实例中这些线路产生的线阻抗为63欧姆。本实施例中的通路孔Via、DRAM器件3021-3029和C/A寄存器40具有与第一个实施例中的通路孔Via、DRAM器件301-3018和C/A寄存器相同的特性(参见图2到4)。
在本实施例中，一个等效输入电容为2.0皮法的虚设电容器52同第二组的DRAM器件3026-3029一样被连接在第五段布线上，以补偿第一和第二组DRAM器件在数量上的差别。接入了虚设电容器52后，在本实施例中，从第二个分支结点P2看去DRAM器件3021-3025的总阻抗与从第三个分支结点P3看去DRAM器件3026-3029和虚设电容器52的总阻抗基本上相等。
从图7中所示的通路孔Via的数量、线路长度及其布置情况可以明显地看出，本实施例中的总线拓扑结构同样相对于一条通过第一个分支结点P1和信号线L1的假想直线呈轴对称分布。特别是信号线L5a和L5b具有相同的布线长度。第四和第五段布线形成第一和第二局部拓扑结构，使得相互连在一起的节点分别相对于通过第二和第三个分支结点P2、P3的假想直线呈对称分布。由于第一个局部拓扑结构与第二个局部拓扑结构的形式相同，使得根据本实施例的双T-分支拓扑结构相对于第一和第二组DRAM器件3021-3025、3026-3029象第一个实施例那样呈现出平衡且对称的几何形状。
本实施例中的C/A寄存器40与上述第一个实施例中的C/A寄存器相同。具体地说，本实施例中的C/A寄存器40包括一个CMOS倒相器41、电阻值为R并与CMOS倒相器41的输出端串联连接的电阻器42和一个一端与CMOS倒相器41的输出端相连另一端接地的电容器43。
在本实施例中，电阻为RS并与C/A寄存器40的输出端P0串联连接的辅助电阻器44和电阻为R并被内置在C/A寄存器40中的电阻器42共同来决定从结点P4处看去C/A寄存器40的输出阻抗。其决定输出阻抗的原理与上述第一个实施例所采用的原理相同(参见图5和6)。具体地说，电阻器42和44的总阻抗(R+RS)的选择应使得它在与C/A寄存器40的输出晶体管共同作用下能产生某一特定幅值的脉冲所需的恒定的输出阻抗。换句话说，在本实施例中，总阻抗值(R+RS)的确定应使得在第一段布线中的信号线L1的输入端(结点P4)能得到线性的电流-电压特性曲线。
在本实施例中，确定电阻器42和44的总阻抗(R+RS)的方法与在第一个实施例中确定电阻器42的电阻R的方法基本上相同。从满足上述条件要求的总电阻(R+RS)中减去电阻器42的电阻R即可获得电阻器44的电阻Rs的大小。具体地说，由于所安装的DRAM器件的数量为9、线路阻抗为63欧姆以及采用上述双T-拓扑结构作为C/A总线拓扑结构，经过模拟试验所得到的最佳电阻值为25欧姆。考虑到在线性区域内工作的CMOS晶体管的导通态电阻为5欧姆电阻器42的电阻R为15欧姆，则应将电阻器44的电阻RS设定至5欧姆。这样一来，C/A总线的工作电压范围将落在ID-VD＇特性曲线的线性区域内(参见图5和6)，从结点P4处看去C/A寄存器40的输出阻抗应变为25欧姆。根据本发明的内容，电阻器44可以象第一个实施例中的电阻器42一样被内置在C/A寄存器40中。
要注意的是，上述第二个实施例在不改变其结构的情况下还可用于不具有ECC功能的存储模块。在这种情况下，所安装的DRAM器件的数量应为8个，并且第一和第二组含有相同数量的DRAM器件。
另外，在上述的第二个实施例中线阻抗的大小为63欧姆，实际上它可以取50到65欧姆之间的任一值。(第三个实施例)
根据本发明的第三个实施例制成的存储模块12中包含4个DRAM器件。它可以看作是第一个实施例的一个变体，这是由于DRAM器件数量上的变化，使得该存储模块的布局有所改变。
如图8所示，根据本发明的第二个实施例的存储模块12包括安装在基板22上的4个DRAM器件3031-3034，C/A寄存器40和电阻为Rs并与C/A寄存器40的输出端P0串联在一起的辅助电阻器45。所有的DRAM器件3031-3034具有相同的性能。在本实施例中，DRAM器件3031-3034被分成第一和第二两组，各组包含数量相同的DRAM器件。
辅助电阻器45的一个接线端P4通过信号线L1、L5a、L5b、L8a、L8b、L9和通路孔Via与各个DRAM器件3031-3034连接起来，从而形成了本实施例的双T-拓扑结构。总地来说，该实施例的双T-拓扑结构由第一至第五段布线构成。在这些布线中，第一段布线从辅助电阻器45的输出接线端P4延伸至第一个分支结点P1，包括信号线L1和一个通路孔Via。第二段布线从第一个分支结点P1分出延伸至第二个分支结点P2，包括信号线L5a和一个通路孔Via。第三段布线从第一个分支结点P1延伸至第三个分支结点P3，包括信号线L5b和一个通路孔Via。第四段布线从第二个分支结点P2分成两路径，一路(包括信号线L8a、L9和一个通路孔Via)延伸至DRAM器件3031，另一路(包括信号线L8b、L9和一个通路孔Via)延伸至DRAM器件3032。类似地，第五段布线从第三个分支结点P3分成两路径，一路(包括信号线L8b、L9和一个通路孔Via)延伸至DRAM器件3033，另一路(包括信号线L8a、L9和一个通路孔Via)延伸至DRAM器件3034。
更具体地说，信号线L1、L5a、L5b、L8a、L8b和L9的长度分别为15.0mm、40.0mm、40.0mm、12.0mm、12.0mm和1.0mm，在本实例中这些线路产生的线阻抗为63欧姆。本实施例中的通路孔Via、DRAM器件3031-3034和C/A寄存器40具有与第一个实施例中的通路孔Via、DRAM器件301-3018和C/A寄存器相同的特性(参见图2到4)。
从图8中所示的通路孔Via的数量、线路长度及其布置情况可以明显地看出，本实施例中的总线拓扑结构同样相对于一条通过第一个分支结点P1和信号线L1的假想直线呈轴对称分布。特别是信号线L5a和L5b具有相同的布线长度。第四和第五段布线形成第一和第二局部拓扑结构，使得相互连在一起的节点分别相对于通过第二和第三个分支结点P2、P3的假想直线呈对称分布。由于第一个局部拓扑结构与第二个局部拓扑结构的形式相同，使得根据本实施例的双T-分支拓扑结构相对于第一和第二组DRAM器件3031-3032、3033-3034象第一个实施例那样呈现出平衡且对称的几何形状。
本实施例中的C/A寄存器40与上述第一个实施例中的C/A寄存器相同。具体地说，本实施例中的C/A寄存器40包括一个CMOS倒相器41、电阻值为R并与CMOS倒相器41的输出端串联连接的电阻器42和一个一端与CMOS倒相器41的输出端相连另一端接地的电容器43。
在本实施例中，电阻为RS并与C/A寄存器40的输出端P0串联连接的辅助电阻器45的电阻大小的选定方法与上述第二个实施例中所描述的一样(参见图5和6)。具体地说，在本实施例中，由于所安装的DRAM器件的数量为4、线路阻抗为63欧姆以及采用上述双T-分支拓扑结构作为C/A总线拓扑结构，经过模拟试验所得到的最佳电阻值为30欧姆。考虑到在线性区域内工作的CMOS晶体管的导通态电阻为5欧姆、电阻器42的电阻R为15欧姆，则应将电阻器45的电阻RS设定至10欧姆。这样一来，C/A总线的工作电压范围将落在ID-VD＇特性曲线的线性区域内，从结点P4处看去C/A寄存器40的输出阻抗将为30欧姆。根据本发明的内容，电阻器45可以象第一个实施例中的电阻器42一样被内置在C/A寄存器40中。尽管在上述根据本发明的第三个实施例的存储模块12中未引入ECC功能，但是本实施例的设计思想仍适用于具有ECC功能的存储模块。具体地说，在无须改变本实施例的结构的情况下，可将第一组和第二组DRAM器件的数量分别调整成3个和2个。另外，在上述的第三个实施例中线阻抗的大小为63欧姆，实际上它可以取50到65欧姆之间的任一值。[调节上升时间和下降时间]
下面参照图9来对前面提到的tR/tF调节进行说明。图9示出了用于确定以在存储模块安装有不同数量的DRAM器件提供令人满意的脉冲波形所需的适宜的tR/tF调节程度而作的研究工作的结果。图9中被标识为Ron的各电阻值是从图1中的结点P0和从如图7和8所示的P4看去C/A寄存器40的输出阻抗。从图9可以明显地看出，当上升时间和下降时间为0.9纳秒、1.0纳秒和2.0纳秒时，不论在存储模块上安装的DRAM器件的数量为多少，都能得到令人满意的波形。基于这种情况，上述实施例中的上升时间和下降时间被设定到1.0纳秒。这样一来，尽管由于制造偏差会使上升时间和下降时间的实际值略有变化，但是它们应落在0.9纳秒至2.0纳秒的范围内，而这一范围适宜存储模块产生令人满意的波形且与所安装的DRAM器件的数量无关。(第四个实施例)
根据本发明的第四个实施例的存储模块13是第一个实施例的一个变体，并与根据第一个实施例的存储模块10基本上相同，只是未使用虚设电容器来调节阻抗平衡，具体地说，在本实施例中，第一到第五段布线的长度互不相同，并以此来获得阻抗的平衡。
更具体地说，图10中所示的信号线L1a、L1b、L5a、L5b、L7a、L7b、L8a、L8b和L9的长度分别为1.0mm、15.0mm、40.0mm、52.0mm、6.0mm、6.0mm、12.0mm、12.0mm和1.0mm。从中可以看出，线L5a和L5b的长度相差12mm。同样，观察一下从第二个分支结点P2到DRAM器件303、304、307和308的各条路径以及从第三个分支结点P3到DRAM器件3013、3014、3015和3016的各条路径，可以发现在线L8a、L8b和线L7a、L7b之间也存在6mm的长度差。这些线长度上的差别使得从第一个分支结点P1看去第一组DRAM器件(301-3010)的输入阻抗和从第一个分支结点P1看去第二组DRAM器件(3011-3018)的输入阻抗基本上相等。
第四个实施例中的上述平衡阻抗的方法不仅适用于第一个实施例，而且也适用于第二和第三个实施例。
通过模拟试验对上述根据第一到第四个实施例的存储模块10-13进行了检测。检测结果表明：通过把调节电阻器，例如，连接到寄存器40的内置输出晶体管的输出端，并根据所安装的DRAM器件的数量来确定其电阻的大小，可以使安装有不同数量的DRAM器件的存储模块获得适宜的输出阻抗；通过上述的tR/tF调节，在不使用终端电阻器的情况下，即使在工作频率为150MHz时也可获得令人满意的脉冲波形。为了便于进行比较，在模拟试验中还对一个采用单T-分支拓扑结构(指的是从第一个分支结点分出的象上述从第二个分支结点分出的第一个局部拓扑结构那样的拓扑结构并延伸至所有的DRAM器件)的存储模块进行了检测。然而，在该对比模块中却无法获得令人满意的脉冲波形。
尽管上面采用了举例、参照根据特定实施例的存储模块的方法对本发明进行了说明，但是本发明的范围不限于这些实施例。在上述的第一至第三个实施例中，内置在C/A寄存器40中的电阻器42的电阻R的大小是在假定安装在存储模块中的DRAM器件的数量为18(可能的DRAM器件的最大数量)的情况下确定的。当DRAM器件的数量小于18时，可采取外加辅助电阻器44和45的方法。采用这种方法可使C/A寄存器40获得适用于多种场合的能力而不受安装在存储模块上的DRAM器件数量的影响。作为上述实施例的一个变体，在C/A寄存器中可以内置一个电阻器，其电阻的大小根据安装在存储模块上的DRAM器件的特定数量来确定，而不考虑多用途适用性。作为上述实施例的另一个变体，可以在上述所有实施例中把电阻器42外加到C/A寄存器上。同样作为上述实施例的另一个变体，可以在C/A寄存器中内置多个具有与可能选择的DRAM器件的数量相适应的不同电阻值的电阻器，这样就可以根据实际安装的DRAM器件的数量来选择具有适宜电阻值的电阻器。
从上述可知，调节输出阻抗用的电阻器应被设置在线L1a或L1的输入端的上游(即靠近模块的输入端)。然而，只要条件满足要求，可以将调节输出阻抗用的电阻器设置在相对于常规的C/A寄存器来说任何一个位置。这样，在本发明中与相关技术领域中的C/A寄存器相对应的设有调节阻抗用的电阻器的C/A寄存器，从这一意义上来说，在本说明书及所附的权利要求中使用的“C/A寄存器件”一词指的是包含或结合有调节阻抗用的电阻器的C/A寄存器而不只是C/A寄存器本身。
尽管在上述实施例中参照的是使用C/A寄存器而不只是缓存器的实例对发明内容进行的说明，但是本发明不仅适用于寄存型存储模块，而且还适用于缓存型存储模块。这是因为调节阻抗用的电阻器被安置在C/A寄存器的末端，正象发明人所提到的那样，这个电阻器即构成了缓存器部分。

Claims (21)

1.一种存储模块，它包括：
用于根据外部指令/地址信号来产生内部信号的指令/地址寄存器，且所述的指令/地址寄存器件带有一个输出晶体管；
被分成第一和第二两组的多个存储器件；
用于连接所述的指令/地址寄存器件和所述的存储器件的布线；和
用于安装所述的指令/地址寄存器件和所述的存储器件的基板；
所述的布线包括：
从所述的指令/地址寄存器件延伸至第一个分支结点的第一段布线；
从第一个分支结点延伸至第二个分支结点的第二段布线；
从第一个分支结点延伸至第三个分支结点的第三段布线；
从第二个分支结点分出延伸至所述的第一组存储器件的第四段布线；和
从第三个分支结点分出延伸至第二组存储器件的第五段布线；和
所述的指令/地址寄存器件包括：
阻抗调节器，用于调节从所述的指令/地址寄存器件和第一段布线之间的连接点看去所述的指令/地址寄存器件的输出阻抗，通过调节该阻抗调节器，可使所述的输出阻抗在内部信号的工作电压范围内基本保持不变；和
上升时间/下降时间调节器，用于将内部信号的上升时间和下降时间调节至特定值。
2.如权利要求1所述的存储模块，其特征在于，所述的多个存储器件和所述的布线均是非端接形式的。
3.如权利要求1所述的存储模块，其特征在于，所述的指令/地址寄存器件是包括所述的输出晶体管并具有寄存器输出端且所述的指令/地址寄存器件包含一与寄存器输出端串联在一起用作阻抗调节器的电阻器。
4.如权利要求1所述的存储模块，其特征在于，所述的指令/地址寄存器件是装有一用作阻抗调节器的电阻器的指令/地址寄存器。
5.如权利要求1所述的存储模块，其特征在于，阻抗调节器包括第一、二两个电阻器，所述的指令/地址寄存器件是个具有寄存器输出端并包括与寄存器输出端连接的第二个电阻器的指令/地址寄存器，指令/地址寄存器包含输出晶体管和串联连接在输出晶体管的输出端和寄存器输出端之间的第一个电阻器。
6.如权利要求5所述的存储模块，其特征在于，第一个电阻器的电阻被设定至考虑到可能选择的所述的存储器件的数量的最小值，第二个电阻器的电阻被设定至在将其与第一个电阻器的电阻相加后能正确地调节所述的输出阻抗的数值。
7.如权利要求1到6所述的存储模块，其特征在于，指令/地址寄存器中装有用作上升时间/下降时间调节器的电容器。
8.如权利要求1所述的存储模块，其特征在于，阻抗调节器根据安装在所述的基板上的所述的存储器件的数量来调节所述的输出阻抗。
9.如权利要求3或4所述的存储模块，其特征在于，电阻器的电阻大于输出晶体管的导通态电阻。
10.如权利要求5所述的存储模块，其特征在于，第一和第二个电阻器的总电阻大于输出晶体管的导通态电阻。
11.如权利要求1所述的存储模块，其特征在于，所述的上升时间和下降时间的特定值保持不变，与可能选择的所述的存储器件的数量无关。
12.如权利要求11所述的存储模块，其特征在于，内部信号的工作频率至少为100MHz。
13.如权利要求12所述的存储模块，其特征在于，上升时间和下降时间在0.9纳秒到2.0纳秒之间。
14.如权利要求1所述的存储模块，其特征在于，所述的第一组存储器件的数量比所述的第二组存储器件的数量多出一个特定的数值，且所有存储器件彼此基本上具有相同的输入电容，所述的存储模块进一步包括：
和所述的第二组存储器件一起被连接到第五段布线上的所述的特定数量的并具有与各存储器件基本相同的输入电容的虚设电容器；
其中，从第二个分支结点看去所述的第一组存储器件的总阻抗与从第三个分支结点看去所述的第二组存储器件和虚设电容器的总阻抗相等。
15.如权利要求14所述的存储模块，其特征在于，第二和第三段布线具有相同的线阻抗，第四和第五段布线具有相同的线阻抗。
16.如权利要求14所述的存储模块，其特征在于，第四段布线所形成的局部拓扑结构使得所述的第一组存储器件的节点相对于一条通过第二个分支结点的假想直线呈对称分布，第五段布线所形成的局部拓扑结构使得所述的第二组存储器件的节点以及所述的特定数量的虚设电容器相对于第二条通过第三个分支结点的假想直线呈对称分布。
17.如权利要求1所述的存储模块，其特征在于，所述的第一组存储器件的数量比所述的第二组存储器件的数量多出一个特定的数值，且所有存储器件彼此基本上具有相同的输入电容，第二到第五段布线的线长度是使从第一个分支结点看去所述的第一组存储器件的总阻抗与从第一个分支结点看去所述的第二组存储器件的总阻抗相等而确定的。
18.如权利要求1所述的存储模块，其特征在于，所述的第一组存储器件的数量是8或10，而所述的第二组存储器件的数量是8，第一到第五段布线的线阻抗基本上在50到65欧姆之间，所述的输出电阻为20欧姆±20％。
19.如权利要求1所述的存储模块，其特征在于，所述的第一组存储器件的数量是4或5，而所述的第二组存储器件的数量是4，第一到第五段布线的线阻抗基本上在50到65欧姆之间，所述的输出阻抗为25欧姆±20％。
20.如权利要求1所述的存储模块，其特征在于，所述的第一组存储器件的数量是2或3，而所述的第二组存储器件的数量是2，第一到第五段布线的线阻抗基本上在50到65欧姆之间，所述的输出阻抗为30欧姆±20％。
21.如权利要求1所述的存储模块，其特征在于，包括缓冲器件，该缓冲器件包括所述的阻抗调节器和所述的上升时间/下降时间调节器以取代所述的指令/地址寄存器件。
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