CN1411059A - 避免存储器芯片周围阻抗不匹配的方法、存储系统及模板 - Google Patents

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Abstract

一个数据总线的信号线路包括在第一接线板上的第一导线和在第二接线板上的第二导线。第二接线板被安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路。半导体器件与第二导线连接。在该数据总线系统中，按照第二接线板上半导体器件的附加的电容来确定第二导线的阻抗，以便协调第一接线板的阻抗和第二接线板的阻抗。

Description

避免存储器芯片周围阻抗不匹配的方法、存储系统及模板
技术领域
本发明涉及一个数据总线布线，尤其特别的，涉及在一个母板上的一个数据总线的布线结构和一个插入母板上连接器的存储器模块板。典型的，一个个人计算机包括一个母板和存储器模块板。
背景技术
近年来，CPU(中央处理单元)的处理速度被加速，结果就要求一个数据总线的频率响应变得更快。在本说明书中，假设一个数据总线的频率响应超过100MHz。
在一个常规的个人计算机的数据总线中，T-短线布线结构如图1所示，对于DRAM(动态随机存取存储器)采用分支总线线路的控制线路。下面将描述具有图1所示T-短线布线结构的一个存储器模块80。
在与一个主板81连接的一个总线线路82上安装一个连接器83。将一个存储器模块板84插入连接器83中。在存储器模块板84上线路86的一端在一个触点85上与总线线路82连接。该连接在图1上形成一个倒转的字母“T”。线路86的另一端与一个DRAM芯片87的一个引脚88连接。这样，线路86在连接器83上从总线线路82被分支出去以形成字母“T”。
该T-短线布线结构造成存储模块80中信号传输的限制。因此，例如，如果存储模块80的控制时钟是大约100MHz，则能与总线线路82连接的存储模块80的最大数是大约4。如果控制时钟超过133MHz，则最大数是大约2。通过总线线路82可以被读取和写入的最大数据速率是大约20Mbps/pin。
在日本未审查专利公开号H11-251539中，也就是251539/1999，公开了另一种存储模块90，如图2所示。一方面，在存储模块80中，在主板81上总线线路82被连续布线。在主板81上的连接器83的相对触点之间的区域被布线为总线线路82。另一方面，在存储模块90中，在一个主板91上的总线线路92在连接器93的相对触点之间被分隔。代替为从存储器模块板94的一边到另一边被布线的一个直通线99。这样，在存储模块90中，一个布线经过一个触点95，一个线路96和一个引脚98形成一个短线布线结构，并且另一个布线经过总线92，连接器93，一个触点95，直通线99，一个触点95，连接器93和总线线路92形成一种非短线布线结构。
按照日本未审查专利公开号H11-251539，比起存储模块80来说，在短线布线结构中，存储模块90具有很少的由阻抗不匹配引起的信号反射和信号失真。
日本未审查专利公开号(JP-A)2001-257018，也就是257018/2000，公开了如图3所示的另一种存储模块100。
与图2比较，在存储模块100中，一个直通线109被布线在存储器模块板104的不同的位置上。在存储模块90中，直通线被布线以至于在两边上彼此连接触点93。另一方面，在存储模块100中，在连接到线路106的一个引脚108的位置上来连接直通线109。
在存储模块100中，只有引脚108是短线布线。其余的布线通道具有一种非短线布线结构。因此，比起存储模块90来说，存储模块100具有很少的由一个短线布线结构引起的阻抗的不匹配。结果在存储模块100中，比起存储模块90很少会出现信号反射和信号失真。
当一个DRAM芯片被连接到一个总线线路时，DRAM芯片的输入电容对总线线路引起附加的电容。附加的电容引起围绕DRAM芯片的阻抗的不匹配。阻抗不匹配引起信号反射，并且在数据总线的频率响应上具有一个有害的影响。然而，在存储模块80，90和100中，没有考虑围绕DRAM的阻抗不匹配。
本发明的一个目的是提供一种数据总线结构，能避免由一个集成电路(比如在数据总线上的一个DRAM芯片)的附加电容所引起的有害影响。
发明概述
本发明提供技术，用于避免在存储系统上围绕存储芯片的阻抗的局部不匹配。
按照本发明的一个方面，本发明提供了一种数据总线的信号线路的布线方法。信号线包括放置在第一接线板上的第一导线和放置在至少第二接线板上的第二导线。将第二接线板安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路。至少一个半导体器件与第二导线连接。按照本发明，该方法包括步骤，布线一个导线，按照作为第二导线的第二接线板上半导体器件的附加容量来决定它的阻抗，以便协调第一接线板与第二接线板的阻抗。
实际上，第二接线板的阻抗可以大于第一接线板的阻抗。
最好是，第一导线和第二导线以一种非短线布线结构彼此连接。
第二导线可以包括至少这样一区域，按照附加电容来决定它的宽度，厚度和长度的至少其中之一。在此情况下，第二导线的全部可以对应于这区域。
此外，第二接线板可以包括至少一个内层。在此情况下，该区域的至少一部分被放置在内层上。
至少两个半导体器件可以被嵌入在第二接线板上。在此情况下，该区域可以被准备用于整个半导体器件。可替换的，当第二导线包括与半导体器件相同数量的区域时，每个区域可以被准备用于半导体器件的其中之一。
按照本发明的另一个方面，本发明提供一种数据总线系统，包括：放置在第一接线板上作为数据总线的信号线路的一部分的第一导线；放置在安装在第一接线板上的第二接线板上作为信号线的一部分的第二导线；以及嵌入在第二接线板上并与第二导线连接的一个半导体器件，其中第二导线的阻抗大于第一接线板的阻抗。
按照本发明的另一个方面，本发明提供一种存储器模块板，在其上至少嵌入一个存储器芯片，用于在一个预定母板上插入一个连接器以建立一个到存储器芯片的数据总线，其中在存储器模块板上的导线的阻抗大于母板的阻抗。
简述附图
图1显示了用于描述一个数据总线的T-短线布线结构的截面图；
图2显示了用于描述一个数据总线的另一个布线结构的截面图；
图3显示了用于描述一个数据总线的另一个布线结构的截面图；
图4A显示了用于描述本发明的一个数据总线的非短线布线结构的一个透视图；
图4B显示了用于描述图4A中所示的数据总线的非短线布线结构的一个截面图；
图5显示了本发明第一实施例的一个数据总线系统1的一个方框图；
图6A显示了一个标准6-层层叠的一个截面图；
图6B显示了一个标准8-层层叠的一个截面图；
图7显示了用于描述对一个1-排(bank)存储器模块板和一个2-排存储器模块板进行比较的一个透视图；
图8显示了用于描述本发明第二实施例的一个数据总线系统50的一个截面图；
图9显示了一个定时图表，用于描述带有一个短线布线结构的一个时钟信号(CLK)和带有一个合并的非短线布线结构的一个数据请求信号线(DQ)之间的时间延迟；和
图10显示了一个定时图表，用于描述带有一个短线布线结构的一个CLK线路和带有一个分布的非短线布线结构之间的时间延迟。
优选实施例的描述
下面将对一个适于本发明的数据总线系统1作出有关描述。如图4A所示，在数据总线系统1中，布线在母板2上的八条DQ线3的每个经两个存储器模块板4和5被连接到一个终端电阻6。每条CMD/ADD线7被连接到存储器模块板4和5上的CMD/ADD寄存器8。如图4B所示，DQ线3是非短线布线的。也就是说，从一个芯片组9运行的一个DQ线3通过存储模块4上的DRAM芯片11和12的引脚以及存储模块5上的DRAM芯片13和14被布线连接到终端电阻6，好像DQ线3被抽出而不用从纸上提起笔。
通常，一个DRAM芯片具有附加的电容，并因此引起阻抗的减少。按照本发明，通过在一个存储器模块板上的导线的阻抗抵消了阻抗的减少。结果一个母板的阻抗和包括在存储器模块板上DRAM芯片的一个存储器模块板的阻抗是彼此一致的。
根据本发明的一个实施例，将数据总线系统20应用于数据总线系统1。如图5所示，以彼此紧紧接近的方式定位DRAM芯片21和22。每个DRAM芯片21和22的作用是减少在其上安置DRAM芯片的存储器模块板阻抗的一个因素，换句话说，存储器模块板包括合并的DRAM芯片。
假设在系统1的模板上导线的阻抗是40欧姆，且由DRAM芯片21和22引起的附加电容是4.5皮法。当在一个存储器模块板20上的每条导线25和26是20毫米长和80欧姆阻抗时，包括DRAM芯片21和22的存储器模块板的有效阻抗也变为40欧姆。DRAM芯片27、28的附加电容可能与DRAM芯片21、22的相同。此外，导线31和32的长度可能与导线25和26的长度相同。因此，系统1的有效阻抗作为一个整体可以是协调的。
有两个标准的存储器模块板的结构。一个是如图6A所示的6层层叠(标准的)，和另一种是如图6B所示的8层层叠，接下来将描述如何在母板(Z0未加载)的导线阻抗，安装在母板上(Z0加载)的存储器模块板的导线阻抗，存储器模块板上导线的长度和宽度之间确定合适的组合。
下面的表1和2显示了，当存储器模块板的导线的有效阻抗通过附加的DRAM芯片的电容引起包括阻抗的减少时，对应于母板阻抗“Z0未加载”的导线阻抗“Z0加载”，导线宽度“W微”和电节距Ep之间的关系。
  表1
  DQ1排，1x64U/D情况
  Z0未加载28欧姆  Z0加载Ep   30欧姆81.1mm   40欧姆15.4mm   50欧姆9.1mm
  0.92mm0.38mm  W微(6)W微(8)   0.524mm0.216mm
  Z0未加载40欧姆  Z0加载Ep   50欧姆35.6mm   60欧姆19.2mm   70欧姆13.6mm
  0.524mm0.216mm  W微(6)W微(8)   0.253mm0.099mm   0.178mm0.067mm
  Z0未加载50欧姆  Z0加载Ep   70欧姆29.2mm   80欧姆20.5mm   90欧姆16.1mm
  0.360mm0.145mm  W微(6)W微(8)   0.125mm0.045mm   0.086mm0.030mm
Ep：电节距
W微(6)：在6层层叠例子中微波传输带线路宽度
W微(8)：在8层层叠例子中微波传输带线路宽度
表2
DQ2排，1x64U/D情况
  Z0未加载28欧姆  Z0加载Ep   30欧姆   40欧姆15.4mm   50欧姆17.1mm
  0.92mm0.38mm  W微(6)W微(8)   0.360mm0.145mm
  Z0未加载40欧姆  Z0加载Ep   70欧姆25.7mm   80欧姆20.0mm   90欧姆16.6mm
  0.524mm0.216mm  W微(6)W微(8)   0.125mm0.045mm   0.086mm0.030mm
  Z0未加载50欧姆  Z0加载Ep   100欧姆25.0mm   110欧姆21.5mm   120欧姆18.9mm
  0.360mm0.145mm  W微(6)W微(8)   0.125mm0.045mm   ＜0.058mm＜0.022mm
Ep：电节距
W微(6)：在6层层叠例子中微波传输带线路宽度
W微(8)：在8层层叠例子中微波传输带线路宽度
导线阻抗Z0加载是存储器模块板上微波传输带线路的阻抗。导线宽度W微是微波传输带线路的宽度。电节距Ep是在存储器模块板上导线区域的长度。该区域包括具有附加电容的DRAM芯片。
按照本发明，调整该区域的导线电容和导线电感以便使该区域的阻抗和整个系统的阻抗彼此对应。现在假设在该区域中导线的宽度和厚度是不变的。在表1中，假设存储器模块板具有一排结构，其中DRAM芯片组被安置在存储器模块板的一侧上，且附加的电容是2.4皮法。在表2中，假设存储器模块板具有两个条结构，其中DRAM芯片组被安置在存储器模块板的两侧面上，且附加的电容是4.5皮法。W微(6)表示包括6层层叠的存储器模块板上微波传输带线路的宽度。W微(8)表示包括8层层叠的存储器模块板上微波传输带线路的宽度。
按照本发明，由一个存储器模块板上的DRAM芯片组的附加电容引起的阻抗的减少通过在存储器模块板上导线的阻抗的增加来抵消。结果是存储器模块板的有效阻抗与包括存储器模块板的母板的导线阻抗相对应。为了抵消阻抗的减少，存储器模块板上的导线区域被改良。该区域的阻抗被故意地增加。在本申请中，该区域的长度被称作电节距且该区域被称作一个电节距区域。
在下列中：Cin表示附加电容；C0表示具有一个电节距Ep的导线的电容；L0表示一个导线的电感；和Zef表示在一个电节距部分中包括附加电容影响的有效阻抗。
结合参考表1和2，考虑下列(1)到(4)以决定适当的组合。
(1)为了在一个存储器模块板上准备一个电节距部分，存储器模块板上导线的长度是长于电节距。最好是，在存储器模块板上整个导线的长度与一个所需的电间相一致。在如图4所示的存储器模块板上的一个导线布局中，整个导线的长度通常是大约10-30毫米。如果整个导线被当作电节距部分，在表1和2中的双边界框包含适于普通存储器模块板的电节距。
(2)因为当前技术水平的限制，一个存储器模块板上的微波传输带线路最小是0.1毫米宽。另一方面，装入CSP(芯片尺寸包装)的一个存储芯片具有球型终端并需要导线在存储器模块板上的球型终端之间通过。考虑到此，最好是缩窄存储器模块板上导线的宽度。
(3)在制造处理过程中出现不均匀的质量。考虑到此，在一个存储器模块板上导线的宽度最好较宽。
(4)期望一个信号板能应用于一个1排存储器模块板和一个2排存储器模块板。
考虑到上述的(1)-(4)，在表1所示的组合中，最佳的一种情况包含：一个母板的阻抗Z0未加载＝40欧姆；在一个6层层叠中母板上的线路宽度等于0.524毫米；在一个8层层叠中母板上的线路宽度等于0.216毫米；一个存储器模块板的阻抗Z0加载＝60欧姆；电节距Ep＝19.2毫米；在6层层叠中的微波传输带线路宽度W微(6)＝0.253毫米；以及在8层层叠中的微波传输带线路宽度W微(8)＝0.099毫米。
同样，在表2所示的组合中，最佳的一种情况包含：Z0未加载＝40欧姆；在一个6层层叠中母板上的线路宽度等于0.524毫米；在一个8层层叠中母板上的线路宽度等于0.216毫米；Z0加载＝80欧姆；Ep＝20.0毫米；W微(6)＝0.125毫米；和W微(8)＝0.045毫米。
为了彼此比较这两种组合，这些组合被显示在一个单一的图7中。在图7中，母板和存储器模块板是6层层叠。“L加载”表示存储器模块板上整个导线的长度。在此情况下，整个导线的长度对应于(1)所提及的电节距。
如上所述，按照本发明第一实施例的数据总线系统1，通过DRAM芯片的附加电容引起的阻抗的减少由嵌入DRAM芯片的存储器模块板上导线阻抗的增加而被抵消。作为结果，一个母板的阻抗和安装在母板上的存储器模块板的阻抗是彼此协调的。因此，如果一个DRAM芯片的附加电容大的话，则存储器模块板需要具有大的导线阻抗，然而，另一方面，对存储器模块板上一个导线的宽度和厚度具有限制。例如，由于制造技术中的要求引起的限制，存储器模块板上的布局要求，存储器模块板的尺寸要求等等。接下来将描述本发明第二实施例的一个数据总线系统50，它可用于一种包括带有大量附加电容的DRAM芯片的系统。
在2排存储器模块板上，一个DRAM芯片被嵌入接线板的一侧并且另一个被嵌入接线板的另一侧，并且这些DRAM芯片经直通线彼此连接。在该数据总线系统1中，直通线是直线。另一方面，在数据总线系统50中，直通线沿着多余的路由通过以便提供阻抗的增加。直通线的多余部分是用存储器模块板的内部线路形成的。此后，当在2排存储器模块板上，两个DRAM芯片靠近安排并经可忽略长度的线路彼此连接，该结构称作一个合并的芯片布线结构。当两个DRAM芯片经一个2条存储器模块板上多余的路而彼此连接时，该结构被称作分布的芯片布线结构。
如图8所示，在数据总线系统50中，母板51上的线路52在连接器的触点53上和存储器模块板54上的外部线路55的一端连接。外部线路55的另一端和DRAM芯片56的一个引脚连接并与引脚附近安排的线路57的一端连接。线路57的另一端与一个内线58的一端连接，该内线被安装在存储器模块板54的内层上。内线58的另一端通过线路59与DRAM芯片60的一个引脚和外部线路61连接。外部线路61在连接器的触点62上与母板51上的线路63连接。
通常，当频率超过100MHz时，母板51上的导线阻抗Zm通过下式1计算。 Z m = L m C m - - - 1
另一方面，考虑到由DRAM芯片56和60的附加电容引起的阻抗的减少，存储器模块板54的有效阻抗Zef通过下式2计算。 Z ef = L 0 C 0 + C in Ep - - - 2
Lm表示母板51的导线电感，L0表示存储器模块板54的导线电感，Cm表示母板51上导线的电容，C0表示存储器模块板54上导线的电容，Cin表示DRAM芯片56和60的附加电容，和Ep表示一个电节距。DRAM芯片中的一个具有2.4皮法电容。当DRAM芯片被靠近安排时，总电容是大约4.8皮法。在该情况下，调节Zef以便Zef与Zm相一致。
数据总线系统50具有一种分布式的芯片布线结构。因此，在该数据总线系统中，因为存在由内部线路58引起的附加电节距，该电节距可以被扩展到长于数据总线系统1的电节距。因此，可以将数据总线系统50应用于包括较大附加电容的DRAM芯片的系统。
此外，按照该分布式的芯片布线结构，由于一个DRAM芯片引起的阻抗的减少，通过在DRAM芯片前面和后面的存储器模块板上的部分导线而抵消。例如，在数据总线系统50中，由DRAM芯片56引起的阻抗的减少通过外部线路55和内线58的第一半而被抵消。在此情况下，外部线路55和内部线路58的第一半构成一个电节距区域。同样的，内部线路58的后一半和外部线路61构成另一个电节距区域以便抵消由DRAM芯片60引起的阻抗的减少。在分布式芯片布线结构中，在它的中心上与一个DRAM连接的两个电节距区域的每个以串联方式彼此连接。每个DRAM芯片的阻抗减少由一个电节距区域抵消。另一方面，按照合并的芯片布线结构，由两个芯片引起的阻抗的减少通过一个电节距区域而抵消。
与一种合并的芯片布线结构相比较，一种分布式的芯片布线结构在一个存储器模块板上需要较长的线。然而，分布式的芯片布线结构需要较少的布线阻抗。例如，当DRAM芯片被安置在合并的芯片布线结构中的一个2条存储器模块板上时，如果存储器模块板的阻抗是80欧姆，则当相同的芯片被安置在分布式的芯片布线结构中的相同的接线板上时，相同的存储器模块板的阻抗可以改变成60欧姆。此外，在分布式的芯片布线结构中，一个存储器模块板的外部和内部线路可以变得较宽。因而，导线阻抗的不均衡能下降且结果是包括一个分布式的芯片布线结构的一个数据总线系统可以具有更好的频率响应。
在系统1和50中，时钟信号线具有短线布线结构和数据请求线具有非短线布线结构。布线结构的不同引起一个时钟信号和一个数据请求信号之间的信号延迟。另外，系统1中一个存储器模块板上的布线结构不同于系统50的布线结构。因此，系统1中的信号延迟不同于系统50的信号延迟。下面将描述系统1和系统50中信号延迟之间的差别。
如图9所示，将CLK和DQ线路以这样的顺序提供到DRAM芯片65，66，67和68，且DQ线路具有合并的芯片布线结构。在图9的定时图表中，将时钟信号和数据请求信号在时间t10上提供给DRAM芯片65并通过DRAM芯片66和67发送到DRAM芯片68。然而，一方面，时钟信号在时间t11上到达DRAM芯片68，而且在另一方面，数据请求信号在时间t12到达DRAM芯片68。就是说，在DRAM芯片68上，在时钟信号之后数据请求信号被延迟时间周期t12-t11。
同样的，如图10所示，将CLK和DQ以这样的顺序提供到DRAM芯片70，71，72和73，且DQ线路具有分布的芯片布线结构。在图10的定时图表中，将时钟信号和数据请求信号在时间t20上提供到DRAM芯片70和经过DRAM芯片71和72被发送到DRAM芯片73。然而，一方面，时钟信号在时间t21上到达DRAM芯片73，且另一方面，数据请求信号在时间t22上到达DRAM芯片73。就是说，在DRAM芯片73上，在时钟信号之后数据请求信号被延迟时间周期t22-t21。
在合并的芯片布线结构的延迟时间t12-t11短于在分布式的芯片布线结构的延迟时间t22-t21。这种延迟时间的差别是由在分布式芯片布线结构中存储器模块板上DRAM芯片之间的多余线路引起的。与分布式的芯片布线结构相比较，合并的芯片布线结构引起较少的延迟时间，并因此，对于信号定时，较容易设计包括合并的芯片布线结构的系统。
如上所述，按照本发明，在电路元件附近的带有附加电容的导线的阻抗抵消了由附加电容引起的阻抗的减少。因此，本发明能避免在一个数据总线中的阻抗的局部不匹配，结果是能提高数据总线的频率响应。
例如，当本发明适用于个人计算机的一个存储器总线时，由DRAM芯片的附加电容引起的阻抗的减少通过一个安装了DRAM芯片的存储器模块板上的导线而抵消，通过调节导线的长度，宽度和/或厚度来作出这种抵消。
在一个2排存储器模块板的情况下，可以选择合并的芯片布线结构和分布的芯片布线结构的其中之一。按照合并的芯片布线结构，只通过存储器模块板上的外部线路来抵消阻抗的减少。因此，通过短线布线线路发送的时钟信号和通过非短线布线线路发送的数据请求信号之间的信号相位偏移能被限制到最小。另一方面，按照分布式的芯片布线结构，不仅通过外部线路而且还通过存储器模块板的内部线路来抵消阻抗的减少。因此，较大的附加电容能被抵消。
尽管本发明已经结合几个实施例进行了描述，但作为本领域普通技术人员来说，可以容易的把本发明变换成各种其它的形式。
例如，尽管上述所作出的是关于一个个人计算机的母板和存储器模块板，但本领域普通技术人员可以容易地采用本发明到另一种类型的数据总线。
在所述的第二实施例中，存储器模块板的导线具有多余的路由，它从外部线路开始，经过DRAM芯片之间的内部线路，并最终到外部线路。然而，该导线可以具有不同的多余的路由。

Claims (22)

1.一种数据总线的信号线路的布线方法，其中：
信号线路包括放置在第一接线板上的第一导线和放置在至少一个第二接线板上的第二导线；
第二接线板被安装在第一接线板上以便彼此串联连接第一和第二导线，从而建立信号线路；以及
至少一个半导体器件与第二导线连接，
该方法包括步骤，布线一个导线，按照作为第二导线的第二接线板上半导体器件的附加容量来确定该导线的阻抗，以便协调第一接线板的阻抗与第二接线板的阻抗。
2.如权利要求1所述的方法，其中第二导线的阻抗大于第一接线板的阻抗。
3.如权利要求1所述的方法，其中第一导线和第二导线以非短线布线结构彼此连接。
4.如权利要求1所述的方法，其中第二导线包括至少一区域，该区域的宽度，厚度和长度的至少其中之一按照附加的电容来确定。
5.如权利要求4所述的方法，其中整个第二导线与所述区域相一致。
6.如权利要求5所述的方法，其中：
第二接线板层包括至少一个内层；以及
所述区域的至少一部分放置在内层上。
7.如权利要求5所述的方法，其中：
至少两个半导体器件被嵌入在第二接线板上；以及
将该区域准备用于整个的半导体器件。
8.如权利要求5所述的方法，其中：
至少两个半导体器件被嵌入在第二接线板上；
第二导线包括与半导体器件数相同的区域数；和
将该区域的每个准备用于半导体器件的其中之一。
9.一种数据总线系统，包括：
第一导线，它放置在第一接线板上，作为数据总线的信号线路的一部分；
第二导线，它放置在被安装在第一接线板上的第二接线板上，作为信号线路的一部分；以及
半导体器件，它嵌入在第二接线板上，并与第二导线连接，
其中所述第二导线的阻抗大于所述第一接线板的阻抗。
10.如权利要求9所述的数据总线系统，其中第一导线和第二导线以一种非短线布线结构彼此连接。
11.如权利要求9所述的数据总线系统，其中第二导线包括这样一区域，它的宽度，厚度和长度的至少其中之一按照半导体器件的附加电容来确定。
12.如权利要求11所述的数据总线系统，其中整个第二导线与所述区域相一致。
13.如权利要求11所述的数据总线系统，其中：
第二接线板包括至少一个内层；以及
该区域的至少一部分放置在内层上。
14.如权利要求11所述的数据总线系统，其中：
至少两个半导体器件被嵌入在第二接线板上；和
将该区域准备用于整个的半导体器件。
15.如权利要求11所述的数据总线系统，其中：
至少两个半导体器件被嵌入在第二接线板上；
第二导线包括与半导体器件数相同的区域数；以及
将该区域的每个准备用于半导体器件的其中之一。
16.一种存储器模块板，在其上嵌入至少一个存储器芯片，用于插入在一个预定母板上的连接器上以建立一个到存储器芯片的数据总线，其中在存储器模块板上的导线的阻抗大于母板的阻抗。
17.如权利要求16所述的存储器模块板，其中存储器模块板和母板以非短线布线结构彼此连接。
18.如权利要求16所述的存储器模块板，其中存储器模块板上的导线至少包括一区域，它的宽度，厚度和长度的至少其中之一按照存储器芯片的附加电容来决定。
19.如权利要求18所述的存储器模块板，其中存储器模块板上的导线与所述区域相一致。
20.如权利要求18所述的存储器模块板，进一步包括至少一个内层，其中所述区域的至少一部分放置在内层上。
21.如权利要求18所述的存储器模块板，其中：
至少两个半导体器件被嵌入在第二接线板上；和
将所述区域准备用于整个的半导体器件。
22.如权利要求18所述的存储器模块板，其中：
至少两个半导体器件被嵌入在第二接线板上；
存储器模块板上的导线包括与半导体器件数相同的区域数；和
将所述区域的每个准备用于半导体器件的其中之一。
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