DE10245055A1

DE10245055A1 - Verfahren, Speichersystem und Speichermodulkarte zum Verhindern lokaler Dekoordination von Impedanz in der Umgebung von Speicherchips auf dem Speichermodul

Info

Publication number: DE10245055A1
Application number: DE10245055A
Authority: DE
Inventors: Hisashi Abo; Hiroaki Ikeda
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2001-09-27
Filing date: 2002-09-26
Publication date: 2003-05-15
Also published as: KR20030027752A; JP2003108512A; CN1411059A; CN100541778C; US6882241B2; TW591790B; KR100481247B1; US20030062966A1

Abstract

Eine Signalleitung eines Datenbusses hat erste Drähte auf einer ersten Leiterplatte und einen zweiten Draht auf einer zweiten Leiterplatte. Die zweite Leiterplatte ist auf der ersten Leiterplatte installiert, um die ersten und zweiten Drähte miteinander in Reihe zu schalten, um die Signalleitung zu errichten. Die Halbleitervorrichtungen sind mit dem zweiten Draht verbunden. In einem derartigen Datenbussystem ist die Impedanz des zweiten Drahtes in Übereinstimmung mit der zusätzlichen Kapazitanz der Halbleitervorrichtung auf der zweiten Leiterplatte so bestimmt, dass die Impedanz der ersten Leiterplatte mit der Impedanz der zweiten Leiterplatte harmonisiert ist.

Description

Die Erfindung betrifft die Verdrahtung eines Datenbusses und insbesondere die Verdrahtungsstruktur eines Datenbusses auf einer Hauptplatine und eine Speicherkarte, die in einen Verbinder auf der Speicherkarte eingesteckt ist. Typischerweise hat ein PC eine Hauptplatine und Speichermodulkarten.
In den zurückliegenden Jahren hat sich die Verarbeitungsgeschwindigkeit der CPU (zentrale Prozessoreinheit) beschleunigt und als ein Ergebnis ist es erforderlich, dass das Frequenzverhalten eines Datenbusses schneller wird. In dieser Anmeldung wird davon ausgegangen, dass der Frequenzbereich eines Datenbusses über 100 MHz liegt.
In einem herkömmlichen Datenbus eines PC ist, wie in der Fig. 1 gezeigt, die T-Verzweigungsverdrahtungsstruktur für das Verzweigen der Busleitungen und Steuerungsleitungen für den DRAM (dynamischer Direktzugriffsspeicher) verwendet worden. Im Folgenden wird ein Speichermodul 80 mit der T-Verzweigungsverdrahtungsstruktur unter Bezugnahme auf die Fig. 1 beschrieben.
Auf einer Hauptplatine 81 ist ein Verbinder 83 auf einer Busleitung 82 installiert. In den Verbinder 83 ist eine Speicherkarte 84 eingesteckt. Ein Ende einer Leitung 86 auf der Speicherkarte 84 ist mit der Busleitung 82 an einem Kontakt 85 verbunden. Diese Verbindung bildet in der Fig. 1 ein umgekehrtes "T". Das andere Ende der Leitung 86 ist mit einem Anschlussstift 88 eines DRAM-Chips 87 verbunden. Somit ist die Leitung 86 an der Busleitung 82 an dem Verbinder 83 in Form des Buchstabens "T" abgezweigt.
Die T-Verzweigungsverdrahtungsstruktur bewirkt eine Begrenzung der Signalübertragung in dem Speichermodul 80. Wenn daher beispielsweise der Steuerungstakt des Speichermoduls 80 ungefähr 100 MHz beträgt, dann ist die maximale Anzahl, mit der das Speichermodul 80 mit der Busleitung 82 verbunden werden kann, ungefähr 4. Wenn der Steuerungstakt über 133 MHz liegt, dann beträgt die maximale Anzahl ungefähr 2. Die maximale Datenrate, mit der über die Busleitung 82 ausgelesen oder eingeschrieben werden kann, beträgt ungefähr 20 Mbps/pin.
In der ungeprüften japanischen Patentveröffentlichung Nr. H11-251539, nämlich 251539/1999, ist ein anderes Speichermodul 90, wie in der Fig. 2 gezeigt, offenbart. Einerseits ist in dem Speichermodul 80 die Busleitung 82 auf der Hauptplatine 81 kontinuierlich verdrahtet. Der Abschnitt zwischen den einander gegenüber liegenden Kontakten des Verbinders 83 auf der Hauptplatine 81 ist mit der Busleitung 82 verdrahtet. Andererseits ist in dem Speichermodul 90 eine Busleitung 92 zwischen den einander gegenüber liegenden Kontakten eines Verbinders 93 auf einer Hauptplatine 91 unterteilt. Statt dessen ist eine Durchgangsleitung 99 von einer Seite zur anderen Seite der Speicherkarte 94 verdrahtet. Somit bildet in dem Speichermodul 90 ein Verdrahtungsweg über einen Kontakt 94, eine Leitung 96 und einen Anschlusspin 98 eine verzweigte Verdrahtungsstruktur und ein weiterer Verdrahtungsweg über die Busleitung 92, den Verbinder 93, einen Kontakt 95, die Durchgangsleitung 99, einen Kontakt 95, den Verbinder 93 und die Busleitung 92 eine verzweigungsfreie Verdrahtungsstruktur.
Gemäß der ungeprüften japanischen Patentveröffentlichung Nr. H11-251539 ist zu sagen, dass das Speichermodul 90 eine geringere Signalreflexion oder Signalstörung, die durch die Koordination von Impedanz in einer verzweigten Verdrahtungsstruktur verursacht wird, als das Speichermodul 80 hat.
Die ungeprüfte japanische Patentveröffentlichung (JP-A) Nr. 2001-257018 offenbart ein weiteres Speichermodul 100, wie dies in der Fig. 3 gezeigt ist.
Verglichen mit der Fig. 2, ist in dem Speichermodul 100 eine Durchgangsleitung 109 an einer anderen Position an einer Speichermodulkarte 104 verdrahtet. In dem Speichermodul 90 ist die Durchgangsleitung 99 so verdrahtet, dass sie die Kontakte 93 an beiden Seiten miteinander verbindet. Andererseits ist in dem Speichermodul 100 die Durchgangsleitung 109 an der Position verdrahtet, wo ein Anschlusspin 108 an eine Leitung 106 angeschlossen ist.
In dem Speichermodul 100 ist nur der Anschlusspin 108 verzweigt verdrahtet. Der übrige Verdrahtungsverlauf hat eine verzweigungsfreie Verdrahtungsstruktur. Daher hat das Speichermodul 100 eine geringere Dekoordination von Impedanz, welche durch eine verzweigte Verdrahtungsstruktur verursacht wird, als das Speichermodul 90. Als ein Ergebnis tritt in dem Speichermodul 100 eine geringere Signalreflexion und Signalstörung als in dem Speichermodul 90 auf.
Wenn ein DRAM-Chip an eine Busleitung angeschlossen ist, bewirkt die Eingangskapazitanz des DRAM-Chips eine zusätzliche Kapazitanz an der Busleitung. Die zusätzliche Kapazitanz verursacht ein Dekoordination von Impedanz in der Umgebung des DRAM-Chips. Die Dekoordination von Impedanz verursacht Signalreflexion und übt einen schädlichen Einfluss auf das Frequenzverhalten des Datenbusses aus. In den Speichermodulen 80, 90 und 100 wird jedoch die Dekoordination von Impedanz in der Umgebung des DRAM-Chips nicht berücksichtigt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Datenbusstruktur zu schaffen, bei der der schädliche Einfluss, welcher durch die zusätzliche Kapazitanz einer integrierten Schaltung, wie beispielsweise eines DRAM-Chips auf dem Datenbus, verursacht wird, vermieden werden kann.
Diese Erfindung schafft Techniken, um lokale Dekoordination von Impedanz in der Umgebung von Speicherchips auf dem Speichermodul zu vermeiden.
Gemäß einem Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung ein Verfahren zum Verdrahten einer Signalleitung eines Datenbusses. Die Signalleitung hat erste Drähte, die auf einer ersten Leiterplatte verlegt sind, und zweite Drähte, die auf wenigstens einer zweiten Leiterplatte verlegt sind. Die zweite Leiterplatte ist auf der ersten Leiterplatte installiert, um die ersten und zweiten Drähte miteinander in Reihe zu schalten, um die Signalleitung zu errichten. Mit dem zweiten Draht ist wenigstens eine Halbleitervorrichtung verbunden. Gemäß der vorliegenden Erfindung hat das Verfahren den Schritt Verlegen eines Drahtes, dessen Impedanz gemäß der zusätzlichen Kapazitanz der Halbleitervorrichtung auf der zweiten Leiterplatte als dem zweiten Draht ausgewählt wird, um die Impedanz der ersten Leiterplatte mit der Impedanz der zweiten Leiterplatte zu harmonisieren.
Tatsächlich kann die Impedanz des zweiten Drahtes größer als die Impedanz der ersten Leiterplatte sein.
Vorzugsweise sind der erste Draht und der zweite Draht miteinander in einer verzweigungsfreien Verdrahtungsstruktur verbunden.
Der zweite Draht kann wenigstens einen Abschnitt aufweisen, von dem wenigstens eine Abmessung, die Breite, Dicke oder Länge, in Übereinstimmung mit der zusätzlichen Kapazitanz bestimmt ist. In diesem Fall kann der gesamte zweite Draht dem Abschnitt entsprechen.
Ferner kann die zweite Leiterplatte wenigstens eine innere Schicht aufweisen. In diesem Fall ist wenigstens ein Teil des Abschnittes auf der inneren Schicht verlegt.
Auf der zweiten Leiterplatte können wenigstens zwei Halbleitervorrichtungen eingebettet sein. In diesem Fall kann der Abschnitt für die Gesamtheit der Halbleitervorrichtungen vorbereitet sein. Wenn der zweite Draht die gleiche Anzahl von Abschnitten wie die Halbleitervorrichtungen aufweist, kann alternativ jeder der Abschnitte für eine der Halbleitervorrichtungen vorbereitet sein.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung ein Datenbussystem mit: Einem ersten Draht, der auf einer ersten Leiterplatte als ein Teil einer Signalleitung eines Datenbusses verlegt ist; einem zweiten Draht, der auf einer zweiten Leiterplatte, die auf der ersten Leiterplatte installiert ist, als ein Teil der Signalleitung verlegt ist; und einer Halbleitervorrichtung, die auf der zweiten Leiterplatte eingebettet ist und mit dem zweiten Draht verbunden ist, wobei die Impedanz des zweiten Drahtes größer als die Impedanz der ersten Leiterplatte ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung schafft die vorliegende Erfindung eine Speichermodulkarte, auf der wenigstens ein Speicherchip eingebettet ist, für die Verwendung zum Einstecken in einen Verbinder auf einer vorbestimmten Hauptplatine, um einen Datenbus zum Speicherchip zu errichten, wobei die Impedanz des Drahtes auf der Speicherkarte größer als die Impedanz auf der Hauptplatine ist.

Kurze Beschreibung der Figuren

Fig. 1 zeigt eine Ansicht im Schnitt zur Verwendung bei der Beschreibung einer T- Verzweigungsverdrahtungsstruktur eines Datenbusses;
Fig. 2 zeigt eine Ansicht im Schnitt zur Verwendung bei der Beschreibung einer weiteren Verdrahtungsstruktur eines Datenbusses;
Fig. 3 zeigt eine Ansicht im Schnitt zur Verwendung bei der Beschreibung einer weiteren Verdrahtungsstruktur eines Datenbusses;
Fig. 4A zeigt eine perspektivische Ansicht zur Verwendung bei der Beschreibung einer verzweigungslosen Verdrahtungsstruktur eines Datenbusses gemäß der vorliegenden Erfindung;
Fig. 4B zeigt eine Ansicht im Schnitt zur Verwendung bei der Beschreibung der verzweigungslosen Verdrahtungsstruktur eines Datenbusses, wie in der Fig. 4A gezeigt;
Fig. 5 zeigt ein Blockschaltbild eines Datenbussystems 1 einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 6A zeigt eine Ansicht im Schnitt eines Standardstapels mit sechs Schichten;
Fig. 6B zeigt eine Ansicht im Schnitt eines Standardstapels mit acht Schichten;
Fig. 7 zeigt eine perspektivische Ansicht zur Verwendung bei der Beschreibung des Vergleiches von einer Speicherkarte mit einer Bank und einer Speicherkarte mit zwei Bänken;
Fig. 8 zeigt eine Ansicht im Schnitt zur Verwendung bei der Beschreibung eines Datenbussystems 50, einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 9 zeigt einen Zeitablaufplan zur Verwendung bei der Beschreibung der Zeitverzögerungen zwischen einer Taktsignal-(CLK)-Leitung mit einer verzweigten Verdrahtungsstruktur und einer Datenanfragesignal-(DQ)-Leitung mit einer gemischten verzweigungslosen Verdrahtungsstruktur; und
Fig. 10 zeigt einen Zeitablaufplan zur Verwendung bei der Beschreibung der Zeitverzögerungen zwischen einer CLK-Leitung mit einer verzweigten Verdrahtungsstruktur und einer DQ-Leitung mit einer verteilten, verzweigungslosen Verdrahtungsstruktur.

Beschreibung der bevorzugten Ausführungsformen

Es wird ein Datenbussystem 1 beschrieben, das für die vorliegende Erfindung geeignet ist. Wie in der Fig. 4A gezeigt, ist in einem Datenbussystem 1 jede der acht DQ-Leitungen 3, die auf einer Hauptplatine 2 verlegt sind, über zwei Speicherkarten 4 und 5 mit einem Anschlusswiderstand 6 verbunden. Jede der CMD/ADD-Leitungen 7 ist mit den CMD/ADD-Registern 8 auf den Speicherkarten 4 und 5 verbunden. Wie in der Fig. 4B gezeigt, sind die DQ-Leitungen 3 verzweigungslos verdrahtet. Eine DQ-Leitung 3, die von einem Chipset 9 verläuft, ist nämlich über Anschlusspins der DRAM-Chips 11 und 12 auf dem Speichermodul 4 und DRAM-Chips 13 und 14 auf dem Speichermodul 5mit dem Anschlusswiderstand 6 verdrahtet, als ob die DQ-Leitung 3 ohne Absetzen eines Stiftes vom Papier gezogen worden ist.
Im Allgemeinen hat ein DRAM-Chip eine zusätzliche Kapazitanz und folglich bewirkt er eine Verminderung der Impedanz. Gemäß der vorliegenden Erfindung wird die Verminderung der Impedanz durch die Impedanz des Drahtes auf einer Speicherkarte ausgelöscht. Als ein Ergebnis sind die Impedanz auf einer Hauptplatine und die Impedanz einer Speicherkarte, welche DRAM-Chips auf der Speicherkarte enthält, miteinander koordiniert.
Eine Ausführungsform der vorliegenden Erfindung, ein Datenbussystem 20, ist bei dem Datenbussystem 1 anwendbar. Wie in der Fig. 5 gezeigt, sind DRAM-Chips 21 und 22 in unmittelbarer Nähe zueinander angeordnet. Jeder der DRAM-Chips 21 und 22 wird als ein Faktor zum Senken der Impedanz der Speicherkarte, auf welcher die DRAM- Chips montiert sind. Anders ausgedrückt, die Speicherkarte enthält integrierte DRAM- Chips.
Es wird angenommen, dass die Impedanz des Drahtes auf der Hauptplatine des Systems 1 40 Ohm beträgt und die zusätzliche Kapazitanz, welche durch die DRAM-Chips 21 und 22 verursacht wird, 4,5 Picofarad beträgt. Wenn jeder der Drähte 25 und 26 auf einer Speicherkarte eine Länge von 20 mm und eine Impedanz von 80 Ohm hat, wird die effektive Impedanz der Speicherkarte, welche die DRAM-Chips 21 und 22 enthält, ebenfalls 40 Ohm. Die zusätzliche Kapazitanz der DRAM-Chips 27, 28 kann die gleiche wie diejenigen der DRAM-Chips 21, 22 sein. Ebenfalls kann die Länge der Drähte 31 und 32 die gleiche wie diejenige der Drähte 25 und 26 sein. Daraus folgt, dass die effektive Impedanz des Systems 1 insgesamt koordiniert sein kann.
Es gibt zwei Standardstrukturen einer Speicherkarte. Eine ist ein Stapel mit sechs Schichten (STD), wie in der Fig. 6A gezeigt, und die andere ist ein Stapel mit acht Schichten, wie in der Fig. 6B gezeigt. Im folgenden wird beschrieben, wie eine geeignete Kombination zwischen der Verdrahtungsimpedanz einer Hauptplatine (Z0unbeladen), der Verdrahtungsimpedanz einer Speicherkarte, die auf der Hauptplatine (Z0beladen) installiert ist, der Länge und Breite eines Drahtes auf der Speicherkarte zu bestimmen ist.
Die folgenden Tabellen 1 und 2 zeigen die Beziehung zwischen der Verdrahtungsimpedanz Z0beladen, der Drahtbreite Wmicro und dem elektrischen Rastermaß Ep, wenn die effektive Impedanz des Drahtes einer Speicherkarte, die eine Senkung der Impedanz bewirkt durch die zusätzliche Kapazitanz eines DRAM-Chips aufweist, mit der Hauptplatinenimpedanz Z0unbeladen korrespondiert. Tabelle 1

Tabelle 2
Die Verdrahtungsimpedanz Z0beladen ist die Impedanz einer Mikrostreifenleiterleitung auf einer Speicherkarte. Die Drahtbreite Wmicro ist die Breite des Mikrostreifenleiters. Das elektrische Rastermaß Ep ist die Länge eines Abschnittes eines Drahtes auf der Speicherkarte. Der Abschnitt umfasst DRAM-Chips mit zusätzlicher Kapazitanz.
Gemäß der vorliegenden Erfindung sind die Verdrahtungskapazitanz und Verdrahtungsinduktanz des Abschnittes so eingestellt, dass die Impedanz des Abschnittes und diejenige des gesamten Systems einander korrespondierend gemacht sind. Nun wird angenommen, dass die Breite und Dicke des Drahtes in dem Abschnitt konstant ist. In der Tabelle 1 wird davon ausgegangen, dass die Speicherkarte die Struktur mit einer Bank hat, wobei DRAM-Chips auf einer Seite der Speicherkarte montiert sind, und die zusätzliche Kapazitanz 2,4 Picofarad beträgt. In der Tabelle 2 wird davon ausgegangen, dass die Speicherkarte eine Struktur mit zwei Bänken hat, bei der DRAM-Chips auf den beiden Seiten der Speicherkarte montiert sind und die zusätzliche Kapazitanz 4,5 Picofarad beträgt. Wmicro (6) drückt die Breite des Mikrostreifenleiters auf einer Speicherkarte mit einem Stapel mit sechs Schichten aus. Wmicro (8) drückt die Breite des Mikrostreifenleiters auf einer Speicherkarte mit einem Stapel mit acht Schichten aus.
Gemäß der vorliegenden Erfindung wird die Verminderung der Impedanz, welche durch die zusätzliche Kapazitanz der DRAM-Chips auf einer Speicherkarte verursacht wird, durch die Erhöhung der Impedanz des Drahtes auf der Speicherkarte aufgehoben. Als ein Ergebnis entspricht die effektive Impedanz der Speicherkarte der Drahtimpedanz der Hauptplatine, welche die Speicherkarte enthält. Um die Verminderung der Impedanz aufzuheben, ist ein Abschnitt des Drahtes auf der Speicherplatte abgegriffen. Die Impedanz des Abschnittes ist unbegrenzt erhöht. Bei dieser Anwendung wird die Länge des Abschnittes als elektrischer Abstand und der Abschnitt als ein elektrischer Abstandsabschnitt genannt.
Im Folgenden gilt: Cin bezeichnet die zusätzliche Kapazitanz; C0 bezeichnete die Kapazitanz eines Drahtes, der die Länge eines elektrischen Abstandes Ep hat; L0 bezeichnet die Induktanz eines Drahtes; und Zef bezeichnet die effektive Impedanz einschließlich des Einflusses der zusätzlichen Kapazitanz in einem elektrischen Abstandsabschnitt.
Bezugnehmend auf die Tabellen 1 und 2 werden die folgenden Punkte (1) bis (4) für die Entscheidung der geeigneten Kombination berücksichtigt.

1. Um einen elektrischen Abstandsabschnitt auf einer Speichermodulkarte zu erstellen, muss die Länge des Drahtes auf der Speichermodulkarte länger als der elektrische Abstand sein. Vorzugsweise entspricht die Länge des gesamten Drahtes auf der Speicherkarte einem erforderlichen elektrischen Abstand. Bei einem Verdrahtungslayout auf einer Speicherkarte, wie in der Fig. 4 gezeigt, beträgt im Allgemeinen die Länge der Gesamtverdrahtung ungefähr 10 bis 30 mm. Wenn die Gesamtverdrahtung als elektrischer Abstandsabschnitt betrachtet wird, enthalten die zweifach umrahmten Kästen in der Tabelle 1 und 2 elektrische Abstände, die für allgemeine Speicherkarten geeignet sind.
2. Wegen der Beschränkung des derzeitigen technischen Niveaus hat ein Mikrostreifenleiter auf einer Speicherkarte eine Mindestbreite von 0,1 mm. Andererseits hat ein Speicherchip, der mit CSP (Chip großer Packung) bepackt ist, Perlenanschlüsse und erfordert Drähte, welche zwischen den Perlenanschlüssen auf einer Speicherkarte hindurch gehen. Wenn dies berücksichtigt wird, ist es besser, die Breite der Drähte auf einer Speicherkarte schmaler zu machen.
3. Beim Herstellungsvorgang tritt eine ungleichmäßige Qualität auf. Wenn dies berücksichtigt wird, ist die Breite der Drähte auf einer Speicherkarte vorzugsweise breiter.
4. Es ist wünschenswert, dass eine einzige Leiterplatte sowohl für eine 1-Bank- Speicherkarte als auch eine 2-Bank-Speicherkarte anzuwenden ist.

Wenn die vorstehend genannten Punkte (1) bis (4) berücksichtigt werden, enthalten bei den in der Tabelle 1 gezeigten Kombinationen die besten: die Impedanz einer Hauptplatine Z0unbeladen = 40 Ohm; Leiterbreite auf der Hauptplatine in einem 6-Schicht- Stapel = 0,524 mm; die Leiterbreite auf der Hauptplatine in einem 8-Schicht-Stapel = 0,216 mm; die Impedanz einer Speicherkarte Z0beladen = 60 Ohm; der elektrische Abstand Ep = 19,2 mm; die Mikrostreifenleiterbreite in dem 6-Schicht-Stapel Wmicro(6) = 0,253 mm; und die Mikrostreifenleiterbreite in dem 8-Schicht-Stapel Wmicro(8) = 0,099 mm.
Ähnlich hat die beste der in der Tabelle 2 gezeigten Kombinationen: Z0unbeladen = 40 Ohm; die Leiterbreite auf der Hauptplatine in einem 6-Schicht-Stapel = 0,524 mm; die Leiterbreite auf der Hauptplatine in einem 8-Schicht-Stapel = 0,216 mm; Z0beladen = 80 Ohm; Ep = 20,0 mm; Wmicro(6) = 0,125 mm; und Wmicro(8) = 0,045 mm.
Um diese zwei Kombinationen miteinander zu vergleichen, sind diese Kombinationen in einer einzigen Zeichnung, Fig. 7, gezeigt. In der Fig. 7 sind die Hauptplatine und die Speicherkarte ein 6-Schicht-Stapel. Lbeladen bezeichnet die Länge der gesamten Verdrahtung auf der Speicherkarte. In diesem Fall entspricht die Länge der gesamten Verdrahtung dem elektrischen Abstand, wie unter (1) erwähnt.
Wie vorstehend angegeben, wird gemäß dem Datenbussystem 1 gemäß der ersten Ausführungsform der vorliegenden Erfindung die Verminderung der Impedanz, welche durch die zusätzliche Kapazitanz der DRAM-Chips verursacht wird, durch die Erhöhung der Impedanz eines Drahtes auf der Speicherkarte, auf welcher die DRAM-Chips eingebettet sind, ausgeglichen. Als ein Ergebnis sind die Impedanz einer Hauptplatine und diejenige einer Speicherkarte, die auf der Hauptplatine installiert ist, miteinander harmonisiert. Daher ist eine Speicherkarte erforderlich, die eine große Verdrahtungsimpedanz hat, wenn die zusätzliche Kapazitanz eines DRAM-Chips groß ist. Andererseits sind jedoch der Breite und Dicke eines Drahtes auf der Speicherkarte Grenzen gesetzt. Beispielsweise sind die Grenzen durch das Erfordernis bei der Herstellungstechnik, Layoutanforderungen auf der Speicherkarte, Größenanforderungen der Speicherkarte etc. verursacht. Im Folgenden wird beschrieben, dass ein Datenbussystem 50 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung für ein System zur Verfügung steht, das DRAM-Chips mit einer großen zusätzlichen Kapazitanz aufweist.
An der 2-Bank-Speicherkarte ist ein DRAM-Chip auf der einen Seite der Karte und ein anderer auf der anderen Seite der Karte eingebettet und diese DRAM-Chips sind miteinander durch Durchgangsleitungen verbunden. In dem Datenbussystem 1 sind die Durchgangsleitungen gerade Leitungen. Andererseits verlaufen in dem Datenbussystem 50 die Durchgangsleitungen entlang einem redundanten Weg, um die Erhöhung der Impedanz zu schaffen. Die Redundanz der Durchgangsleitungen ist mit inneren Leitungen der Speicherkarte gebildet. Im Folgenden wird, wenn auf einer 2-Bank-Speicherkarte zwei DRAM-Chips nahe beieinander mit vernachlässigbar langen Leitungen verbunden, angeordnet sind, die Struktur als eine gemischte Chipverdrahtungsstruktur bezeichnet. Wenn zwei DRAM-Chips miteinander über Leitungen mit redundantem Verlauf auf einer 2-Bank-Speicherkarte verbunden sind, wird die Struktur als eine verteilte Chip-Verdrahtungsstruktur bezeichnet.
Wie in der Fig. 8 gezeigt, ist in dem Datenbussystem 50 eine Leiter 52 auf der Hauptplatine 51 mit einem Ende eines äußeren Leiters 55 auf einer Speicherkarte 54 an einem Kontaktpunkt 53 eines Verbinders verbunden. Das äußere Ende des äußeren Leiters 55 ist mit einem Anschlusspin eines DRAM-Chips 56 verbunden und ein Ende eines Leiters 57 ist in der Nähe des Anschlusspins angeordnet. Das andere Ende des Leiters 57 ist mit einem Ende eines inneren Leiters 58 verbunden, der auf innen liegenden Schichten der Speicherkarte 54 installiert ist. Das andere Ende des inneren Leiters 58 ist über einen Leiter 59 mit einem Anschlusspin eines DRAM-Chips 60 und einem äußeren Leiter 61 verbunden. Der äußere Leiter 61 ist mit einem Leiter 63 auf der Hauptplatine 51 an einem Kontaktpunkt 62 des Verbinders verbunden.
Wenn die Frequenz über 100 MHz ist, wird im Allgemeinen die Verdrahtungsimpedanz Zm auf der Hauptplatine 51 durch die folgende Gleichung 1 berechnet:
Andererseits wird eine effektive Impedanz Zef der Speicherkarte 54 unter Berücksichtigung der Verminderung der Impedanz, bewirkt durch die zusätzliche Kapazitanz der DRAM-Chips 56 und 60, durch die folgende Gleichung 2 berechnet:
Lm bezeichnet die Verdrahtungsinduktanz der Hauptplatine 51, L0 bezeichnet die Verdrahtungsinduktanz der Speicherkarte 54, Cm die Konzentration der Verdrahtung auf der Hauptplatine 51, CO bezeichnet die Kapazitanz der Verdrahtung auf der Speicherkarte 54, Cin bezeichnet die zusätzliche Kapazitanz der DRAM-Chips 56 und 60 und Ep bezeichnet einen elektrischen Abstand. Einer der DRAM-Chips hat eine Kapazitanz von 2,4 Picofarad. Wenn die DRAM-Chips nahe beieinander angeordnet sind, beträgt die Summe der Kapazitanz ungefähr 4,8 Picofarad. In dieser Situation ist Zef so eingestellt, dass Zef mit Zm korrespondiert.
Das Datenbussystem 50 hat eine verteilte Chipverdrahtungsstruktur. Daher kann in dem Datenbussystem wegen der Existenz eines zusätzlichen elektrischen Abstandes, der durch den inneren Leiter 58 bewirkt wird, der elektrische Abstand länger als im Datenbussystem 1 ausgedehnt sein. Daraus folgt, dass das Datenbussystem 50 bei einem System anzuwenden ist, welches DRAM-Chips mit größerer zusätzlicher Kapazitanz enthält.
Ferner wird gemäß der verteilten Chipverdrahtungsstruktur die Verminderung der Impedanz, welche durch einen DRAM-Chip verursacht wird, durch die Abschnitte des Drahtes auf der Speicherkarte vor und hinter dem DRAM-Chip aufgehoben. Beispielsweise wird in dem Datenbussystem 50 die Verminderung der Impedanz, welche durch den DRAM-Chip 56 verursacht wird, durch den äußeren Leiter 55 und die erste Hälfte des inneren Leiters 58 aufgehoben. In diesem Fall bilden der äußere Leiter 55 und die erste Hälfte des inneren Leiters 58 einen elektrischen Abstandsabschnitt. Ähnlich bilden die übrige Hälfte des inneren Leiters 58 und der äußere Leiter 61 einen weiteren elektrischen Abstandsabschnitt, um die Verminderung der Impedanz, welche durch den DRAM-Chip 60 verursacht wird, auszugleichen. Bei der verteilten Chipverdrahtungsstruktur sind zwei elektrische Abstandsabschnitte, von denen jeder in seiner Mitte mit einem DRAM-Chip verbunden ist, miteinander in Reihe geschaltet. Die Impedanzverminderung jedes DRAM-Chips wird durch einen elektrischen Abstandsabschnitt ausgeglichen. Andererseits wird gemäß der vermischten Chipverdrahtungsstruktur die Verminderung der Impedanz, welche durch zwei Chips verursacht wird, durch einen elektrischen Abstandsabschnitt ausgeglichen.
Verglichen mit einer vermischten Chipverdrahtungsstruktur erfordert eine verteilte Chipverdrahtungsstruktur einen längeren Leiter auf einer Speicherkarte. Eine verteilte Chipverdrahtungsstruktur erfordert jedoch eine geringere Verdrahtungsimpedanz. Wenn beispielsweise die Impedanz der Speicherkarte 80 Ohm beträgt, wenn auf einer 2-Bank- Speicherkarte DRAM-Chips in der vermischten Chipverdrahtungsstruktur montiert sind, dann kann die Impedanz derselben Speicherkarte sich auf 60 Ohm ändern, wenn dieselben Chips auf derselben Karte in der verteilten Chipverdrahtungsstruktur montiert sind. Ferner können in einer verteilten Chipverdrahtungsstruktur äußere und innere Leiter einer Speicherkarte breiter werden. Demgemäß kann die Ungleichmäßigkeit der Verdrahtungsimpedanz sinken und als ein Ergebnis kann ein Datenbussystem, welches eine verteilte Chipverdrahtungsstruktur aufweist, einen besseren Frequenzbereich haben. In beiden Systemen 1 und 50 haben die Taktsignalleitungen eine verzweigte Verdrahtungsstruktur und die Datenanforderungsleitungen eine verzweigungslose Verdrahtungsstruktur. Der Unterschied der Verdrahtungsstruktur bewirkt eine Signalverzögerung zwischen einem Taktsignal und einem Datenanforderungssignal. Ferner unterscheidet sich die Verdrahtungsstruktur auf einer Speicherkarte im System 1 von derjenigen im System 50. Daher unterscheidet sich die Signalverzögerung im System 1 von der im System 50. Im Folgenden wird der Unterschied zwischen der Signalverzögerung im System 1 und derjenigen im System 50 beschrieben.
Wie in der Fig. 9 gezeigt, sind auf den DRAM-Chips 65, 66, 67 und 68 in der genannten Reihenfolge CLK- und DQ-Leiter vorgesehen und der DQ-Leiter hat eine vermischte Chipverdrahtungsstruktur. In dem Zeitablaufplan gemäß Fig. 9 sind sowohl das Taktsignal als auch das Datenanforderungssignal zum Zeitpunkt t₁₀ am DRAM-Chip 65 vorgesehen und werden über die DRAM-Chips 66 und 67 auf den DRAM-Chip 68 übertragen. Einerseits kommt jedoch das Taktsignal am DRAM-Chip 68 zum Zeitpunkt t₁₁ an und andererseits kommt das Datenanforderungssignal am DRAM-Chip 68zum Zeitpunkt t₁₂ an. Das Datenanforderungssignal ist nämlich um die Zeitspanne t₁₂ - t₁₁ gegenüber dem Taktsignal am DRAM-Chip 68 verzögert.
Ähnlich sind, wie in der Fig. 10 gezeigt, die CLK- und DQ-Leiter in der genannten Reihenfolge zu den DRAM-Chips 70, 71, 72 und 73 geführt und der DQ-Leiter hat die verteilte Chipverdrahtungsstruktur. In dem Zeitablaufplan gemäß Fig. 10 sind beide, das Taktsignal und das Datenanforderungssignal, zum Zeitpunkt t₂₀ am DRAM-Chip 70 vorgesehen und werden über die DRAM-Chips 71 und 72 auf den DRAM-Chip 73 übertragen. Einerseits kommt jedoch das Taktsignal am DRAM-Chip 73 zum Zeitpunkt t₂₁ an und das Datenanforderungssignal andererseits kommt am DRAM-Chip 73 zum Zeitpunkt t₂₂ an. Das Datenanforderungssignal ist nämlich um die Zeitspanne t₂₂ - t₂₁ gegenüber dem Taktsignal am DRAM-Chip 73 verzögert.
Die Verzögerungszeit in der vermischten Chipverdrahtungsstruktur t₁₂ - t₁₁ ist kürzer als t₂₂ - t₂₁ in der verteilten Chipverdrahtungsstruktur. Diese Differenz der Verzögerungszeit wird durch einen redundanten Leiter zwischen den DRAM-Chips einer Speicherkarte in der verteilten Chipverdrahtungsstruktur verursacht. Verglichen mit der verteilten Chipverdrahtungsstruktur, bewirkt die vermischte Chipverdrahtungsstruktur eine geringere Verzögerungszeit und daraus folgt, dass bezüglich der Signalzeitschaltung es leichter ist, ein System zu gestalten, welches die vermischte Chipverdrahtungsstruktur aufweist.
Wie vorstehend erwähnt, gleicht gemäß der vorliegenden Erfindung die Impedanz des Drahtes in der Nähe der Schaltungselemente mit zusätzlicher Kapazitanz die Verminderung der Impedanz, welche durch die zusätzliche Kapazitanz verursacht wird, aus. Daher kann die vorliegende Erfindung lokale Dekoordination von Impedanz in einem Datenbus vermeiden und als ein Ergebnis kann der Frequenzbereich des Datenbusses verbessert werden.
Wenn beispielsweise die vorliegende Erfindung bei einem Speicherbus eines PC angewandt wird, kann die Verminderung der Impedanz, verursacht durch die zusätzliche Kapazitanz der DRAM-Chips, durch den Draht auf der Speicherkarte, auf welcher die DRAM-Chips montiert sind, ausgeglichen werden. Dieses Ausgleichen erfolgt durch Einstellen der Länge, Breite und/oder Dicke des Drahtes.
Im Fall einer 2-Bank-Speicherkarte kann entweder die vermischte Chipverdrahtungsstruktur oder die verteilte Chipverdrahtungsstruktur gewählt werden. Gemäß der vermischten Chipverdrahtungsstruktur wird die Verminderung der Impedanz nur durch äußere Leiter auf einer Speicherkarte ausgeglichen. Daher kann ein Signalversatz zwischen einem Taktsignal, das über eine verzweigt verdrahtete Leitung übertragen wird, und einem Datenanfragesignal, welches über eine verzweigungslos verdrahtete Leitung übertragen wird, auf ein Minimum begrenzt werden. Andererseits wird gemäß der verteilten Chipverdrahtungsstruktur die Verminderung der Impedanz nicht nur durch die äußeren Leiter, sondern auch durch die inneren Leiter einer Speicherkarte ausgeglichen. Daher kann eine größere zusätzliche Kapazitanz ausgeglichen werden.
Obwohl die vorliegende Erfindung insoweit in Verbindung mit ein paar Ausführungsformen derselben beschrieben worden ist, ist es für den Fachmann leicht möglich, diese Erfindung auf verschiedene Arten und Weisen zu verwenden.
Obwohl die Beschreibung, wie vorstehend angegeben, anhand einer Hauptplatine und einer Speicherkarte eines PC erfolgt ist, ist es beispielsweise für den Fachmann einfach, die vorliegende Erfindung bei einer anderen Art von Datenbus anzuwenden.
In der Beschreibung bezüglich der zweiten Ausführungsform hat die Verdrahtung der Speicherkarte einen redundanten Verlauf, der am äußeren Leiter beginnt, durch den inneren Leiter zwischen den DRAM-Chips verläuft und am äußeren Leiter endet. Die Verdrahtung kann jedoch auch einen anderen redundanten Verlauf haben.

Claims

1. Verfahren zum Verdrahten einer Signalleitung eines Datenbusses, wobei:
die Signalleitung erste Drähte, welche auf einer ersten Leiterplatte verlegt sind, und zweite Drähte, die auf wenigstens einer zweiten Leiterplatte verlegt sind, aufweist;
die zweite Leiterplatte auf der erste Leiterplatte installiert ist, um die ersten und zweiten Drähte miteinander in Reihe zu schalten, um die Signalleitung zu errichten; und
wenigstens eine Halbleitervorrichtung mit dem zweiten Draht verbunden ist,
wobei das Verfahren den Schritt Verdrahten eines Drahtes, dessen Impedanz gemäß einer zusätzlichen Kapazitanz der Halbleitervorrichtung auf der zweiten Leiterplatte bestimmt wird, als dem zweiten Draht, um die Impedanz der ersten Leiterplatte mit der Impedanz der zweiten Leiterplatte zu harmonisieren.

2. Verfahren nach Anspruch 1, wobei die Impedanz des zweiten Drahtes größer als die Impedanz der ersten Leiterplatte ist.

3. Verfahren nach Anspruch 1, wobei der erste Draht und der zweite Draht miteinander in einer verzweigungslosen Verdrahtungsstruktur verbunden sind.

4. Verfahren nach Anspruch 1, wobei der zweite Draht wenigstens einen Abschnitt aufweist, in welchem wenigstens ein Maß, die Breite, Dicke oder Länge, in Übereinstimmung mit der zusätzlichen Kapazitanz ausgebildet ist.

5. Verfahren nach Anspruch 4, wobei der gesamte zweite Draht dem Abschnitt entspricht.

6. Verfahren nach Anspruch 5, wobei:
die zweite Leiterplatte wenigstens eine innere Schicht aufweist; und
wenigstens ein Teil des Abschnittes auf der inneren Schicht verlegt ist.

7. Verfahren nach Anspruch 5, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte eingebettet sind; und
der Abschnitt für die Gesamtheit der Halbleitervorrichtungen vorbereitet wird.

8. Verfahren nach Anspruch 5, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte eingebettet sind;
der zweite Draht die gleiche Anzahl an Abschnitten wie die Halbleitervorrichtungen aufweist; und
jeder der Abschnitte für eine der Halbleitervorrichtungen vorbereitet wird.

9. Datenbussystem mit:
einem ersten Draht, der auf einer ersten Leiterplatte als ein Teil einer Signalleitung eines Datenbusses verlegt ist;
einem zweiten Draht, der auf einer zweiten Leiterplatte, die auf der ersten Leiterplatte installiert ist, als ein Teil der Signalleitung verlegt ist; und
einer Halbleitervorrichtung, die auf der zweiten Leiterplatte eingebettet ist und mit dem zweiten Draht verbunden ist,
wobei die Impedanz des zweiten Drahtes größer als die Impedanz der ersten Leiterplatte ist.

10. Datenbussystem nach Anspruch 9, wobei der erste Draht und der zweite Draht miteinander in einer verzweigungslosen Verdrahtungsstruktur verbunden sind.

11. Datenbussystem nach Anspruch 9, wobei der zweite Draht einen Abschnitt aufweist, von dem wenigstens ein Maß, die Breite, Dicke oder Länge, in Übereinstimmung mit der zusätzlichen Kapazitanz der Halbleitervorrichtung gewählt ist.

12. Datenbussystem nach Anspruch 11, wobei der ganze zweite Draht dem Abschnitt entspricht.

13. Datenbussystem nach Anspruch 11, wobei:
die zweite Leiterplatte wenigstens eine innere Schicht aufweist; und
wenigstens ein Teil des Abschnittes auf die innere Schicht gelegt ist.

14. Datenbussystem nach Anspruch 11, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte eingebettet sind; und
der Abschnitt für die Gesamtheit der Halbleitervorrichtungen vorbereitet ist.

15. Datenbussystem nach Anspruch 11, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte einbettet sind;
der zweite Draht die gleiche Anzahl an Abschnitten wie die Anzahl der Halbleitervorrichtungen aufweist; und
jeder der Abschnitte für eine der Halbleitervorrichtungen vorbereitet ist.

16. Speicherkarte, auf der wenigstens ein Speicherchip eingebettet ist, zur Verwendung beim Einstecken in einen Verbinder auf einer vorbestimmten Hauptplatine zum Errichten eines Datenbusses zum Speicherchip, wobei die Impedanz des Drahtes auf der Speicherkarte größer als die Impedanz der Hauptplatine ist.

17. Speicherkarte nach Anspruch 16, wobei die Speicherkarte und die Hauptplatine miteinander in einer verzweigungslosen Verdrahtungsstruktur verbunden sind.

18. Speicherkarte nach Anspruch 16, wobei der Draht auf der Speicherkarte wenigstens einen Abschnitt aufweist, von dem wenigstens eine Abmessung, die Breite, Dicke oder Länge, in Übereinstimmung mit der zusätzlichen Kapazitanz der Speicherchips gewählt ist.

19. Speicherkarte nach Anspruch 18, wobei der Draht auf der Speicherkarte dem Abschnitt entspricht.

20. Speicherkarte nach Anspruch 18, ferner mit wenigstens einer inneren Schicht, wobei wenigstens ein Teil des Abschnittes auf die innere Schicht gelegt ist.

21. Speicherkarte nach Anspruch 18, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte eingebettet sind; und
der Abschnitt für die Gesamtheit der Halbleitervorrichtungen vorbereitet ist.

22. Speicherkarte nach Anspruch 18, wobei:
wenigstens zwei Halbleitervorrichtungen auf der zweiten Leiterplatte eingebettet sind;
der Draht auf der Speicherkarte die gleiche Anzahl an Abschnitten wie die Anzahl der Halbleitervorrichtungen aufweist; und
jeder der Abschnitte für eine der Halbleitervorrichtungen vorbereitet ist.