JP2008502056A - トレース上のコンデンサを利用した高速メモリモジュール - Google Patents

Abstract

【課題】 トレース上のコンデンサを用いた高速メモリモジュールを提供する。
【解決手段】 メモリバスに接続された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスもしくは複数のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＲＡＭ）デバイスを備えるメモリモジュールを製造する装置および方法を提供する。ここで、各ＤＲＡＭデバイスもしくは各ＳＤＲＡＭデバイスは送信信号（ＴＳ）線を介してメモリバスに接続されている。該メモリバスは少なくとも１つの、コンデンサが接続されたＴＳ線を有する。該コンデンサは、該複数のＤＲＡＭデバイスもしくは該複数のＳＤＲＡＭデバイスと並列になるように該ＴＳ線と接続され、該ＴＳ線は、メモリバスの信号入力端と第１ＤＲＡＭ／ＳＤＲＡＭデバイスのＴＳ線の接着ポイントの間で、メモリバスに接続されている。また、このようなメモリモジュールを備えるコンピュータシステムも開示する。
【選択図】図１

Description

メモリモジュール

コンピュータシステムは、バスや同様の通信回線を介して互いに通信し合う一連の構成要素を備える。コンピュータシステムの構成要素の例を挙げると、プロセッサ、通信チップセット、メモリモジュール、周辺機器などがある。これらのデバイスは一連のバスを介して互いに通信し合う。このようなバスは当該バス上の構成要素それぞれが理解できる通信プロトコルを用いるとしてもよい。バス上の通信トラフィックと管理するバスコントローラとして機能する構成要素もある。

コンピュータシステムの速度および効率は、該システムが備えるバスや通信回線の速度によって限定される。プロセッサは、システムメモリからデータおよび命令を読み出すために、システムバス、メモリバスおよびメモリコントローラを用いる。つまり、プロセッサが命令を処理する速度は、プロセッサがシステムメモリからシステムバスおよびメモリバスを介してデータおよび命令を受け取る速度によって限定されてしまう。

典型的なバスは、コンピュータシステムのメインボードなどに使用されるプリント配線基板（ＰＣＢ）上に設けられた通信回線である。コンピュータシステムの構成要素（例えばメモリ）は、バスを構成する通信回線に接続されるピンを有する。構成要素は、バスを構成する通信回線内で信号を移動させることにより、バスを介して通信を行う。この信号は受信デバイスによってラッチされる。信号が適切に終了されない場合、該信号の反射などのノイズが発生して、通信回線上で行われる後続の信号送受信に悪影響を与えることがある。

一実施形態に係るメモリモジュールを示すブロック図であり、当該メモリモジュールは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスと並列に接続されたコンデンサを少なくとも１つ備え、当該コンデンサはメモリバスの信号入力端と複数のＤＲＡＭデバイスの送信信号線用の第１接着ポイントの間に接続されている。

一実施形態に係るメモリモジュールを示すブロック図であり、当該メモリモジュールは、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）デバイスと並列に接続されたコンデンサを少なくとも１つ備え、当該コンデンサはメモリバスの信号入力端と複数のＳＤＲＡＭデバイスの送信信号線用の第１接着ポイントの間に接続されている。

一実施形態に係る、図２に示したメモリモジュールを備えるコンピュータシステムを示すブロック図である。

一実施形態に係る、図２に示したメモリモジュールを複数備えるコンピュータシステムを示すブロック図である。

一実施形態に係る、図４に示したコンピュータシステムを製造する方法を示すフローチャートである。

図１は、一実施形態に係るメモリモジュールを示すブロック図であり、当該メモリモジュールは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスと並列に接続されたコンデンサを少なくとも１つ備え、当該コンデンサはメモリバスの信号入力端と複数のＤＲＡＭデバイスの送信信号線用の第１接着ポイントの間に接続されている。図１に示した実施形態が備えるメモリモジュール１００は、ＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。

一実施形態によると、メモリモジュール１００はプリント配線基板（ＰＣＢ）１０２上に形成されている。ＰＣＢ１０２を形成するには、公知のプリント配線基板製造方法およびそれ以外の回路基板の形成方法のうちどれを用いるとしてもよい。一実施形態に係るメモリモジュール１００は、ＰＣＢ１０２上に形成された送信信号（ＴＳ）線１２１〜１２９を備える。

図１に示した実施形態によると、ＰＣＢ１０２上に形成されたパターンには、ＴＳ線１２１〜１２９に接続されたメモリバス１３０が含まれる。ほかの実施形態によると、メモリモジュール１００は、ＴＳ線１２１〜１２９およびメモリバス１３０用にどのようなパターンを備えるとしてもよい。

一実施形態によると、メモリバス１３０は信号入力端１１５を有する。一実施形態に係る信号入力端１１５はメモリバス１３０の一部であって、コネクタ１０５からメモリバス１３０上のＴＳ線１２１の接着ポイントまでの部分を指す。一実施形態によると、コネクタ１０５によって、メモリモジュール１００（およびメモリバス１３０）とコンピュータシステム内のほかのデバイス（例えば通信ハブもしくはプロセッサなど）が接続される。

一実施形態によれば、メモリバス１３０およびＴＳ線１２１〜１２９は銅から形成される。別の実施形態では、銅以外の公知の導電材料から形成されるとしてもよい。

一実施形態に係るメモリモジュール１００は、ＴＳ線１２１〜１３９に接続されたＤＲＡＭデバイス１３１から１３９を備える。上述したように、各ＴＳ線はメモリバス１３０にも接続されている。一実施形態によると、１つのＤＲＡＭ（例えばＤＲＡＭ１３１）と１本のＴＳ線（例えばＴＳ線１２１）によって、ブランチ（例えばブランチ１５１）が形成されている。図１に示した実施形態によると、ＤＲＡＭデバイス１３１〜１３９とＴＳ線１２１〜１２９が接続され、ブランチ１５１〜１５９が形成される。

ＤＲＡＭデバイス１３１〜１３９は、コンピュータシステムによるデータの書き込みおよび読み取りが可能な公知のＤＲＡＭデバイスのうちどれを用いてもよい。図１に示した実施形態によると、メモリモジュール１００が備えるＤＲＡＭデバイスおよびブランチの数は９個であるが、メモリモジュール１００が備えるＤＲＡＭデバイスおよびブランチの数は幾つであってもよい。

一実施形態に係るメモリモジュール１００は、ＴＳ線１１２に接続されたコンデンサ１１０を備える。ＴＳ線１１２は、メモリバス１３０の信号入力端１１５に接続されている。一実施形態に係るコンデンサ１１０は、ＤＲＡＭデバイス１３１と並列になるようにＴＳ線１１２に接続されている。

一実施形態によると、コンデンサ１１０は１０ピコファラド（ｐＦ）の容量を持つコンデンサである。ほかの実施形態によると、コンデンサ１１０の容量は約１ｐＦから約４０ｐＦの範囲内にある。

一実施形態に係るメモリモジュール１００はさらに、ＤＲＡＭデバイス１２１〜１２９およびコンデンサ１１０と並列になるように、信号入力端１１５上のＴＳ線に接続されたコンデンサを少なくとも１つ備える。このような付加コンデンサの容量は約１ｐＦから約４０ｐＦの範囲内にあるとしてもよい。一実施形態によると、少なくともコンデンサ１１０が信号入力端１１５に接続されているので、メモリバス１３０の総容量は約１ｐＦから約４０ｐＦの範囲内にある。

一実施形態に係るメモリバス１３０は、信号入力端１１５とは反対側に、メモリバス１３０上にあるＴＳ線１２９の接着ポイントよりも後方に位置する、終了端１６５を持つ。一実施形態によると、終了端１６５は終了回路１７５を有する。一実施形態によると、終了回路１７５はソースに接続され、プルアップ終了回路を形成している。別の実施形態によると、終了回路１７５は接地され、プルダウン終了回路を形成する。

図２は、一実施形態に係るメモリモジュールを示すブロック図であり、当該メモリモジュールは、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）デバイスと並列に接続されたコンデンサを少なくとも１つ備え、当該コンデンサはメモリバスの信号入力端と複数のＳＤＲＡＭデバイスの送信信号線用の第１接着ポイントの間に接続されている。図２に示した実施形態に係るメモリモジュール２００は、ＤＩＭＭ（Ｄｏｕｂｌｅ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）である。

一実施形態によると、メモリモジュール２００は、図１を参照して上述した実施形態と同様に、ＰＣＢ２０２上に形成されている。また上述した実施形態と同様に、一実施形態に係るメモリモジュール２００は、ＰＣＢ２０２上にＴＳ線２２１〜２２９およびメモリバス２３０を備える。

一実施形態に係るメモリモジュール２００は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）デバイス２３１〜２４８を備える。ＳＤＲＡＭデバイス２３１〜２４８は、コンピュータシステムによるデータの書き込みおよび読み出しが可能な公知のＳＤＲＡＭデバイスのうちどのＳＤＲＡＭデバイスを用いてもよい。ほかの実施形態によると、ＳＤＲＡＭデバイス２３１〜２４８の代わりに、コンピュータシステムによるデータの書き込みおよび読み出しが可能な公知のＤＲＡＭデバイスまたはそれ以外のメモリデバイスを用いるとしてもよい。

一実施形態によると、ＳＤＲＡＭデバイス２３１〜２４８は対（例えば、ＳＤＲＡＭデバイス２３１および２３２、ＳＤＲＡＭデバイス２３３および２３４など）に分けられ、各対はＴＳ線２２１〜２２９のうちの１本に接続され、２つのＳＤＲＡＭデバイスおよび１本のＴＳ線から構成されるブランチ２５１〜２５９が形成される。

図２に示した実施形態に係るメモリモジュール２００は、１８個のＳＤＲＡＭデバイスを備え、９個のブランチを形成している。しかし、メモリモジュール２００が備えるＳＤＲＡＭデバイスおよびブランチの数は幾つであってもよい。またさらに、ほかの実施形態によると、１つのブランチを構成するＳＤＲＡＭデバイスの数は３つ以上であってもよい。

一実施形態に係るメモリモジュール２００はコンデンサ２１０を備える。コンデンサ２１０は、上述した実施形態と同様に、ＳＤＲＡＭデバイス２３１と並列になるように、ＴＳ線２１２を介してメモリバス２３０の一部である信号入力端２１５に接続されている。一実施形態に係るコンデンサ２１０は容量が１０ピコファラド（ｐＦ）のコンデンサである。別の実施形態によると、コンデンサ２１０は容量が約１ｐＦから約４０ｐＦの範囲内にあるコンデンサである。

図１に示した実施形態と同様に、一実施形態に係るメモリモジュール２００はさらに、ＳＤＲＡＭデバイス２３１およびコンデンサ２１０と並列になるように、信号入力端２１５上のＴＳ線に接続されたコンデンサを少なくとも１つ備える。この付加コンデンサの容量は約１ｐＦから約４０ｐＦの範囲内にある。上述した実施形態と同様に、一実施形態によると、少なくともコンデンサ２１０が信号入力端２１５に接続されているので、メモリバス２３０の総容量は約１ｐＦから約４０ｐＦの範囲内にある。

一実施形態に係るメモリバス２３０は、信号入力端２１５とは反対側に、メモリバス２３０上にあるＴＳ線２２９の接着ポイントよりも後方に位置する、終了端２６５を持つ。一実施形態によると、終了端２６５は終了回路２７５を有する。一実施形態によると、終了回路２７５はソースに接続され、プルアップ終了回路を形成している。別の実施形態によると、終了回路２７５は接地され、プルダウン終了回路を形成する。

図３は、一実施形態に係る、図２に示したメモリモジュールを備えるコンピュータシステムを示すブロック図である。図３に示した実施形態に含まれるコンピュータシステム３００は、上述したメモリモジュール２００に類似のメモリモジュール３０５と通信ハブ３２０を備え、両者は互いに接続されている。別の実施形態によると、メモリモジュール３０５は上述したメモリモジュール１００に類似している。

通信ハブ３２０は、コンピュータのトランザクションを円滑化できる公知の通信ハブのうちどれを用いてもよい。一実施形態によると、通信ハブ３２０はシステムバス３２５に接続されている。システムバス３２５は、コンピュータのトランザクションを送信できる公知のシステムバスのうちどれを用いてもよい。

一実施形態によると、システムバス３２５はプロセッサ３３０に接続されている。一実施形態に係るプロセッサ３３０は、インテル・コーポレーション社（米国カリフォルニア州サンタクラーラ）製のＰｅｎｔｉｕｍ４プロセッサである。別の実施形態においては、公知のどのプロセッサをプロセッサ３３０として用いてもよい。

図４は、一実施形態に係る、図２に示したメモリモジュールを複数備えるコンピュータシステムを示すブロック図である。図４に示した実施形態に係るコンピュータシステム４００は、メモリモジュール４０５およびメモリモジュール４１０を備える。図４に示した実施形態が備えるメモリモジュール４０５および４１０はどちらも、上述したメモリモジュール２００に類似している。別の実施形態によると、メモリモジュール４０５および４１０はどちらも上述したメモリモジュール１００に類似している。

一実施形態によると、メモリモジュール４０５および４１０は互いに接続され、デイジーチェーン構成を形成している。図４に示した実施形態によると、メモリモジュール４０５および４１０は互いに接続されるとともに、コネクション４１５で通信ハブ４２０に接続される。

通信ハブ４２０は、コンピュータのトランザクションを円滑化できる公知の通信ハブのうちどれを用いてもよい。一実施形態によると、通信ハブ４２０はシステムバス４２５に接続されている。システムバス４２５は、コンピュータのトランザクションを送信できる公知のシステムバスのうちどれを用いてもよい。

一実施形態によると、システムバス４２５はプロセッサ４３０に接続されている。一実施形態に係るプロセッサ４３０は、インテル・コーポレーション社（米国カリフォルニア州サンタクラーラ）製のＰｅｎｔｉｕｍ４プロセッサである。別の実施形態においては、公知のどのプロセッサをプロセッサ４３０として用いてもよい。

図５は、一実施形態に係る、図４に示したコンピュータシステムを製造する方法を示すフローチャートである。一実施形態によると、方法５００は複数のＴＳ線を備えるＰＣＢを製造することから始まる（ブロック５１０）。このＴＳ線がＰＣＢ上で形成するパターンはどのようなパターンであってもよく、またメモリバスを含むとしてもよい。

一実施形態によると、信号入力端および終了端を持つメモリバスには、少なくとも１つのコンデンサが接続される。１つのコンデンサは、複数のＤＲＡＭデバイスもしくは複数のＳＤＲＡＭデバイスと並列になるように、メモリバスの信号入力端と第１ＤＲＡＭデバイスもしくは第１ＳＤＲＡＭデバイスの第１ＴＳ線用の第１接着ポイントの間に接続される。この結果、第１メモリモジュールが形成される（ブロック５２０）。第１メモリモジュールを形成した後、一実施形態によると、ブロック５１０および５２０が再度実行され、第２メモリモジュールが形成される（ブロック５３０）。

少なくとも２つのメモリモジュールが形成されると、一実施形態においては、この２つのメモリモジュールを互いに接続して、デイジーチェーンを形成する（ブロック５４０）。一実施形態によると、このデイジーチェーンはシングルコネクションで通信ハブに接続される（ブロック５５０）。一実施形態によると、通信ハブは、バスを介して少なくとも１つのプロセッサに接続され、コンピュータシステムが形成される（ブロック５６０）。

上記では実施形態を具体的に説明した。しかしながら、本願請求項の目的および範囲から離れることなくこれらの実施形態を変形できることは明らかである。このため、本明細書および添付図面は本発明を説明するためのものであり、限定するものではないと解釈されるべきである。

Claims (20)

1. 装置であって、
   複数のメモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介して前記メモリバスに接続されている複数のメモリデバイスと、
   前記メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記バスの信号入力端と前記複数のメモリデバイスの第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサと
   を備える装置。
2. 前記複数のメモリデバイスのうちの前記１つのメモリデバイスは複数の対に分割され、各対はブランチを形成している
   請求項１に記載の装置。
3. １つのコンデンサの容量は約１ピコファラド（ｐＦ）から約４０ｐＦの範囲内にある
   請求項２に記載の装置。
4. １つのコンデンサの容量は１０ｐＦである
   請求項３に記載の装置。
5. 前記バス上の総容量は約１ｐＦから約４０ｐＦの範囲内にある
   請求項２に記載の装置。
6. １つのコンデンサの容量は約１ｐＦから約４０ｐＦの範囲内にある
   請求項１に記載の装置。
7. １つのコンデンサの容量は１０ｐＦである
   請求項６に記載の装置。
8. 前記バス上の総容量は約１ｐＦから約４０ｐＦの範囲内にある
   請求項１に記載の装置。
9. 前記メモリバスの終了端に接続された終了回路をさらに備え、当該終了端は、最終メモリデバイス用の最終接着ポイントを超えたところに位置するとともに、前記メモリバスで前記信号入力端の反対側に位置する
   請求項１に記載の装置。
10. 前記終了回路はプルアップデバイスである
    請求項９に記載の装置。
11. システムであって、
    第１メモリモジュールであって、
    複数のメモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介して前記メモリバスに接続されている複数のメモリデバイスと、
    前記メモリバスに接続された少なくとも１つのコンデンサであって、前記複数のメモリデバイスと並列に接続され、且つ前記バスの信号入力端と前記複数のメモリデバイスの第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサと、
    前記メモリバスのプルアップ終了端であって、最終メモリデバイス用の最終接着ポイントを超えたところに位置するとともに、前記メモリバスで前記信号入力端の反対側に位置するプルアップ終了端と
    を有する第１メモリモジュールと、
    前記メモリモジュールに接続された通信ハブと、
    システムバスを介して前記通信ハブに接続されたプロセッサと
    を備えるシステム。
12. 前記通信ハブに接続された第２メモリモジュールをさらに備え、
    当該第２メモリモジュールは、
    複数の第２メモリデバイスであって、それぞれが複数の送信信号線のうちの１本を介して第２メモリバスに接続されている複数の第２メモリデバイスと、
    前記第２メモリバスに接続された少なくとも１つのコンデンサであって、前記複数の第２メモリデバイスのうちの前記１つと並列に接続され、且つ前記第２メモリバスの信号入力端と前記複数の第２メモリデバイスの第１送信信号線用の第１接着ポイントの間に接続された少なくとも１つのコンデンサと、
    前記第２メモリバスのプルアップ終了端であって、前記複数の第２メモリデバイスのうち最終メモリデバイス用の最終接着ポイントを超えたところに位置するとともに、前記第２メモリバスで前記信号入力端の反対側に位置するプルアップ終了端と
    を有する
    請求項１１に記載のシステム。
13. 前記第１メモリモジュールと前記第２メモリモジュールは互いに接続されて、デイジーチェーンを形成している
    請求項１２に記載のシステム。
14. 前記第１メモリモジュール、前記第２メモリおよび前記通信ハブは、シングルコネクションで互いに接続されている
    請求項１２に記載のシステム。
15. 前記メモリモジュールはＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を有する
    請求項１１に記載のシステム。
16. 前記メモリモジュールはＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を有する
    請求項１１に記載のシステム。
17. 方法であって、
    複数の送信信号線を備えるプリント配線基板（ＰＣＢ）を製造することと、
    信号入力端と終了端を有するメモリバスに少なくとも１つのコンデンサを接続することとを含み、
    前記少なくとも１つのコンデンサは複数のメモリデバイスと並列になるように、前記バスの前記信号入力端と前記複数のメモリデバイスの第１送信信号線用の第１接着ポイントの間に接続され、第１メモリモジュールを形成する
    方法。
18. 第２メモリモジュールを形成するべく、請求項１７に記載の方法を再度実行すること
    をさらに含む請求項１７に記載の方法。
19. デイジーチェーンを形成すべく、前記第２メモリモジュールに前記第１メモリモジュールを接続すること
    をさらに含む請求項１８に記載の方法。
20. シングルコネクションで前記デイジーチェーンを通信ハブに接続することと、
    バスを介して前記通信ハブを少なくとも１つのプロセッサに接続することと
    をさらに含む請求項１９に記載の方法。

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