JP2011108123A - 終端基板、メモリシステム及びその反射波抑制方法 - Google Patents

Abstract

【課題】メモリコントローラに対して複数のメモリスロットが並列にバス接続されるメモリシステムの空きスロットからの反射波を抑制する。
【解決手段】
空きスロットに終端基板を挿入する。終端基板は、メモリモジュールの挿入部と同一に構成された挿入部と、挿入部に含まれる複数の信号系接栓の各々に一端が接続され、かつ他端が挿入部に含まれる複数の電源系接栓のいずれかに接続されている複数の抵抗素子とを備える。
【選択図】図１

Description

本発明は、メモリシステムに関し、特にそれに用いられる終端基板及び反射波抑制方法に関する。

パーソナルコンピュータやサーバ等の電子機器は、メモリシステムを備えている。通常、この種のメモリシステムは、１以上のメモリーモジュールとそれを制御するメモリーコントローラとを含んでいる。

メモリモジュールの一つとしてＤＩＭＭ（Dual In-line Memory Module）と呼ばれるものがある。複数のＤＩＭＭを備えるメモリシステムでは、メモリコントローラに対して複数のＤＩＭＭが並列にバス接続される。このバス接続には、フライバイトポロジ、Ｔ分岐トポロジ、スタートポロジ、あるいはこれらのトポロジを組み合わせた変則的トポロジなど様々なトポロジが用いられる。

ところで、メモリシステムを備える電子機器の性能は、メモリ容量による制限を受ける。メモリ容量を大きくすれば、電子機器はより高い性能を発揮できるようになる一方、その価格は上昇する。そこで、関連するメモリシステムは、複数のメモリモジュールを実装可能にするために複数のメモリスロット（又はメモリソケット）を備える一方で、価格を抑えるために、メモリスロットの数よりも少ないメモリモジュールを実装している。つまり、関連するメモリシステムは、通常、空きスロット（メモリモジュールが挿入接続されていないスロット）を有している。空きスロットは、ユーザの要望に応じてメモリモジュールを追加する際に使用される。

なお、メモリモジュールには、ＲＩＭＭ（Rambus In-line Memory Module）と呼ばれるものもある。複数のＲＩＭＭを用いるメモリシステムでは、メモリコントローラと終端抵抗との間に、複数のＲＩＭＭが直列にバス接続される。メモリスロットの数より少ない数のメモリモジュールを用いる場合には、空きスロットが発生しないように、連続用モジュールと呼ばれるメモリモジュールとは異なるモジュールが実装される（例えば、特許文献１参照）。

特開２００１−４２９８２号公報

メモリコントローラに対して複数のメモリスロットが並列にバス接続されているメモリシステムでは、どのようなトポロジを採用しても、空きスロットの存在が、未終端のスタブ配線となる。この未終端のスタブ配線は、信号反射（反射波）の原因となり、バス上の信号品質を劣化させる。そして、近年の信号伝送速度の向上に伴い、この空きスロットからの反射波の問題が大きくなっている。

特許文献１には、終端機能を有するモジュールが記載されている。しかしながら、このモジュールは、ＲＩＭＭを用いるメモリシステム、即ち、複数のメモリスロットが直列に接続されているメモリシステムに用いられるものである。したがって、このモジュールは、ＤＩＭＭを用いるメモリシステム、すなわち複数のメモリスロットが並列に接続されるメモリシステムに適用することはできない。つまり、特許文献１の終端機能を有するモジュールは、直列終端接続により伝送路の特性インピーダンス整合を図るものであるため、複数のメモリスロットが並列接続されたメモリシステムにおける空きスロットからの反射波を抑制することはできない。

本発明の一実施の形態による終端基板は、信号系接栓及び電源系接栓を含む複数の接栓群が配置された挿入部と、前記複数の信号系接栓の各々に一端が接続され、かつ他端が前記複数の電源系接栓のいずれかに接続されている複数の抵抗素子と、を備えることを特徴とする。

本発明の他の実施の形態によるメモリシステムは、メモリコントローラと、前記メモリコントローラに対して並列に接続される複数のメモリスロットと、前記複数のメモリスロットのうち一部のメモリスロットに挿入される一つ以上のメモリモジュールと、信号系接栓及び電源系接栓を含む複数の接栓群が配置された挿入部と、前記複数の信号系接栓の各々に一端が接続され、かつ他端が前記複数の電源系接栓のいずれかに接続されている複数の抵抗素子とから構成され、前記複数のメモリスロットのうち残りのメモリスロットに挿入される一つ以上の終端基板と、を備えることを特徴とする。

本発明によれば、メモリモジュールが挿入接続されたメモリスロット以外のメモリスロットに終端基板を挿入接続するようにしたことにより、空きスロットをなくし、バス上の信号品質を向上させることができる。

フライバイトポロジを採用したメモリシステムの概略構成図である。 Ｔ分岐トポロジを採用し、メモリスロットを２個有するメモリシステムの概略構成図である。 Ｔ分岐トポロジを採用し、メモリスロットを４個有するメモリシステムの概略構成図である。 スタートポロジを採用したメモリシステムの概略構成図である。 フライバイトポロジとスタートポロジの組み合わせを採用したメモリシステムの概略構成図である。 本発明の第１の実施の形態に係る終端基板の正面図である。 （ａ）は、図６の破線Ａ内の拡大図であり、（ｂ）は、（ａ）に示される部分の等価回路図である。 本発明の第２の実施の形態に係る終端基板の正面図である。 （ａ）は、図８の破線Ｂ内の拡大図であり、（ｂ）は、（ａ）に示される部分の等価回路図である。 （ａ）は、図８の破線Ｃ内の拡大図であり、（ｂ）は、（ａ）に示される部分の等価回路図である。 本発明の第３の実施の形態に係る終端基板の（第１層の）正面図である。 本発明の第３の実施の形態に係る終端基板の第２層の正面図である。 （ａ）は、図１１に示す第１層のＩＯ信号接栓に関する配線の概略図であり、（ｂ）は、その等価回路図である。 （ａ）は、図１１に示す第１層のアドレス信号接栓に関する配線の概略図であり、（ｂ）は、その等価回路図である。 本発明の第４の実施の形態に係る終端基板の（第１層の）正面図である。 本発明の第４の実施の形態に係る終端基板の第２層の正面図である。 （ａ）は、図１５に示す第１層のＩＯ信号接栓に関する配線の概略図であり、（ｂ）は、その等価回路図である。 本発明の効果を確認するために使用したメモリシステムの概略構成を示す図である。 （ａ）は、図１８のメモリシステムの２つのメモリスロットの一方を空きスロットとした場合のアイパターン、（ｂ）は、図１８のメモリシステムの２つのメモリスロットの一方を空きスロットとした場合のアイパターンを示す図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

まず、図１乃至図５を参照して、本発明が適用されるメモリシステムについて説明する。

図１乃至図５に示すメモリシステムは、それぞれ、メモリコントローラ１１と複数のメモリスロット１２とを備えている。メモリコントローラ１１と複数のメモリスロット１２は、図示しないマザーボード上に搭載され、これらの間は、マザーボード配線１３によりバス接続されている。マザーボード配線１３は、メモリコントローラ１１に対して、複数のメモリスロット１２を並列に接続するように設けられている。複数のメモリスロット１２には、それぞれメモリモジュール１４が挿入される。各メモリモジュール１４は、メモリスロット１２及びマザーボード配線１３を介して、メモリコントローラ１１に電気的に接続される。

メモリモジュール１４の各々は、図示しないモジュール基板と、モジュール基板上に搭載されるメモリデバイス１５とを有している。モジュール基板は、メモリスロット１２に挿入される挿入部を有し、挿入部の表裏面には、メモリスロット１２が備える複数のコンタクトにそれぞれ対応する複数の接栓が配列形成されている。また、モジュール基板は、メモリデバイス１５が備える複数の接続端子にそれぞれ対応する複数の接続パッドと、これら複数の接続パッドと対応する接栓との間を接続するモジュール配線（信号配線及び電源配線を含む）１６を有している。

図１乃至図５の各図において、マザーボード配線１３及びモジュール配線１６の途中に挿入されている円柱形は、各配線のインピーダンス１７の存在を表している。

図１のメモリシステムは、メモリコントローラ１１と複数（ここでは４個）のメモリスロット１２との間のバス接続に、フライバイトポロジを採用した例である。フライバイトポロジには、配線効率がよいという特長がある。

図２及び図３のメモリシステムは、Ｔ分岐トポロジを採用した例であって、図２はメモリスロット１２が２個の場合、図３はメモリスロット１２が４個の場合をそれぞれ示している。Ｔ分岐トポロジは、メモリコントローラ１１から各メモリスロット１２までの距離が等しく、フライバイトポロジに比べて信号品質が良好であるという特長がある。しかしながら、メモリスロット１２の近傍では配線効率が悪い。

図４のメモリシステムは、スタートポロジを採用した例である。バスの分岐点から各メモリスロット１２までの配線が長いので、メモリスロット１２間の反射波による干渉が少ないという特長がある。しかしながら、フライバイトポロジやＴ分岐トポロジに比べ、ほぼメモリスロット数倍の長さのバス配線が必要になる。

図５のメモリシステムは、フライバイトポロジとＴ分岐トポロジとを組み合わせた例であって、３個のメモリスロット１２を有している。

図１乃至図５では、全てのメモリスロット１２にメモリモジュール１４が挿入されている状態を示しているが、実際のシステムでは、複数のメモリスロット１２のうちの一部、例えば一つ、にしかメモリモジュール１４が挿入されていないことも多い。本発明は、このようなメモリモジュール１４が挿入されていない空きスロット（のそれぞれ）に挿入される終端基板を提供しようとするものである。空きスロットに終端基板を挿入することで、空きスロットをなくし、空きスロットからの反射波を抑制する。これにより、バス上の信号品質の向上を実現する。

次に、図６及び図７を参照して、本発明の第１の実施の形態に係る終端基板について説明する。

図６は、本実施の形態に係る終端基板６０の正面図である。この終端基板６０は、メモリモジュール１４に用いられるモジュール基板と同一の形状を有している。しかしながら、終端基板６０の形状は、モジュール基板の形状と必ずしも同一である必要はない。例えば、終端基板６０の高さはメモリモジュールよりも低くてもよい。ただし、メモリスロット１２に挿入される挿入部６１は同一形状でなくてはならない。また、終端基板６０の形状は、モジュール基板と同様に、メモリスロット１２に設けられたフックによる挿抜が可能な形状であることが望ましい。

終端基板６０は、表面側と裏面側にそれぞれ電気的に独立した信号層を有する２層基板である。表面側の信号層は、図６に示すように構成され、裏面側も表面側と同様に構成される。

表面側の信号層は、挿入部６１に配列形成された複数の接栓６２（６２−１〜５）と、それらに接続される複数の配線６３（６３−１〜４）とを有している。また、表面側の信号層上には、配線６３に接続される複数の抵抗素子（例えば、チップ抵抗）６４が搭載されている。

複数の接栓６２の形状及び配置は、モジュール基板が備える接栓の形状及び配置に準じている。これらの接栓６２は、モジュール基板が備える接栓の用途に準じて、複数のグループに分類される。

複数の接詮６２は、大きく２つのグループ、即ち信号系接詮と電源系接栓とに分類される。信号系接詮には、ＩＯ（入出力）信号接詮、アドレス信号接詮及びクロック信号接詮が含まれる。また、電源系接栓には、電源（ＶＤＤ）接詮、グランド（ＧＮＤ）接詮、及び特定電位（ＶＴＴ）接詮が含まれる。なお、特定電位とは、例えば、電源電位とグランド電位の中間電位である。

複数の接栓６２のうち、信号系接栓には、配線６３介して、それぞれ抵抗素子６４が一つずつ接続されている。これら複数の抵抗素子６４の他端は、別の配線６３を介して電源系接栓のうちのいずれかに接続されている。即ち、各抵抗素子６４は、一端が信号系接栓に、他端が電源系接栓に接続されている。

詳述すると、ＩＯ信号接栓は、抵抗素子６４及びＧＮＤ配線６３−１、６３−２を介して、ＩＯ信号接栓に隣接するＧＮＤ接栓に接続され、ＩＯ−ＧＮＤ接栓グループ６２−１及び６２−２を形成している。また、クロック信号接栓は、抵抗素子６４及びＶＤＤ配線６３−３を介して、クロック信号接栓に隣接するＶＤＤ接栓に接続され、クロック−ＶＤＤ接栓グループ６２−３を形成している。アドレス信号接栓グループ６２−４，６２−５は、抵抗素子６４及びＶＴＴ配線６３−４を介してＶＴＴ接栓６２−６に接続されている。

このように、本実施の形態では、複数の信号接栓の各々がそれぞれ対応する一つの抵抗素子の一端に接続されている。各抵抗素子の他端は、電源系接栓のいずれか、即ちＶＤＤ接栓、ＧＮＤ接栓又はＶＴＴ接栓に接続されている。

図６の破線Ａ内の拡大図を図７（ａ）に示す。図７（ｂ）は、その等価回路である。

図７（ａ）に示すように、信号接栓ＩＯ１及びＩＯ２には、それぞれ配線を介して抵抗素子Ｒ１及びＲ２の第１の端子が接続されている。また、抵抗素子Ｒ１及びＲ２の第２の端子は、ＧＮＤ接栓ＧＮＤ１及びＧＮＤ２に共通接続されている。図７（ｂ）の等価回路より明らかなように、信号接栓ＩＯ１及びＩＯ２の各々は、ＧＮＤ接栓に並列終端されている。

終端基板６０の製造は、メモリモジュールの製造に使用される技術を用いて行うことができる。終端基板６０は、表面側の信号層と裏面側の信号層とが電気的に独立しているので、モジュール基板に必要とされるスルーホールの形成は不要である。

複数の接栓６２の表面は、モジュール基板の接栓のように金メッキされていてもよいし、されていなくてもよい。また、終端基板６０の表面にはソルダレジストが塗布されていてもよいし、されていなくてもよい。

抵抗素子６４としては、特に限定されないが、同一のサイズを持つ一方で異なる抵抗値を持つ複数の抵抗素子を用意できるシリーズ化された抵抗素子が望ましい。抵抗素子６４の抵抗値としては、例えば、５０Ω近傍のものが使用できる。また、接栓ピッチが１ｍｍの場合、１００５と呼ばれるサイズ（縦×横＝１．０ｍｍ×０．５ｍｍ）の抵抗素子６４を用いることができる。

抵抗素子６４は、配線６３が持つ抵抗の影響を低減するためには、できるだけ接栓６２の近くに配置することが望ましい。また、抵抗素子６４により、配線６３のインピーダンス調整も合わせて行うようにする。

以上説明した終端基板６０を、メモリシステムに含まれる複数のメモリスロットのうち、メモリモジュールが挿入されていないメモリスロットに挿入することにより、空きスロットをなくしてバス上への反射波を低減することができる。これによりバス上の信号品質の向上を図ることができる。

本実施の形態に係る終端基板は、構成が単純で、特別な技術を用いることなく製造でき、メモリモジュールの製造工程に比べて大幅にその製造工程を簡略化できるので、安価である。

次に、図８乃至図１０を参照して、本発明の第２の実施の形態に係る終端基板について説明する。

本実施の形態の終端基板８０は、図８では分かりにくいが、ＩＯ信号接栓をテブナン終端とし、アドレス信号接栓及びクロック信号接栓をＡＣ並列終端としている。即ち、ＩＯ信号接栓の各々は、二つの抵抗素子８１の一端に接続され、その二つの抵抗素子の他端の一方はＶＤＤ接栓に、他方はＧＮＤ接栓にそれそれ接続されている。また、アドレス信号接栓及びクロック信号接栓の各々は、一つの抵抗素子８２の一端に接続され、その抵抗素子の他端は、コンデンサ８３を介してＶＤＤ接栓に接続されている。アドレス信号接栓については、さらに、抵抗素子８２とコンデンサ８３の接続点がＶＴＴ接栓に接続されている。

本実施の形態に係る終端基板は、部品点数が増加するものの、低消費電力化及びノイズ耐性向上を実現することができる。抵抗素子としてはチップ抵抗及びネットワーク抵抗が、コンデンサとしてはチップコンデンサが使用できる。

図８の破線Ｂ内の拡大図を図９（ａ）に示す。図９（ｂ）は、その等価回路である。

図９（ａ）に示すように、信号接栓ＩＯ１及びＩＯ２には、配線を介してネットワーク抵抗ＲＮ１及びＲＮ２がそれぞれ接続される。ネットワーク抵抗ＲＮ１及びＲＮ２はそれぞれ２つの抵抗素子を含む。２つの抵抗素子の一端（第１及び第３の端子）がともに信号接栓ＩＯ１又はＩＯ２に接続される。２つの抵抗素子の他端の一方（第２の端子）はＶＤＤ接栓に、他方（第４の端子）はＧＮＤ接栓に接続される。図９（ｂ）の等価回路より明らかなように、信号接栓ＩＯ１及びＩＯ２の各々は、テブナン終端されている。

図８の破線Ｃ内の拡大図を図１０（ａ）に示す。図１０（ｂ）は、その等価回路である。

図１０（ａ）に示すように、アドレス接栓ＡＤＲ１及びＡＤＲ２には、配線を介して抵抗素子Ｒ１及びＲ２の第１の端子がそれぞれ接続される。抵抗素子Ｒ１及びＲ２の他端（第２の端子）は、配線を介してコンデンサＣ１及びＣ２の一端（第２の端子）に接続されている。キャパシタＣ１及びＣ２の他端（第１の端子）は、ＶＤＤ接栓ＶＤＤ１及びＶＤＤ２にそれぞれ接続されている。また、抵抗素子Ｒ１及びＲ２の他端（第２の端子）は、ＶＴＴ接栓ＶＴＴに接続されている。図１０（ｂ）の等価回路より明らかなように、アドレス接栓ＡＤＲ１及びＡＤＲ２の各々は、ＡＣ並列終端されている。

本実施の形態の終端装置は、第１の実施の形態に係る終端装置よりも構成が複雑になっているが、バス上への反射波をより効率的に抑制することができる。

次に、図１１乃至図１４を参照して本発明の第３の実施の形態について説明する。

本実施の形態に係る終端基板１１０は、図１１に示す第１層と、図１２に示す第２層を有している。これら２つの層で、表面側の信号接栓の終端を担う。裏面側の信号接栓については、第１層及び第２層と同様の第３層及び第４層によりその終端を担う。即ち、本実施の形態に係る終端基板１１０は、配線層を４つ有する４層基板である。

図１１に示すように、第１層には、各信号接栓と対応する抵抗素子１１１，１１２との間に（ダミー）配線１１３，１１４を有している。これらの配線１１３，１１４は、メモリモジュールにおける信号配線に基づいて（模して）伝送線路モデル構造とされ、また、その配線長及び特性インピーダンスが定められている。なお、ＩＯ信号接栓に接続された配線１１３は、メモリコントローラ・ＤＲＡＭ間の信号配線を想定したピントゥピン接続を、アドレス信号接栓及びクロック信号接栓に接続された配線１１４は、全ＤＲＡＭをバス接続したフライバイ接続を模擬している。

第２層には、図１２に示すように、ＶＤＤプレーン１２１、ＧＮＤプレーン１２２及びＶＴＴプレーン１２３が形成されている。これらＶＤＤプレーン１２１、ＧＮＤプレーン１２２及びＶＴＴプレーン１２３は、第１層と第２層との間を貫通して形成されたＶＤＤプレーン接続スルーホール１２４、ＧＮＤプレーン接続スルーホール１２５及びＶＴＴプレーン接続スルーホール１２６を介して、第１層のＶＤＤ接栓、ＧＮＤ接栓及びＶＴＴ接栓にそれぞれ接続されている。こうして、第１層と第２層とでマイクロストリップライン構造を構成することにより、配線の特性インピーダンスの調整を容易にしている。

各信号接栓の終端方法は、第２の実施の形態と同様である。ただし、ＶＤＤ接栓、ＧＮＤ接栓及びＶＴＴ接栓への接続は、第２層のＶＤＤプレーン１２１、ＧＮＤプレーン１２２及びＶＴＴプレーン１２３を介して行われている。また、ネットワーク抵抗の使用が困難なため、単体の抵抗素子（チップ抵抗）を用いている。第１層の配線と第２層のプレートの間の電気的接続はスルーホールを介して行われる。スルーホールは表面側（第１層及び第２層）と裏面側（第３層及び第４層）とで共用可能である。

図１３（ａ）に、図１１の第１層におけるＩＯ信号接栓に関係する配線（周辺回路）の概略図を示す。

ＩＯ信号接栓ＩＯ１には、それぞれダミー配線１１３を介して、２つの抵抗素子（チップ抵抗）Ｒ１１及びＲ１２一端がともに接続されている。２つの抵抗素子Ｒ１１及びＲ１２のうち一方（Ｒ１１）は、ＧＮＤプレーン接続スルーホール１２５に接続されている。また、２つの抵抗素子Ｒ１１及びＲ１２のうちの他方（Ｒ１２は、ＶＤＤプレーン接続スルーホール１２４に接続されている。

ＩＯ信号接栓ＩＯ２もまた同様に、２つの抵抗Ｒ２１及びＲ２２をそれぞれ介して、ＧＮＤプレーン接続スルーホール１２５及びＶＤＤプレーン接続スルーホール１２４に接続されている。

ＧＮＤ接栓ＧＮＤ１及びＧＮＤ２は、ＧＮＤプレーン接続スルーホール１２５を介してＧＮＤプレーン１２２に接続されている。

図１３（ｂ）は、図１３（ａ）の周辺回路の等価回路を示している。図１３（ｂ）に示すように、ＩＯ信号接栓ＩＯ１及びＩＯ２の各々に接続されたダミー配線１１３は、特性インピーダンスＺｏを有している。抵抗素子Ｒ１１及びＲ１２又はＲ２１及びＲ２２は、接続されるダミー配線１１３の特性インピーダンスＺｏに等しい抵抗値を持つよう選択される。

図１４（ａ）に、図１１の第１層におけるアドレス信号接栓に関係する配線（周辺回路）の概略図を示す。

アドレス信号接栓ＡＤＲ１及びＡＤＲ２には、それぞれダミー配線１１４を介して、抵抗素子（チップ抵抗）Ｒ１及びＲ２の一端が接続されている。抵抗素子Ｒ１及びＲ２の他端には、コンデンサ（チップコンデンサ）Ｃ１及びＣ２の一端がそれぞれ接続されている。キャパシタ素子Ｃ１及びＣ２の一端は、また、ＶＴＴプレーン接続スルーホール１２６を介してＶＴＴプレーン１２３に接続されている。コンデンサＣ１及びＣ２の他端は、ＶＤＤプレーン接続スルーホール１２４に接続されている。

ＶＤＤ接栓ＶＤＤ１及びＶＤＤ２は、ＶＤＤプレーン接続スルーホール１２４を介してＶＤＤプレーン１２１に接続されている。

図１４（ｂ）は、図１４（ａ）の周辺回路の等価回路を示している。アドレス信号接栓ＡＤＲ１及びＡＤＲ２の各々に接続されたダミー配線１１４は、特性インピーダンスＺｏを有している。抵抗素子Ｒ１及びＲ２は、接続されるダミー配線１１４の特性インピーダンスＺｏに等しい抵抗値を持つよう選択される。

本実施の形態に係る終端基板は、メモリモジュールの信号配線に基づくダミー配線を有しているので、よりメモリモジュールに近い電気的特性を示す。

次に、図１５乃至図１７を参照して本発明の第４の実施の形態について説明する。

本実施の形態に係る終端基板１５０は、図１５に示すように、メモリーモジュールにおいてメモリデバイスを接続するために形成される接続パッドを模擬したダミーパッド１５１をさらに備えている。また、終端電位をＶＴＴからＶＤＤに変更している。このため、ＩＯ信号接栓は、ＶＤＤ接栓と共に、ＩＯ−ＶＤＤ接栓グループ６２−１１及び６２−１２を形成している。また、第２層には、図１６に示すように、ＶＤＤプレーン１６１とＶＴＴプレーン１２３が形成され、ＧＮＤプレーンは形成されていない。ＧＮＤプレーンは、他の層、例えば第３層に形成される。さらに、第３の実施の形態に係る終端基板が備えるコンデンサは設けられていない。上記以外の点は、第３の実施の形態に係る終端基板と同様である。

図１７（ａ）に、図１５の第１層におけるＩＯ信号接栓に関係する配線（周辺回路）の概略図を示す。

ＩＯ信号接栓ＩＯ１及びＩＯ２には、それぞれダミー配線１１３が接続されており、その端部には、ダミーパッド１５１の一端が接続されている。このダミーパッド１５１の他方の端部には、抵抗素子Ｒ１及びＲ２の一端がそれぞれ接続されている。ダミーパッドの大きさは、例えば、１ｍｍ×５ｍｍである。これにより約２ｐＦの負荷容量を実現することができる。

図１７（ｂ）は、図１７（ａ）の周辺回路の等価回路を示している。図１７（ｂ）に示すように、ダミーパッド１５１は、抵抗素子Ｒ１，Ｒ２に並列接続された（ダミー）容量として作用する。

以上により、本実施の形態に係る終端基板は、第３の実施の形態に係る終端基板よりもさらに実際のメモリモジュールに近い電気的特性を実現する。

図１８に示すメモリシステムを構成し、本発明の効果を確認した。２つのメモリスロットのうち、一方（スロット１）にメモリモジュールを挿入し、他方を空きスロットとした場合と本発明の第１の実施の形態に係る終端基板を挿入接続した場合についてそれぞれアイパターンを観測した。ここでは、２．７Ｇｂｐｓ（１．３３ＧＨｚ）でのライト動作を想定し、メモリモジュールのＩＯ端子を波形観測点とした。観測結果を図１９（ａ）及び（ｂ）に示す。図１９（ａ）が空きスロットの場合、図１９（ｂ）が終端基板を挿入した場合である。

図１９（ａ）及び（ｂ）の比較から理解できるように、終端基板を使用することで、アイパターンが、時間軸で１９％（２３５ｐｓ→２８０ｐｓ）、電圧振幅で２０％（２１０ｍＶ→２５２ｍＶ）改善されている。このことから、メモリモジュールが挿入されていないメモリスロットに本願発明の終端基板を挿入することで、空きスロットからの信号反射波を抑制し、バス上の信号品質の向上を実現することができることが理解できる。しかも、本願発明の終端基板は、抵抗素子を含む簡単な回路で実現できるため安価である。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、終端方法は、各種終端方法を組み合わせることが可能である。

１１ メモリコントローラ
１２ メモリスロット
１３ マザーボード配線
１４ メモリモジュール
１５ メモリデバイス
１６ モジュール配線
１７ インピーダンス
６０ 終端基板
６１ 挿入部
６２−１，６２−２ ＩＯ−ＧＮＤ接栓グループ
６２−３ クロック−ＶＤＤ接栓グループ
６２−４，６２−５ アドレス信号接栓グループ
６２−６ ＶＴＴ接栓
６３−１，６３−２ ＧＮＤ配線
６３−３ ＶＤＤ配線
６３−４ ＶＴＴ配線
６４ 抵抗素子
８０ 終端基板
８１，８２ 抵抗素子
８３ コンデンサ
１１０ 終端基板
１１１，１１２ 抵抗素子
１１３，１１４ 配線
１２１ ＶＤＤプレーン
１２２ ＧＮＤプレーン
１２３ ＶＴＴプレーン
１２４ ＶＤＤプレーン接続スルーホール
１２５ ＧＮＤプレーン接続スルーホール
１２６ ＶＴＴプレーン接続スルーホール

Claims (12)

1. 信号系接栓及び電源系接栓を含む複数の接栓群が配置された挿入部と、
   前記複数の信号系接栓の各々に一端が接続され、かつ他端が前記複数の電源系接栓のいずれかに接続されている複数の抵抗素子と、
   を備えることを特徴とする終端基板。
2. 前記複数の信号系接栓の一つは、前記複数の抵抗素子のうちの一つの抵抗素子の一端に接続されていることを特徴とする請求項１に記載の終端基板。
3. 前記複数の信号系接栓の一つは、前記複数の抵抗素子のうちの二つの抵抗素子の一端に接続され、これら二つの抵抗素子の他端は、前記複数の電源系接栓に含まれる電源接栓とグランド接栓とにそれぞれ接続されていることを特徴とする請求項１に記載の終端基板。
4. 前記複数の信号系接栓の一つは、前記複数の抵抗素子のうちの一つの抵抗素子の一端に接続され、該抵抗素子の他端は、コンデンサを介して前記複数の電源系接栓に含まれる電源接栓に接続されるとともに、前記複数の電源系接栓に含まれる特定電位接栓に接続されていることを特徴とする請求項１に記載の終端基板。
5. 前記複数の信号系接栓と、これら信号系接栓に接続される前記複数の抵抗素子との間に、前記メモリモジュールの信号配線に基づくダミー配線が設けられていることを特徴とする請求項１乃至４のいずれかに記載の終端基板。
6. 前記ダミー配線の端部に、前記メモリモジュールの接続パッドに基づくダミーパッドが設けられていることを特徴とする請求項５に記載の終端基板。
7. メモリコントローラと、
   前記メモリコントローラに対して並列に接続される複数のメモリスロットと、
   前記複数のメモリスロットのうち一部のメモリスロットに挿入される一つ以上のメモリモジュールと、
   信号系接栓及び電源系接栓を含む複数の接栓群が配置された挿入部と、前記複数の信号系接栓の各々に一端が接続され、かつ他端が前記複数の電源系接栓のいずれかに接続されている複数の抵抗素子とから構成され、前記複数のメモリスロットのうち残りのメモリスロットに挿入される一つ以上の終端基板と、
   を備えることを特徴とするメモリシステム。
8. 前記終端基板の複数の信号系接栓の一つは、前記複数の抵抗素子のうちの一つの抵抗素子の一端に接続されていることを特徴とする請求項７に記載のメモリシステム。
9. 前記終端基板の複数の信号系接栓の一つは、前記複数の抵抗素子のうちの二つの抵抗素子の一端に接続され、これら二つの抵抗素子の他端は、前記複数の電源系接栓に含まれる電源接栓とグランド接栓とにそれぞれ接続されていることを特徴とする請求項７に記載のメモリシステム。
10. 前記終端基板の複数の信号系接栓の一つは、前記複数の抵抗素子のうちの一つの抵抗素子の一端に接続され、該抵抗素子の他端は、コンデンサを介して前記複数の電源系接栓に含まれる電源接栓に接続されるとともに、前記複数の電源系接栓に含まれる特定電位接栓に接続されていることを特徴とする請求項７に記載のメモリシステム。
11. 前記複数の信号系接栓と、これら信号系接栓に接続される前記複数の抵抗素子との間に、前記メモリモジュールの信号配線に基づくダミー配線が設けられていることを特徴とする請求項７乃至１０のいずれかに記載のメモリシステム。
12. 前記ダミー配線の端部に、前記メモリモジュールの接続パッドに基づくダミーパッドが設けられていることを特徴とする請求項１１に記載のメモリシステム。

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