JP2011049216A - 回路基板及びこれを備える半導体装置、メモリモジュール、メモリシステム、並びに、回路基板の製造方法 - Google Patents

Abstract

【課題】回路基板の主面に設ける基板端子の数を削減し、その幅及びピッチを拡大する。
【解決手段】本発明による回路基板は、主面１００ａと、主面１００ａと平行な裏面１００ｂと、主面１００ａ及び裏面１００ｂのエッジ間に位置する側面１００ｃと、主面１００ａ及び側面１００ｃの一部をそれぞれ覆う基板端子１０２，１０１とを備える。本発明によれば、回路基板の主面だけでなく側面にも基板端子が設けられていることから、基板端子の幅やピッチを十分に確保しつつ、基板端子の総数を増やすことが可能となる。
【選択図】図３

Description

本発明は回路基板及びこれを備える半導体装置に関し、特に、主面に形成する基板端子の数を削減可能な回路基板及びこれを備える半導体装置に関する。また、本発明は、このような回路基板を含むメモリモジュール及びメモリシステム、並びに、回路基板の製造方法に関する。

パーソナルコンピュータやサーバなどのメインメモリとしては、ＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。パーソナルコンピュータやサーバなどにおいては、ＤＲＡＭがマザーボードに直接実装されるのではなく、モジュール基板に実装されたメモリモジュールの状態で、マザーボー上のソケット（メモリスロット）に装着されることが一般的である（特許文献１参照）。

特開２００６−３２４３２６号公報

近年においてはＤＲＡＭのデータ入出力数やアドレス数が増加傾向にある。このため、メモリモジュールに設けられる基板端子は、規格により定められたサイズでは収まらない程の端子数に至ることが懸念される。ここで、基板端子の幅やピッチを小さくすれば、基板端子の数を増やすことはできるが、基板端子の幅やピッチが小さくなるとソケットとの接触信頼性が低下してしまう。特に、近年においては低消費電力及び高速動作の要求が強いため、基板端子の小型化によって電源端子の抵抗が増大することは避けなければならない。

上記の問題は、メモリモジュールに限るものではなく、基板端子を有する回路基板これを備える半導体装置において共通に生じる問題である。

本発明による回路基板は、主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備えることを特徴とする。

また、本発明による半導体装置は、主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備える回路基板と、前記回路基板の前記主面に搭載された、複数のチップ端子を有する半導体チップと、を備え、前記回路基板の前記第１及び第２の基板端子は、前記回路基板に設けられた内部配線を介して、前記半導体チップのそれぞれ対応する前記チップ端子と電気的に接続されていることを特徴とする。

さらに、本発明による回路基板の製造方法は、基板の主面から裏面に貫通する穴を形成する工程と、前記穴の内壁を含む前記基板の表面に金属膜を形成する工程と、前記金属膜をパターニングすることにより、前記基板の主面及び前記穴の内壁にそれぞれ第１及び第２の基板端子を形成する工程と、前記穴に沿って前記基板を切断する工程と、を備えることを特徴とする。

本発明によれば、回路基板の主面だけでなく側面にも基板端子が設けられていることから、基板端子の幅やピッチを十分に確保しつつ、基板端子の総数を増やすことが可能となる。また、回路基板の側面に設けられた基板端子は、単に内部配線が露出しているだけではなく回路基板の側面を覆って設けられていることから、特許文献１に記載された半導体装置とは異なり、電気的接続を確実なものとすることが可能となる。

本発明の好ましい第１の実施形態によるメモリモジュールの構成を示す略平面図である。 図１に示す領域１０８の拡大図である。 図２に示すＡ−Ａ'線に沿った断面図である。 第１の実施形態によるメモリモジュールをソケットに取り付けた状態を示す略平面図である。 第１の実施形態によるメモリモジュールをソケットに取り付けた状態を示す略部分断面図である。 第１の実施形態によるメモリモジュールの製造方法を説明するための工程図である。 変形例によるメモリモジュールの製造方法を説明するための図である。 本発明の好ましい第２の実施形態によるメモリモジュールの構成を示す略平面図である。 本発明の好ましい第３の実施形態によるメモリモジュールの構成を示す図であり、（ａ）は略斜視図、（ｂ）はＢ−Ｂ'線に沿った略断面図である。 第３の実施形態によるメモリモジュールの変形例を示す略断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるメモリモジュールの構成を示す略平面図である。

本実施形態によるメモリモジュールはいわゆるSO-DIMMであり、モジュール基板（回路基板）１００の主面１００ａに複数（本例では４個）のＤＲＡＭ２００が搭載された半導体装置である。但し、本発明の対象がSO-DIMMに限定されるものではなく、各種DIMM（Unbuffered-DIMMやFB-DIMMも含む）に適用可能であることは言うまでもない。また、搭載される半導体チップもＤＲＡＭに限定されるものではなく、他の半導体メモリ（SRAM、Flashメモリ、PRAM等）であっても構わない。さらに、回路基板に搭載される半導体チップがメモリである必要もなく、CPUやマイクロコンピュータ等であっても構わない。

モジュール基板１００の主面１００ａは、Ｘ方向を長辺としＹ方向を短辺とする略長方形である。主面１００ａの上部にはＤＲＡＭ２００がＸ方向に配列されており、主面１００ａの下部には基板端子（第１の基板端子）１０２がＸ方向に配列されている。図１には示されていないが、モジュール基板１００の主面１００ａと平行な裏面についても、主面１００ａと同様の構成を有している。

モジュール基板１００の主面及び裏面に設けられた基板端子１０２は、主に信号端子として用いられる。信号端子とは、アドレス信号が入力されるアドレス端子、コマンド信号が入力されるコマンド端子、クロック信号が入力されるクロック端子、データが入力又は出力されるデータ端子などである。

図１に示すように、本実施形態においては、モジュール基板１００の下端が一部切り欠かれており、切り欠かれた側面部分に基板端子（第２の基板端子）１０１が設けられている。基板端子１０１は、モジュール基板１００の側面にのみ設けられているのではなく、一部が主面及び裏面へ回り込むように設けられている。本実施形態においては基板端子１０１が２箇所設けられており、その一方は電源電位（ＶＤＤ）が供給される電源端子として用いられ、他方は接地電位（ＶＳＳ）が供給される電源端子として用いられる。これにより、主面及び裏面に設けられた基板端子１０２には、電源電位（ＶＤＤ）又は接地電位（ＧＮＤ）が供給される電源端子は含まれておらず、その分、多くの信号端子を設けることが可能とされている。但し、基板端子１０２に一切の電源端子が含まれていないわけではなく、リファレンス電源などが供給される端子などは、基板端子１０２が用いられる。また、基板端子１０２に電源電位（ＶＤＤ）又は接地電位（ＧＮＤ）が供給される電源端子を設けてはならないわけではなく、いくつかの基板端子１０２にこれらの電位を供給しても構わない。

図１に示すように、基板端子１０１のＸ方向における端子幅は、基板端子１０２の端子幅よりもかなり広い。これにより、電源端子の抵抗は従来に比べて小さくなる。

図２は、図１に示す領域１０８の拡大図である。

図２に示すように、基板端子１０１のＸ方向における全体の幅はＬ１であり、切り欠きの内部に設けられた平坦部のＸ方向における全体の幅はＬ２である。幅Ｌ１の値については、モジュール基板１００のＸ方向における長さや、基板端子１０１の数によって異なるが、幅６５ｍｍのSO-DIMMであれば、幅Ｌ１を約３０ｍｍとする基板端子１０１を２箇所程設けることが可能である。本実施形態では基板端子１０１が２箇所であるが、電源の種類が多数ある場合や、電源の配置バランスを考慮して複数設けたい場合などには４つ、８つ等、設計で自由に定めることが可能である。これについては第２の実施形態にて説明する。

また、幅Ｌ２は後述するソケット部（導電部）と接する平坦領域の幅を指す。但し、平坦部以外の箇所（幅Ｌ１の両端の円弧状の箇所）においてもソケット部が係合するように形成することで、導通を取ることは可能でありそれを除外するものではない。また、幅Ｗ１は、基板端子１０１のうち、モジュール基板１００の主面及び裏面に回り込むように形成された部分における幅である。このような回り込みを設けているのは、端子形成時におけるエッチングによって側面の端子がエッチングされないよう、マージンを確保する必要があるためである。

図３は、図２に示すＡ−Ａ'線に沿った断面図である。

図３に示すように、基板端子１０１は、主面１００ａ及び裏面１００ｂのエッジ間における全幅Ｗ２に亘って側面１００ｃに形成された第１の部分１０１ｃと、主面１００ａに形成された第２の部分１０１ａと、裏面１００ｂに形成された第３の部分１０１ｂとを含んでいる。第１の部分１０１ｃと第２の部分１０１ａは、主面１００ａのエッジを介して繋がっており、同様に、第１の部分１０１ｃと第３の部分１０１ｂは、裏面１００ｂのエッジを介して繋がっている。

ここで、モジュール基板１００の側面１００ｃとは、図３に示すように、主面１００ａ及び裏面１００ｂのエッジ間に位置する面であり、エッジ間における全幅Ｗ２とはＺ方向における長さを指す。また、モジュール基板１００の主面１００ａと裏面１００ｂは互いに平行な面であり、幅Ｗ１とは図３のＹ方向における長さを指す。

このような構成を有する基板端子１０１は、モジュール基板１００の内部に設けられた複数の電源配線３０１に接続されている。このように、本実施形態では、電源配線３０１が単にモジュール基板１００の側面１００ｃに露出しているのではなく、モジュール基板１００の側面１００ｃを覆うように基板端子１０１が設けられている点が重要である。これにより、高い接続信頼性を確保することが可能となる。これに対し、電源配線３０１を単にモジュール基板１００の側面１００ｃから露出するのみでは、ソケット部との確実な導通を確保することは困難である。また、一つの基板端子１０１が複数の電源配線３０１に接続されている点も、重要なポイントである。これにより、個々の電源配線３０１と基板端子１０１との電気的接続が確実なものとなる。

また、主面１００ａ及び裏面１００ｂに設けられた基板端子１０２は、基板の主面または裏面に設けられた信号配線３０４に接続されている。信号配線３０４は、スルーホール電極３０３を介して、モジュール基板１００の内部に設けられた信号配線３０２に接続されている。これら電源配線３０１及び信号配線３０２は、それぞれＤＲＡＭ２００の対応する端子に接続される。

図４及び図５は、それぞれ本実施形態によるメモリモジュールをソケットに取り付けた状態を示す略平面図及び略部分断面図である。

図４及び図５に示すように、本実施形態によるメモリモジュールをソケット４００に取り付けると、ソケット４００に設けられたワイヤー４０１が基板端子１０２に接触するとともに、ソケット４００に設けられたワイヤー４０２が基板端子１０１に接触する。ソケット４００は、メモリシステムを構成するマザーボード５００に設けられており、ワイヤー４０１はマザーボードに搭載された図示しないメモリコントローラに接続され、ワイヤー４０２はマザーボードに搭載された図示しない電源装置に接続される。これにより、ＤＲＡＭ２００とメモリコントローラとの間で信号の送受信が行われるとともに、電源装置からＤＲＡＭ２００に電力が供給される。

このように、本実施形態によれば、モジュール基板１００の主面及び裏面のみならず、側面にも基板電極が設けられていることから、主面及び裏面に設けるべき基板端子の数を削減することが可能となる。しかも、側面に設けた基板端子１０１の幅を基板端子１０２と比べて十分に広くし、これを電源端子として用いていることから、一般的なメモリモジュールのように多数の電源端子を設ける必要がなくなる。例えば、２４０ピン構成の一般的なメモリモジュールの場合、ＶＤＤ端子は２０ピン程度、ＧＮＤ端子は６０ピン程度設けられる。これに対し、本実施形態ではこれら電源系端子の一部又は全てを側面に移動することで基板表面の端子領域にゆとりができるため、端子のサイズを小さくすることなく端子数を増やすことができる。この場合ＧＮＤ端子として用いる基板端子１０１の面積は、ＶＤＤ端子として用いる基板端子１０１の面積の３倍程度であることが望ましい。

次に、本実施形態によるメモリモジュールの製造方法について説明する。

図６は、本実施形態によるメモリモジュールの製造方法を説明するための工程図である。

まず、図６（ａ）に示すように、多層配線構造を有するモジュール基板１００を用意する。図３を用いて説明したように、モジュール基板１００の内部には電源配線３０１や信号配線３０２が設けられており、異なる層間における電源配線３０１や信号配線３０２の接続にはスルーホール電極３０３が用いられる。

次に、図６（ｂ）に示すように、側面の基板端子１０１を形成すべき箇所にルーター等を用いて、主面から裏面に貫通する穴１０９を開ける。この状態で、図６（ｃ）に示すように、穴１０９の内壁を含む基板の全表面に対して金属膜１０３の形成を行う。具体的手法としては無電解銅メッキや電解銅メッキを用いることが可能である。これにより、電源配線３０１や信号配線３０２のうち、モジュール基板１００の表面に露出している部分は全ての金属膜１０３に接続された状態となる。

次に、基板端子１０１，１０２を形成すべき箇所をマスクした状態で金属膜１０３をパターニングする。これにより、図６（ｄ）に示すように、基板端子１０１，１０２が形成される。この時、穴１０９の内壁（すなわち側面）に形成された金属膜１０３が除去されるのを防止すべく、穴１０９の周囲に金属膜１０３が残存するようパターニングする。

そして、図６（ｅ）に示すように基板端子１０１，１０２に金メッキ１０４を施した後、図６（ｆ）に示すように穴１０９を横断するようモジュール基板１００の不要部分１０５をルーター等によって切断する。以上により、モジュール基板１００が完成する。その後は、主面及び裏面にＤＲＡＭ２００を搭載すれば、本実施形態によるメモリモジュールが完成する。

尚、穴１０９を横断するようモジュール基板１００を切断した場合、図１に示すように切り欠き内に基板端子１０１が設けられた構成となるが、本発明においてこの点は必須でない。したがって、図７（ａ）に示すように穴１０９の内壁に沿った線１０９ａに沿って切断すれば実質的に段差のない構造とすることができ、図７（ｂ）に示すように穴１０９よりも上側に迂回する線１０９ｂに沿って切断すれば凸部に基板端子１０１が設けられた構造とすることができる。

図８は、本発明の好ましい第２の実施形態によるメモリモジュールの構成を示す略平面図である。

図８に示すように、本実施形態では側面の基板端子１０１が４つ設けられている。このうち、基板端子１０１−Ｖ１はＤＲＡＭ２００−１，２００−２に電源電位ＶＤＤを供給するための端子であり、基板端子１０１−Ｇ１はＤＲＡＭ２００−１，２００−２に接地電位ＧＮＤを供給するための端子である。また、基板端子１０１−Ｖ２はＤＲＡＭ２００−３，２００−４に電源電位ＶＤＤを供給するための端子であり、基板端子１０１−Ｇ２はＤＲＡＭ２００−３，２００−４に接地電位ＧＮＤを供給するための端子である。

このように、本実施形態では複数のＤＲＡＭ２００をグループ化し、グループごとに電源端子を割り当てている。これにより、各ＤＲＡＭ２００に対する電源の供給能力をほぼ均等とすることが可能となる。もちろん、個々のＤＲＡＭ２００に対して電源端子を割り当てても構わない。この場合には、各ＤＲＡＭ２００に対する電源の供給能力をほぼ完全に均等とすることが可能となる。

図９は、本発明の好ましい第３の実施形態によるメモリモジュールの構成を示す図であり、（ａ）は略斜視図、（ｂ）はＢ−Ｂ'線に沿った略断面図である。

図９に示す実施形態では、本実施形態では側面の基板端子１０１が３つ設けられている。このうち、両端に配置された基板端子１０１−Ｇ１，１０１−Ｇ２は接地電位ＧＮＤを供給するための端子であり、中央に配置された基板端子１０１−Ｖは電源電位ＶＤＤを供給するための端子である。ここで、モジュール基板１００の内部においては、図９（ｂ）に示すように、幅広のグランド配線３０１Ｇと複数のデータ配線３０２ＤＱが基板の積層方向（Ｚ方向）に重なるよう互いに沿って設けられており、同様に、幅広のＶＤＤ配線３０１Ｖと複数のコマンドアドレス配線３０２ＣＡが基板の積層方向（Ｚ方向）に重なるよう互いに沿って設けられている。

かかる構成により、データ配線３０２ＤＱについては幅広のグランド配線３０１Ｇがリファレンスプレートとして機能し、コマンドアドレス配線３０２ＣＡについては幅広のＶＤＤ配線３０１Ｖがリファレンスプレートとして機能することになる。このような構成は、マザーボード上の配線構成と同じである。つまり、マザーボード上においても、データ配線ＤＱに対しては幅広のＶＳＳ配線がリファレンスプレートとして設けられ、コマンドアドレス配線ＣＡに対しては幅広のＶＤＤ配線がリファレンスプレートとして設けられている。これにより、マザーボード上における信号配線のインピーダンスとモジュール基板１００上における信号配線のインピーダンスを一致させることが可能となり、信号品質が高められる。

また、幅広のグランド配線３０１Ｇや幅広のＶＤＤ配線３０１Ｖは、側面に設けられた基板端子１０１からそのまま引き出せばよいことから、モジュール基板１００内で信号配線や電源配線を無駄に引き回す必要もなくなる。このため、信号配線や電源配線を低抵抗化することができるとともに、モジュール基板１００上の配線レイアウトも簡易となる。

図１０は、本実施形態の変形例である。図９（ｂ）に示した例では、幅広のグランド配線３０１Ｇ及び幅広のＶＤＤ配線３０１Ｖが同一配線層に形成されていたが、図１０に示す例では、これらが異なる配線層に形成されている。このようなレイアウトでも同様の効果を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明をメモリモジュールに適用した場合を例に説明したが、本発明の対象がメモリモジュールに限定されるものではなく、半導体チップが搭載された各種モジュール及びモジュール以外の半導体装置に適用することが可能であり、さらに、半導体チップを搭載する前の回路基板に適用することも可能である。

１００ モジュール基板
１００ａ 主面
１００ｂ 裏面
１００ｃ 側面
１０１ 基板端子（第２の基板端子）
１０１ａ 第２の部分
１０１ｂ 第３の部分
１０１ｃ 第１の部分
１０２ 基板端子（第１の基板端子）
１０３ 金属膜
１０４ 金メッキ
１０５ 不要部分
１０９ 穴
２００ ＤＲＡＭ
３０１ 電源配線
３０１Ｇ グランド配線
３０１Ｖ ＶＤＤ配線
３０２、３０４ 信号配線
３０２ＣＡ コマンドアドレス配線
３０２ＤＱ データ配線
３０３ スルーホール電極
４００ ソケット
４０１，４０２ ワイヤー
５００ マザーボード

Claims (12)

1. 主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備えることを特徴とする回路基板。
2. 前記第２の基板端子は、前記主面及び裏面のエッジ間における全幅に亘って前記側面に形成された第１の部分と、前記主面に形成され前記主面のエッジを介して前記第１の部分と接する第２の部分と、前記裏面に形成され前記裏面のエッジを介して前記第１の部分と接する第３の部分とを含むことを特徴とする請求項１に記載の回路基板。
3. 前記第２の基板端子を複数備え、前記複数の第２の基板端子の少なくとも２つは互いに異なる電源電位が供給されることを特徴とする請求項１又は２に記載の回路基板。
4. 前記第２の基板端子の端子幅は、前記第１の基板端子の端子幅よりも広いことを特徴とする請求項１乃至３のいずれか一項に記載の回路基板。
5. 複数の電源配線をさらに備え、前記複数の電源配線は前記第２の基板端子に共通接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の回路基板。
6. 前記第１及び第２の基板端子にそれぞれ接続された信号配線及び電源配線をさらに備え、
   前記信号配線と前記電源配線は、前記回路基板の積層方向に重なるよう互いに沿って設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の回路基板。
7. 複数の信号配線が同じ電源配線に沿って設けられていることを特徴とする請求項６に記載の回路基板。
8. 前記裏面の一部を覆う第３の基板端子をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の回路基板。
9. 主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備える回路基板と、
   前記回路基板の前記主面に搭載された、複数のチップ端子を有する半導体チップと、を備え、
   前記回路基板の前記第１及び第２の基板端子は、前記回路基板に設けられた内部配線を介して、前記半導体チップのそれぞれ対応する前記チップ端子と電気的に接続されていることを特徴とする半導体装置。
10. ソケットに装着可能なメモリモジュールであって、
    主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備える回路基板と、
    前記回路基板の前記主面に搭載された、信号端子及び電源端子を少なくとも有する半導体メモリと、を備え、
    前記回路基板の前記第１の基板端子は、前記回路基板に設けられた信号配線を介して、前記半導体チップの前記信号端子と電気的に接続され、
    前記回路基板の前記第２の基板端子は、前記回路基板に設けられた電源配線を介して、前記半導体チップの前記電源端子と電気的に接続されていることを特徴とするメモリモジュール。
11. ソケットを有するマザーボードと、前記ソケットに装着可能なメモリモジュールとを備えるメモリシステムであって、
    前記メモリモジュールは、
    主面と、前記主面と平行な裏面と、前記主面及び裏面のエッジ間に位置する側面と、前記主面及び側面の一部をそれぞれ覆う第１及び第２の基板端子とを備える回路基板と、
    前記回路基板の前記主面に搭載された、信号端子及び電源端子を少なくとも有する半導体メモリと、を備え、
    前記回路基板の前記第１の基板端子は、前記回路基板に設けられた信号配線を介して、前記半導体チップの前記信号端子と電気的に接続され、
    前記回路基板の前記第２の基板端子は、前記回路基板に設けられた電源配線を介して、前記半導体チップの前記電源端子と電気的に接続されていることを特徴とするメモリシステム。
12. 基板の主面から裏面に貫通する穴を形成する工程と、
    前記穴の内壁を含む前記基板の表面に金属膜を形成する工程と、
    前記金属膜をパターニングすることにより、前記基板の主面及び前記穴の内壁にそれぞれ第１及び第２の基板端子を形成する工程と、
    前記穴に沿って前記基板を切断する工程と、を備えることを特徴とする回路基板の製造方法。

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