KR20140121181A - 인쇄회로기판 및 이를 포함하는 메모리 모듈 - Google Patents

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윤칠남
강선령
신희종
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Abstract

인쇄회로기판을 포함하는 메모리 모듈이 개시된다. 메모리 모듈은 복수의 반도체 메모리 장치 및 인쇄회로기판(PCB)을 포함할 수 있다. 인쇄회로기판은 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선에 바로 이웃하지 않은 층에 배치된 플레인(plane)을 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.

Description

인쇄회로기판 및 이를 포함하는 메모리 모듈{PRINTED CIRCUIT BOARD AND MEMORY MODULE INCLUDING THE SAME}
본 발명은 메모리 모듈에 관한 것으로, 특히 인쇄회로기판을 포함하는 메모리 모듈에 관한 것이다.
반도체 메모리 장치들이 인쇄회로기판(printed circuit board; PCB)에 장착된 메모리 모듈이 각종 전자 장치들에 사용된다. 인쇄회로기판은 유전 물질(dielectric material)로 분리된 복수의 층으로 구성되며, 각 층에는 파워 플레인(power plane), 접지 플레인(ground plane), 및 신호 선들(signal lines)이 배치될 수 있다.
인쇄회로기판의 구조는 이를 포함하는 메모리 시스템의 신호 충실도(signal integrity)에 커다란 영향을 미친다.
본 발명의 목적은 신호 선의 임피던스가 높고 신호 충실도가 높은 인쇄회로기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 인쇄회로기판을 포함하는 메모리 모듈을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 모듈은 복수의 반도체 메모리 장치 및 인쇄회로기판 (PCB)을 포함할 수 있다. 인쇄회로기판은 상기 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층(layer)에 배치된 신호 선(signal line)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 상기 신호 선의 기준 플레인(reference plane)으로 사용한다.
본 발명의 하나의 실시예에 의하면, 상기 인쇄회로기판의 커맨드/어드레스(C/A) 신호 영역은 신호 라인들(signal line)이 배치된(disposed) 제 1 층, 상기 제 1 층의 상부에 형성되고, 신호 선들 및 부분 플레인(partial plane)들이 배치된 제 2 층, 상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층, 상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층, 및 상기 제 1 층에서 최외각 층(outermost layer)인 상기 제 4층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함할 수 있다. 상기 제 2 층에 배치된 부분 플레인은 상기 제 4 층에 배치된 신호 선들 중 상기 비아를 통해 상기 제 1 층과 전기적으로 연결되는 제 1 신호 선들에 대한 기준 플레인(reference plane)으로 동작할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 4 층에 배치된 상기 제 1 신호 선들의 하부에 있는 상기 제 3 층의 영역에는 파워/접지 플레인이 형성되지 않을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 4 층에 배치된 상기 제 1 신호 선들의 하부에 있는 상기 제 3 층의 영역은 슬릿(slit)을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 4 층에 배치된 상기 제 1 신호 선들은 상기 반도체 메모리 장치들에 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 커맨드/어드레스(C/A) 신호는 상기 제 1 층에 배치된 신호 선들 및 상기 비아(via)를 통해 상기 반도체 메모리 장치들에 전송될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 인쇄회로기판은 상기 제 1 층의 하부에 형성되고, 상기 제 1 층에 배치된 신호 선들의 기준 플레인으로서 동작하는 파워/접지 플레인을 포함하는 층(layer)을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 인쇄회로기판의 데이터(DQ) 영역은 신호 라인들(signal line)이 배치된(disposed) 제 1 층, 상기 제 1 층의 상부에 형성되고, 신호 선들이 배치된 제 2 층, 상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층, 상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층, 및 상기 제 2 층에서 최외각 층(outermost layer)인 상기 제 4 층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 층에 배치된 신호 선들은 상기 비아를 통해 반도체 메모리 장치에 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 데이터(DQ) 신호는 상기 제 2 층에 배치된 신호 선들 및 상기 비아(via)를 통해 상기 반도체 메모리 장치에 전송될 수 있다.
본 발명의 하나의 실시형태에 따른 인쇄회로기판은 신호 라인들(signal line)이 배치된(disposed) 제 1 층, 상기 제 1 층의 상부에 형성되고, 신호 선들 및 부분 플레인(partial plane)들이 배치된 제 2 층, 상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층, 상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층; 및 상기 제 1 층에서 최외각 층(outermost layer)인 상기 제 4 층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 층에 배치된 부분 플레인은 상기 제 4 층에 배치된 신호 선들 중 상기 비아를 통해 상기 제 1 층과 전기적으로 연결되는 제 1 신호 선들에 대한 기준 플레인(reference plane)으로 동작한다.
본 발명의 실시예들에 따른 인쇄회로기판은 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선에 바로 이웃하지 않은 층에 배치된 플레인(plane)을 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 인쇄회로기판을 포함하는 메모리 모듈의 신호 선(signal line)의 구조를 나타내는 평면도이다.
도 2는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 3은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역의 수직 구조의 다른 하나의 예를 나타내는 단면도이다.
도 4는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 데이터 (DQ) 영역의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 5는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 수평 구조의 하나의 예를 나타내는 단면도이다.
도 6은 도 4의 인쇄회로기판의 3층(third layer)의 수평 구조의 하나의 예를 나타내는 단면도이다.
도 7은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역 형성 방법을 나타내는 단면도이다.
도 8은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 데이터(DQ) 영역 형성 방법을 예를 나타내는 단면도이다.
도 9 내지 도 11은 본 발명의 실시 예들에 따른 인쇄회로기판을 포함하는 메모리 시스템의 예들을 나타내는 블록도들이다.
도 12 및 도 13은 도 9 내지 도 11의 메모리 시스템들에 포함된 온 다이 터미네이션 회로의 예들을 나타내는 회로도들이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 인쇄회로기판을 포함하는 메모리 모듈을 나타내는 도면들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 인쇄회로기판을 포함하는 메모리 모듈(1000)의 신호 선(signal line)의 구조를 나타내는 평면도이다. 도 1에는 커맨드/어드레스(command/address) 신호(C/A)가 전송되는 신호선의 구조가 나타나 있다.
도 1을 참조하면, 메모리 모듈(1000)은 인쇄회로기판(1100) 및 인쇄회로기판(1100)에 연결된 DRAM(Dynamic Random Access Memory) 장치들(1200)을 포함할 수 있다. 탭(tab)과 터미네이션(termination) 저항(RTT) 사이에는 신호 선들(signal line)(TL0A, TL0B, TL1 - TL12)이 존재하며, DRAM 장치들(1200)은 신호 선들(TL2)을 통해 신호 선들(TL0A, TL0B, TL1 - TL12)과 연결된다. 커맨드/어드레스 신호(C/A)는 신호 선들(TL0A, TL0B, TL1 - TL12)과 신호 선들(TL2)을 통해 DRAM 장치들(1200)에 전송된다.
본 발명의 실시예들에 따른 인쇄회로기판(1100)은 후술하는 바와 같이, 반도체 메모리 장치들(1200)에 전기적으로 연결되고, 최외각 층(layer)에 배치된 신호 선(signal line)(TL2)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 신호 선(TL2)의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선(TL2)의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
도 1에는 인쇄회로기판(1100)에 DRAM 장치가 연결된 메모리 모듈(1000)이 도시되어 있지만, 메모리 모듈(1000)에 포함된 메모리 장치는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 2는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 2를 참조하면, 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역(100)은 파워/접지 플레인(P/G plane)(111)이 배치된(disposed) 제 1 층(LAY1), 신호 라인(signal line)(112)이 배치된 제 2 층(LAY2), 제 2 층(LAY2)의 상부에 형성되고, 신호 선(114) 및 부분 플레인(partial plane)들(115, 116)이 배치된 제 3 층(LAY3), 제 3 층(LAY3)의 상부에 형성되고, 파워/접지 플레인들(P/G plane)(117, 118, 119)이 배치된 제 4 층(LAY4), 제 4 층(LAY4)의 상부에 형성되고, 신호 선들(122, 123, 124)이 배치된 제 5 층(LAY5), 및 제 2 층(LAY2)에서 최외각 층(outermost layer)인 제 5층(LAY5)을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)(102, 103)를 포함할 수 있다. 제 3 층(LAY3)에 배치된 부분 플레인(115, 116)은 제 5 층(LAY5)에 배치된 신호 선들 중 비아(102, 103)를 통해 제 2 층(LAY2)과 전기적으로 연결되는 신호 선들(TL2)(123, 124)에 대한 기준 플레인(reference plane)으로 동작할 수 있다.
제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)은 연결 수단(104, 105)을 통해 DRAM 등 반도체 메모리 장치들에 전기적으로 연결될 수 있다. 연결 수단(104, 105)은 범프(bump), 솔더 볼(solder ball) 및 본딩 와이어(bonding wire)를 포함할 수 있다. 인쇄회로기판(100)의 각 층들 사이에는 유전 물질(dielectric material)이 배치될 수 있다.
제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)의 하부에 있는 제 4 층(LAY4)의 영역에는 파워/접지 플레인이 형성되지 않을 수 있다. 제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)의 하부에 있는 제 4 층(LAY4)의 영역은 슬릿(slit)(120, 121)을 포함할 수 있다. 커맨드/어드레스(C/A) 신호는 제 2 층(LAY2)에 배치된 신호 선(112) 및 비아(via)(102, 103)를 통해 DRAM 등 반도체 메모리 장치들에 전송될 수 있다.
도 3은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역의 수직 구조의 다른 하나의 예를 나타내는 단면도이다. 도 3에는 앞면(front side)과 뒷면(back side)에 모두 DRAM 등 반도체 메모리 장치가 장착되는 인쇄회로기판의 수직 구조가 도시되어 있다.
도 3을 참조하면, 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역(200)은 파워/접지 플레인(P/G plane)들(111a)이 배치된(disposed) 제 1 층(LAY1a), 신호 라인(signal line)(112)이 배치된 제 2 층(LAY2), 제 2 층(LAY2)의 상부에 형성되고, 신호 선(114) 및 부분 플레인(partial plane)들(115, 116)이 배치된 제 3 층(LAY3), 제 3 층(LAY3)의 상부에 형성되고, 파워/접지 플레인들(P/G plane)(117, 118, 119)이 배치된 제 4 층(LAY4), 제 4 층(LAY4)의 상부에 형성되고, 신호 선들(122, 123, 124)이 배치된 제 5 층(LAY5), 및 제 2 층(LAY2)에서 앞면(front side)의 최외각 층(outermost layer)인 제 5층(LAY5)을 통과하여 앞면의 표면까지 수직 방향으로 형성되는 비아(via)(102, 103)를 포함할 수 있다. 제 3 층(LAY3)에 배치된 부분 플레인(115, 116)은 제 5 층(LAY5)에 배치된 신호 선들 중 비아(102, 103)를 통해 제 2 층(LAY2)과 전기적으로 연결되는 신호 선들(TL2)(123, 124)에 대한 기준 플레인(reference plane)으로 동작할 수 있다.
제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)의 하부에 있는 제 4 층(LAY4)의 영역에는 파워/접지 플레인이 형성되지 않을 수 있다. 제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)의 하부에 있는 제 4 층(LAY4)의 영역은 슬릿(slit)(120, 121)을 포함할 수 있다. 커맨드/어드레스(C/A) 신호는 제 2 층(LAY2)에 배치된 신호 선(112) 및 비아(via)(102, 103)를 통해 DRAM 등 반도체 메모리 장치들에 전송될 수 있다.
제 5 층(LAY5)에 배치된 신호 선들(TL2)(123, 124)은 연결 수단(104, 105)을 통해 DRAM 등 반도체 메모리 장치들에 전기적으로 연결될 수 있다. 연결 수단(104, 105)은 범프(bump), 솔더 볼(solder ball) 및 본딩 와이어(bonding wire)를 포함할 수 있다. 인쇄회로기판(100)의 각 층들 사이에는 유전 물질(dielectric material)이 배치될 수 있다.
또한, 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역(200)은 제 1 층(LAY1a)의 상부에 형성되고, 신호 선(114a) 및 부분 플레인(partial plane)들(115a, 116a)이 배치된 제 6 층(LAY3a), 제 6 층(LAY3a)의 하부에 형성되고, 파워/접지 플레인들(P/G plane)(117a, 118a, 119a)이 배치된 제 7 층(LAY4a), 제 7 층(LAY4a)의 하부에 형성되고, 신호 선들(122a, 123a, 124a)이 배치된 제 8 층(LAY5a), 및 제 2 층(LAY2)에서 뒷면(back side)의 최외각 층(outermost layer)인 제 8층(LAY5)을 통과하여 뒷면의 표면까지 수직 방향으로 형성되는 비아(via)(102a, 103a)를 포함할 수 있다. 제 6 층(LAY3a)에 배치된 부분 플레인(115a, 116a)은 제 8 층(LAY5a)에 배치된 신호 선들 중 비아(102a, 103a)를 통해 제 2 층(LAY2)과 전기적으로 연결되는 신호 선들(TL2)(123a, 124a)에 대한 기준 플레인(reference plane)으로 동작할 수 있다.
제 8 층(LAY5a)에 배치된 신호 선들(TL2)(123a, 124a)의 하부에 있는 제 7 층(LAY4a)의 영역에는 파워/접지 플레인이 형성되지 않을 수 있다. 제 8 층(LAY5a)에 배치된 신호 선들(TL2)(123a, 124a)의 하부에 있는 제 7 층(LAY4a)의 영역은 슬릿(slit)(120a, 121a)을 포함할 수 있다. 데이터(DQ) 신호는 제 2 층(LAY2)에 배치된 신호 선(112) 및 비아(via)(102a, 103a)를 통해 DRAM 등 반도체 메모리 장치들에 전송될 수 있다.
제 8 층(LAY5a)에 배치된 신호 선들(TL2)(123a, 124a)은 연결 수단(104a, 105a)을 통해 DRAM 등 반도체 메모리 장치들에 전기적으로 연결될 수 있다. 연결 수단(104a, 105a)은 범프(bump), 솔더 볼(solder ball) 및 본딩 와이어(bonding wire)를 포함할 수 있다. 인쇄회로기판(200)의 각 층들 사이에는 유전 물질(dielectric material)이 포함될 수 있다.
도 4는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 데이터 (DQ) 영역의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 4를 참조하면, 인쇄회로기판의 데이터 (DQ) 영역(300)은 파워/접지 플레인(P/G plane)(311)이 배치된(disposed) 제 1 층(LAY1), 신호 라인(signal line)(312)이 배치된 제 2 층(LAY2), 제 2 층(LAY2)의 상부에 형성되고, 신호 선들(314)이 배치된 제 3 층(LAY3), 상기 제 3 층(LAY3)의 상부에 형성되고, 파워/접지 플레인들(P/G plane)(317, 318, 319)이 배치된 제 4 층(LAY4), 상기 제 4 층(LAY4)의 상부에 형성되고, 신호 선들(322, 323, 324이 배치된 제 5 층(LAY5), 및 상기 제 3 층(LAY3)에서 최외각 층(outermost layer)인 상기 제 5 층(LAY5)을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)(302, 304)를 포함할 수 있다.
제 3 층(LAY3)에 배치된 신호 선(314)은 비아(302, 304) 및 연결 수단(303, 305)을 통해 DRAM 등 반도체 메모리 장치들에 전기적으로 연결될 수 있다. 연결 수단(303, 305)은 범프(bump), 솔더 볼(solder ball) 및 본딩 와이어(bonding wire)를 포함할 수 있다. 데이터(DQ) 신호는 제 3 층(LAY3)에 배치된 신호 선(314) 및 상기 비아(302, 304)를 통해 DRAM 등 반도체 메모리 장치들에 전송될 수 있다. 인쇄회로기판(300)의 각 층들 사이에는 유전 물질(dielectric material)이 배치될 수 있다.
제 3 층(LAY3)에 배치된 신호 선(314)은 비아(302, 304)와 연결 수단(303, 305)을 통해 DRAM 등 반도체 메모리 장치들에 전기적으로 연결될 수 있다. 연결 수단(303, 305)은 범프(bump), 솔더 볼(solder ball) 및 본딩 와이어(bonding wire)를 포함할 수 있다.
도 5는 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 수평 구조의 하나의 예를 나타내는 단면도이다.
도 5를 참조하면, 인쇄회로기판(400)은 커맨드/어드레스 (C/A) 신호 영역(412)과 데이터(DQ) 영역(414)을 포함할 수 있다. 인쇄회로기판(400)은 커맨드/어드레스 (C/A) 신호 영역(412)과 데이터(DQ) 영역은 수직 구조가 다르다. 인쇄회로기판(400)은 커맨드/어드레스 (C/A) 신호 영역(412)의 수직 구조는 도 2에 도시되어 있으며, 데이터(DQ) 영역(414)은 수직 구조는 도 3에 도시되어 있다. 커맨드/어드레스 (C/A) 신호가 전송되는 신호 선(418)은 도 2의 제 2 층(LAY2)의 신호 선(212)에 대응하며, 비아(417)는 도 2의 비아(202, 203)에 대응한다. 비아(202, 203)는 최외각 층(410)에 배치된 신호선(402)를 통해 DRAM 장치의 패드(415)에 연결된다. 신호선(402)은 도 2의 제 5층(LAY5)에 있는 신호 선(223, 224)에 대응한다. 커맨드/어드레스 (C/A) 신호는 신호 선(418) 및 비아(417)를 통해 DRAM 장치의 패드(415)에 전송된다.
데이터(DQ)는 DRAM 장치 각각으로부터 인쇄회로기판(400)의 최외각 층(410)에 배치된 탭(TAB)을 통해 외부 장치와 통신한다. 따라서, 데이터(DQ) 영역(414)의 5층(LAY5)에는 커맨드/어드레스 (C/A) 신호를 전송하는 신호 선(418)이 없다. DRAM 장치의 패드(416)와 탭(TAB) 사이에 있는 신호 선들(418, 419)은 인쇄회로기판(300)의 3층(LAY3)에 배치된다. 신호 선들(418, 419)은 도 3의 3층(LAY3)에 있는 신호 선(314)에 대응한다.
도 6은 도 5의 인쇄회로기판의 3층(LAY3)의 수평 구조의 하나의 예를 나타내는 단면도이다.
도 6을 참조하면, 인쇄회로기판의 3층(LAYER3)은 커맨드/어드레스 (C/A) 신호 영역(512)과 데이터(DQ) 영역(514)을 포함할 수 있다. 인쇄회로기판의 3층(LAYER3)의 커맨드/어드레스 (C/A) 신호 영역(512)에는 파워/접지 플레인들(P/G plane)(217, 218, 219)이 배치되어 있으며, 인쇄회로기판의 3층(LAYER3)의 데이터(DQ) 영역(514)에는 신호 선들(418, 419)이 배치되어 있다.
도 2 내지 도 6을 참조하면, 본 발명의 실시예들에 따른 인쇄회로기판(100, 200, 300, 400, 500)은 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층(layer)에 배치된 신호 선(signal line)(TL2)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 신호 선(TL2)의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선(TL2)과 기준 플레인 사이의 커패시턴스가 감소하고 신호 선(TL2)의 임피던스가 증가한다. 따라서, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
도 7은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역 형성 방법을 나타내는 단면도이다.
도 7을 참조하면, 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역 형성 방법은 다음의 동작을 포함할 수 있다.
1) 신호 선들(signal line)이 배치된(disposed) 제 1 층을 형성한다(S1).
2) 신호 선들 및 부분 플레인(partial plane)들이 배치된 제 2 층을 상기 제 1 층의 상부에 형성한다(S2).
3) 파워/접지 플레인들(P/G plane)이 배치된 제 3 층을 상기 제 2 층의 상부에 형성한다(S3).
4) 신호 선들이 배치된 제 4 층을 상기 제 3 층의 상부에 형성한다(S4).
5) 상기 제 1 층에서 최외각 층(outermost layer)인 상기 제 4층을 통과하여 표면까지 수직 방향으로 신장된 비아(via)를 형성한다(S5).
도 7에 도시된 인쇄회로기판의 커맨드/어드레스 (C/A) 신호 영역 형성 방법은 상기 제 1 층에 배치된 신호 선들의 기준 플레인으로서 동작하는 파워/접지 플레인을 포함하는 층(layer)을 상기 제 1 층의 하부에 형성하는 단계를 더 포함할 수 있다.
도 8은 본 발명의 하나의 실시 예에 따른 인쇄회로기판의 데이터(DQ) 영역 형성 방법을 예를 나타내는 단면도이다.
도 8을 참조하면, 인쇄회로기판의 데이터(DQ) 영역 형성 방법은 다음의 동작을 포함할 수 있다.
1) 신호 선들(signal line)이 배치된(disposed) 제 1 층을 형성한다(S11).
2) 신호 선들이 배치된 제 2 층을 상기 제 1 층의 상부에 형성한다(S12).
3) 파워/접지 플레인들(P/G plane)이 배치된 제 3 층을 상기 제 2 층의 상부에 형성한다(S13).
4) 신호 선들이 배치된 제 4 층을 상기 제 3 층의 상부에 형성한다(S14).
5) 상기 제 2 층에서 최외각 층(outermost layer)인 상기 제 4층을 통과하여 표면까지 수직 방향으로 신장된 비아(via)를 형성한다(S15).
도 8에 도시된 인쇄회로기판의 데이터(DQ) 영역 형성 방법은 상기 제 1 층에 배치된 신호 선들의 기준 플레인으로서 동작하는 파워/접지 플레인을 포함하는 층(layer)을 상기 제 1 층의 하부에 형성하는 단계를 더 포함할 수 있다.
도 9 내지 도 11은 본 발명의 실시 예들에 따른 인쇄회로기판을 포함하는 메모리 시스템의 예들을 나타내는 블록도들이다.
도 9를 참조하면, 메모리 시스템(2100)은 메모리 컨트롤러(2110) 및 메모리 모듈(2120)을 포함한다.
메모리 컨트롤러(2110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(2120)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(2120)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(2101)를 위한 종단 저항(RTT) 및 복수의 반도체 메모리 장치(2121, 2122, 2123, 2124)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
도 9에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(2120)이 도시되어 있지만, 메모리 모듈(2120)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(2120)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(2103)를 통해 메모리 컨트롤러(2110)와 메모리 모듈(2120)을 구성하는 반도체 메모리 장치들(2121, 2122, 2123, 2124) 사이에 송수신된다.
커맨드/어드레스 버스(2101)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(2121, 2122, 2123, 2124)을 서로 전기적으로 연결한다. 또한, 메모리 모듈(2120)의 기판에 장착된 종단 저항(RTT)은 커맨드/어드레스 버스(2101)와 종단 전압(VTT) 사이에 결합된다.
도 10을 참조하면, 메모리 시스템(3100)은 메모리 컨트롤러(3110) 및 메모리 모듈(3120)을 포함한다.
메모리 컨트롤러(3110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(3120)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(3120)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(3101)를 위한 종단 회로(3125, 3126, 3127 또는 3128)를 갖는 복수의 반도체 메모리 장치(3121, 3122, 3123, 3124)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
도 10에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(3120)이 도시되어 있지만, 메모리 모듈(3120)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(3120)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(3103)를 통해 메모리 컨트롤러(3110)와 메모리 모듈(3120)을 구성하는 반도체 메모리 장치들(3121, 3122, 3123, 3124) 사이에 송수신된다.
커맨드/어드레스 버스(3101)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(3121, 3122, 3123, 3124)을 서로 전기적으로 연결한다. 또한, 반도체 메모리 장치들(3121, 3122, 3123, 3124) 각각에 포함된 종단 회로들(3125, 3126, 3127 또는 3128)은 각각 커맨드/어드레스 버스(3101)와 종단 전압(VTT1) 사이에 결합되고, 커맨드/어드레스 버스(3101)의 종단 저항 값을 변화시킨다.
도 11을 참조하면, 메모리 시스템(3200)은 메모리 컨트롤러(3210) 및 메모리 모듈(3220)을 포함한다.
메모리 컨트롤러(3210)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(3220)은 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작한다. 메모리 모듈(3220)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(3201)를 위한 종단 회로(3225, 3227, 3229, 3231)를 갖는 복수의 반도체 메모리 장치(3221, 3222, 3223 및 3224)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다. 또한, 반도체 메모리 장치(3221, 3222, 3223 및 3224)는 데이터 신호(DQ)가 전송되는 데이터 버스(3203)를 위한 종단 회로(3226, 3228, 3230, 3232)를 포함한다.
도 11에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(3220)이 도시되어 있지만, 메모리 모듈(3220)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(3220)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(3203)를 통해 메모리 컨트롤러(3210)와 메모리 모듈(3220)을 구성하는 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 사이에 송수신된다.
커맨드/어드레스 버스(3201)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(3221, 3222, 3223 및 3224)을 서로 전기적으로 연결한다. 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 각각에 포함된 종단 회로들(3225, 3227, 3229, 3231)은 각각 커맨드/어드레스 버스(3201)와 제 1 종단 전압(VTT1) 사이에 결합되고, 커맨드/어드레스 버스(3201)의 종단 저항 값을 변화시킨다. 또한, 반도체 메모리 장치들(3221, 3222, 3223 및 3224) 각각에 포함된 종단 회로들(3226, 3228, 3230, 3232)은 각각 데이터 버스(3203)와 제 2 종단 전압(VTT2) 사이에 결합되고, 데이터 버스(3203)의 종단 저항 값을 변화시킨다.
제 1 종단 전압(VTT1)은 종단 회로들(3225, 3227, 3229, 3231)에 제공되고, 제 2 종단 전압(VTT2)은 종단 회로들(3226, 3228, 3230, 3232)에 제공된다.
도 9 내지 도 11에 도시된 메모리 모듈들(2120, 3120, 3220)의 기판은 본 발명의 실시예들에 따른 인쇄회로기판을 포함할 수 있다. 따라서, 메모리 모듈들(2120, 3120, 3220)의 기판에서, 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선(signal line)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 상기 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
도 12 및 도 13은 도 9 내지 도 11의 메모리 시스템들에 포함된 온 다이 터미네이션 회로의 예들을 나타내는 회로도들이다.
도 12를 참조하면, 온다이 터미네이션 회로(3010)는 인버터(3011), 온다이 터미네이션부(3012) 및 출력 패드(3013)를 포함할 수 있다.
인버터(3011)는 클럭 인에이블 신호(CKE)의 위상을 반전한다. 온다이 터미네이션부(3012)는 출력 패드(3013)에 전기적으로 연결되고 인버터(3011)의 출력신호에 응답하여 활성화 또는 비활성화된다.
출력 패드(3013)에는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)가 전기적으로 연결될 수 있다. 외부 버스(BUS_EXT)는 커맨드/어드레스(C/A) 버스 또는 데이터(DQ) 버스일 수 있다.
온다이 터미네이션부(3012)는 PMOS 트랜지스터(MP1) 및 터미네이션 저항(RTT)을 포함할 수 있다. PMOS 트랜지스터(MP1)는 인버터(3011)의 출력신호에 응답하여 온/오프 동작하고, 터미네이션 저항(RTT)은 PMOS 트랜지스터(MP1)와 패드(3013) 사이에 연결될 수 있다. PMOS 트랜지스터(MP1)의 소스에는 종단 전압(termination supply voltage)(VTT)이 인가될 수 있다.
온다이 터미네이션 회로(3010)는 반도체 메모리 장치를 포함하는 메모리 시스템의 데이터 버스의 임피던스를 보상할 수 있다. 또한, 온다이 터미네이션 회로(3010)는 반도체 메모리 장치를 포함하는 메모리 시스템의 커맨드/어드레스 버스의 임피던스를 보상할 수 있다.
도 13을 참조하면, 온다이 터미네이션 회로(3020)는 온다이 터미네이션부(3012b) 및 출력 패드(3013)를 포함할 수 있다.
온다이 터미네이션부(3012b)는 출력 패드(3013)에 전기적으로 연결되고, 클럭 인에이블 신호(CKE)에 응답하여 활성화 또는 비활성화된다.
출력 패드(3013)에는 외부 버스(BUS_EXT) 및 내부 버스(BUS_INT)가 전기적으로 연결될 수 있다. 외부 버스(BUS_EXT)는 커맨드/어드레스(C/A) 버스 또는 데이터(DQ) 버스일 수 있다.
온다이 터미네이션부(3012b)는 클럭 인에이블 신호(CKE)에 응답하여 온/오프 동작을 하는 NMOS 트랜지스터(MN1), 및 NMOS 트랜지스터(MN1)와 출력 패드(3013) 사이에 연결된 터미네이션 저항(RTT)을 포함할 수 있다. NMOS 트랜지스터(MN1)의 드레인에는 종단 전압(VTT)이 인가될 수 있다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 14를 참조하면, 메모리 모듈(3300)은 인쇄회로기판(3310), 복수의 반도체 메모리 장치(3320) 및 커넥터(3330)를 포함한다. 복수의 반도체 메모리 장치(3320)는 인쇄 회로 기판(3310)의 상면과 하면에 결합될 수 있다. 커넥터(3330)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(3320)과 전기적으로 연결된다. 또한, 커넥터(3330)는 외부 호스트의 슬롯에 연결될 수 있다.
도 15을 참조하면, 메모리 모듈(3400)은 인쇄회로기판(3410), 복수의 반도체 메모리 장치(3420), 커넥터(3430) 및 복수의 버퍼들(3440)을 포함한다. 복수의 버퍼들(3440)은 각각 반도체 메모리 장치(3420)와 커넥터(3430) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(3420)와 버퍼들(3440)은 인쇄 회로 기판(3410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3440)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 16을 참조하면, 메모리 모듈(3500)은 인쇄회로기판(3510), 복수의 반도체 메모리 장치(3520), 커넥터(3530), 복수의 버퍼들(3540) 및 컨트롤러(3550)를 포함한다.
반도체 메모리 장치들(3520)과 버퍼들(3540)은 인쇄 회로 기판(3510)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3510)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3540)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 14 내지 도 16에 도시된 메모리 모듈들(3300, 3400, 3500)의 기판은 본 발명의 실시예들에 따른 인쇄회로기판을 포함할 수 있다. 따라서, 메모리 모듈들(3300, 3400, 3500)의 기판에서, 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층에 배치된 신호 선(signal line)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 상기 신호 선의 기준 플레인(reference plane)으로 사용한다. 따라서, 신호 선의 임피던스가 증가하고, 신호 선을 통해 전송되는 신호의 충실도(signal integrity)가 향상될 수 있다.
본 발명은 인쇄회로기판을 포함하는 메모리 모듈 및 이를 포함하는 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400, 500: 인쇄회로기판
1000, 3300, 3400, 3500: 메모리 모듈
2100, 3100, 3200: 메모리 시스템

Claims (10)

  1. 복수의 반도체 메모리 장치; 및
    상기 반도체 메모리 장치들에 전기적으로 연결되고, 최외각 층(layer)에 배치된 신호 선(signal line)에 바로 이웃하지 않은 층(layer)에 배치된 플레인을 상기 신호 선의 기준 플레인(reference plane)으로 사용하는 인쇄회로기판 (PCB)을 포함하는 메모리 모듈.
  2. 제 1 항에서, 상기 인쇄회로기판의 커맨드/어드레스(C/A) 신호 영역은
    신호 라인들(signal line)이 배치된(disposed) 제 1 층;
    상기 제 1 층의 상부에 형성되고, 신호 선들 및 부분 플레인(partial plane)들이 배치된 제 2 층;
    상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층;
    상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층; 및
    상기 제 1 층에서 최외각 층(outermost layer)인 상기 제 4층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함하고,
    상기 제 2 층에 배치된 부분 플레인은 상기 제 4 층에 배치된 신호 선들 중 상기 비아를 통해 상기 제 1 층과 전기적으로 연결되는 제 1 신호 선들에 대한 기준 플레인(reference plane)으로 동작하는 것을 특징으로 하는 메모리 모듈.
  3. 제 2 항에 있어서,
    상기 제 4 층에 배치된 상기 제 1 신호 선들의 하부에 있는 상기 제 3 층의 영역에는 파워/접지 플레인이 형성되지 않는 것을 특징으로 하는 메모리 모듈.
  4. 제 2 항에 있어서,
    상기 제 4 층에 배치된 상기 제 1 신호 선들의 하부에 있는 상기 제 3 층의 영역은 슬릿(slit)을 포함하는 것을 특징으로 하는 메모리 모듈.
  5. 제 2 항에 있어서,
    상기 제 4 층에 배치된 상기 제 1 신호 선들은 상기 반도체 메모리 장치들에 전기적으로 연결되는 것을 특징으로 하는 메모리 모듈.
  6. 제 2 항에 있어서,
    커맨드/어드레스(C/A) 신호는 상기 제 1 층에 배치된 신호 선들 및 상기 비아(via)를 통해 상기 반도체 메모리 장치들에 전송되는 것을 특징으로 하는 메모리 모듈.
  7. 제 2 항에 있어서, 상기 인쇄회로기판은
    상기 제 1 층의 하부에 형성되고, 상기 제 1 층에 배치된 신호 선들의 기준 플레인으로서 동작하는 파워/접지 플레인을 포함하는 층(layer)을 더 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제 1 항에서, 상기 인쇄회로기판의 데이터(DQ) 영역은
    신호 라인들(signal line)이 배치된(disposed) 제 1 층;
    상기 제 1 층의 상부에 형성되고, 신호 선들이 배치된 제 2 층;
    상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층;
    상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층; 및
    상기 제 2 층에서 최외각 층(outermost layer)인 상기 제 4 층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함하는 것을 특징으로 하는 메모리 모듈.
  9. 신호 라인들(signal line)이 배치된(disposed) 제 1 층;
    상기 제 1 층의 상부에 형성되고, 신호 선들 및 부분 플레인(partial plane)들이 배치된 제 2 층;
    상기 제 2 층의 상부에 형성되고, 파워/접지 플레인들(P/G plane)이 배치된 제 3 층;
    상기 제 3 층의 상부에 형성되고, 신호 선들이 배치된 제 4 층; 및
    상기 제 1 층에서 최외각 층(outermost layer)인 상기 제 4 층을 통과하여 표면까지 수직 방향으로 형성되는 비아(via)를 포함하고,
    상기 제 2 층에 배치된 부분 플레인은 상기 제 4 층에 배치된 신호 선들 중 상기 비아를 통해 상기 제 1 층과 전기적으로 연결되는 제 1 신호 선들에 대한 기준 플레인(reference plane)으로 동작하는 것을 특징으로 하는 인쇄회로기판.
  10. 제 9 항에 있어서,
    상기 제 4 층에 배치된 상기 제 1 신호 선들의 하부에 있는 상기 제 3 층의 영역에는 파워/접지 플레인이 형성되지 않는 것을 특징으로 하는 인쇄회로기판.
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