JP5925352B2 - プリント回路板及びプリント配線板 - Google Patents

Description

本発明は、受信回路が分岐配線で主幹配線に電気的に接続されるプリント回路板及びプリント配線板に関する。

一般に、メモリシステムは、メモリコントローラと複数のメモリデバイスとを有して構成されている。メモリデバイスとしては、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）が一般的に知られている。

メモリデバイスの実装形態としては、マザーボードに実装される場合と、モジュール基板に実装される場合とがある。メモリデバイスがモジュール基板に実装される場合は、メモリコントローラが実装されたマザーボードにコネクタ接続されてメモリシステムが構成される。

メモリコントローラは、アドレス信号又はコマンド信号（アドレス／コマンド信号）を送信し、各メモリデバイスは、アドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保のため、複数のＤＤＲ３−ＳＤＲＡＭを搭載して使用する場合が多い。

ＤＤＲ３−ＳＤＲＡＭであるメモリデバイスは、信号伝送タイミングを調整する機能を内蔵している。各メモリデバイスは、アドレス／コマンド信号の高速化が可能なフライバイと呼ばれる一筆書きの主幹配線に接続されている（非特許文献１参照）。

非特許文献１において、主幹配線は、プリント配線板の内層の２層が使用されている。また、非特許文献１では、メモリデバイスは、ＢＧＡ（Ball grid array）型の半導体パッケージが用いられている。プリント配線板には、主幹配線からメモリデバイスに分岐する分岐配線を構成する、主幹配線上に形成されたヴィアと、ＢＧＡ型半導体パッケージの受信端子に接続される実装パッドと、ヴィアと実装パッドとを接続する引き出し配線とが形成されている。分岐配線の一部に、実装パッド間に配置可能な小径ヴィアを使用することで、メモリデバイスへの分岐配線を短くすることを可能としている。

モジュール基板に実装されたＤＤＲ３−ＳＤＲＡＭを有するＤＩＭＭ（Dual Inline Memory Module）について、ＤＩＭＭ上の分岐配線長を調整することで波形のリンギングを低減しようとする提案がなされている（特許文献１参照）。

特開２００９−８６８４１号公報

ＪＥＤＥＣ ｓｔａｎｄａｒｄ Ｎｏ．２１Ｃ ＰＣ３−６４００／ＰＣ３−８５００／ＰＣ３−１０６００／ＰＣ３−１２８００／ＰＣ３−１４９００／ＰＣ３−１７０００ ＤＤＲ３ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｒｅｖｉｓｉｏｎ ２．０

しかしながら、特許文献１や非特許文献１の構成においては、ＤＩＭＭの規格に準拠して分岐配線の配線長が３〜５［ｍｍ］程度と短く定義されている。そのため、従来は、ヴィアを実装パッドに隣接して配置することで引き出し配線の配線長を短くし、その結果、分岐配線の配線長を短くしていた。ところが、アドレスコマンド配線等、本数が多いバス配線で、しかも実装パッドを高密度に配置する場合には、ヴィアを実装パッド間に配置できず、実装パッド群の外側に配置することがあり、その場合には、分岐配線の配線長が長くなる。分岐配線の配線長が長くなるほど、信号の減衰や反射の問題が大きくなり、信号の波形が乱れる、即ち信号のリンギングの原因となる。特にＤＤＲ３−ＳＤＲＡＭにおいてアドレス／コマンド信号の波形で問題となるのは、信号のリンギングが大きくなり、信号の入力電圧条件を満足できない場合が生じることである。

そこで、本発明は、第１受信回路にて受信される信号の波形のリンギングを抑えることができるプリント回路板及びプリント配線板を提供する。

本発明のプリント回路板は、プリント配線板と、前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板の配線を介して受信する第１受信回路及び第２受信回路と、を備え、前記プリント配線板には、始端が前記送信回路に電気的に接続された主幹配線と、一端が前記主幹配線の第１分岐接続箇所に電気的に接続され、他端が前記第１受信回路に電気的に接続された第１分岐配線と、一端が前記始端に対して前記第１分岐接続箇所よりも遠い前記主幹配線の第２分岐接続箇所に電気的に接続され、他端が前記第２受信回路に電気的に接続された第２分岐配線と、が形成され、前記主幹配線の前記始端と前記第１分岐接続箇所との間は、前記始端から順に第１配線部と、第２配線部とに分かれており、前記第１分岐接続箇所と前記第２分岐接続箇所との間は第３配線部であり、前記第１配線部の特性インピーダンスは、前記第３配線部の特性インピーダンス以下に設定され、前記第２配線部の特性インピーダンスは、前記第１配線部の特性インピーダンスよりも高く設定されていることを特徴とする。

本発明によれば、第１分岐接続箇所で発生する信号波のマイナス反射が、第１配線部と第２配線部との特性インピーダンスの不整合によりプラス反射となって、第２分岐接続箇所にて発生する信号波のマイナスの反射を打ち消すことが可能となる。その結果、第１受信回路に到達する信号のリンギングを抑えることができる。

第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 メモリデバイスが実装される付近のマザーボードの平面図である。 分岐接続箇所における信号成分の反射と透過を説明するための図である。 比較例のメモリシステムにおける信号の波形を説明するための図である。 第１実施形態のメモリシステムにおける信号の波形を説明するための図である。 実施例１及び比較例のメモリシステムのメモリデバイスが受信する信号を示す波形図である。 第２配線部の配線長に対する信号電圧の改善量を示すグラフである。 第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。 第３実施形態に係るプリント回路板の一例としてのメモリシステム１００Ｂの配線構成を示すトポロジー図である。 実施例２及び比較例のメモリシステムのメモリデバイスが受信する信号を示す波形図である。 実施例２における実効分岐配線長に対するリンギングの改善量を示すグラフである。 比較例のプリント回路板の一例としてのメモリシステム１００Ｘの配線構成を示すトポロジー図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。プリント回路板であるメモリシステム１００は、プリント配線板であるマザーボード２００と、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｄと、を備えている。第１実施形態では、メモリデバイス３０２Ａ〜３０２Ｄは、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory）である。メモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００に実装されている。具体的に説明すると、メモリコントローラ３０１は、マザーボード２００の表面及び裏面のうちいずれか一方に実装されている。メモリデバイス３０２Ａ，３０２Ｃは、表面に実装され、メモリデバイス３０２Ｂ，３０２Ｄは、裏面に実装されている。なお、表面及び裏面は相対的なものであり、表面を一方の表面又は第１表面、表面とは反対側の裏面を他方の表面又は第２表面ともいう。また、マザーボード２００の表面を表層、裏面を裏層ともいう。表層（導体層）と裏層（導体層）との間には、絶縁体層を介して内層（導体層）が配置されている。導体層は、導体パターンが配置されている層である。

メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄを制御するものである。メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｄへ信号、第１実施形態では、アドレス／コマンド信号を、マザーボード２００を介して送信するものである。

各メモリデバイス３０２Ａ〜３０２Ｄは、マザーボード２００を介してメモリコントローラ３０１から送信されたアドレス／コマンド信号を受信する。そして、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｄとは、データ信号の送受信を行う。

第１実施形態では、アドレス信号用のバス配線及びコマンド信号用のバス配線は、フライバイ方式による配線構造であり、これら複数のバス配線のうちの１つのバス配線２０１を、図１に示している。

メモリコントローラ３０１は、送信素子である半導体チップからなる送信チップ３１１と、送信チップ３１１に接続された送信端子３１２と、を有する半導体パッケージである。メモリデバイス３０２Ａ〜３０２Ｄは、受信素子である半導体チップからなるメモリセル３２１Ａ〜３２１Ｄと、メモリセル３２１Ａ〜３２１Ｄに内部配線３２３Ａ〜３２３Ｄを介して接続された受信端子３２２Ａ〜３２２Ｄとを有する半導体パッケージである。なお、内部配線３２３Ａ〜３２３Ｄは、メモリデバイス３０２Ａ〜３０２Ｄの実効的な配線である。各メモリデバイス３０２Ａ〜３０２Ｄは、同一構成の半導体パッケージであり、特性が同一のものである。

マザーボード２００は、メモリコントローラ３０１（送信素子）とメモリデバイス３０２Ａ〜３０２Ｄ（受信素子）とをフライバイ方式により接続するバス配線２０１を有している。

バス配線２０１は、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主幹配線２１６を有している。なお図１において、送信端子３１２と始端２１７は、便宜上異なる位置として記載しているが、現実的には同じ位置を示している。主幹配線２１６は、始端２１７から終端２１８まで配線方向に一筆書き状に延びて形成されている。終端抵抗３１０の他端は、終端電位が印加される終端配線２１１に電気的に接続されている。このように、主幹配線２１６の始端２１７がメモリコントローラ３０１に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０に電気的に接続されているので、終端２１８における信号の反射が終端抵抗３１０により抑制されている。

また、バス配線２０１は、メモリデバイス３０２Ａ，３０２Ｂの受信端子３２２Ａ，３２２Ｂを分岐接続箇所２０７Ａに電気的に接続する分岐配線２０６Ａ，２０６Ｂを有している。また、バス配線２０１は、メモリデバイス３０２Ｃ，３０２Ｄの受信端子３２２Ｃ，３２２Ｄを分岐接続箇所２０７Ａとは異なる位置の分岐接続箇所２０７Ｂに電気的に接続する分岐配線２０６Ｃ，２０６Ｄを有している。

具体的に説明すると、分岐配線２０６Ａの配線方向の一端２１９Ａと分岐配線２０６Ｂの配線方向の一端２１９Ｂとが分岐接続箇所２０７Ａに電気的に接続されている。また、分岐配線２０６Ｃの配線方向の一端２１９Ｃと分岐配線２０６Ｄの配線方向の一端２１９Ｄとが分岐接続箇所２０７Ｂに電気的に接続されている。また、各分岐配線２０６Ａ〜２０６Ｄの配線方向の他端２２０Ａ〜２２０Ｄが、各メモリデバイス３０２Ａ〜３０２Ｄの受信端子３２２Ａ〜３２２Ｄに電気的に接続されている。なお、分岐接続箇所２０７Ａと、分岐配線２０６Ａの一端２１９Ａおよび分岐配線２０６Ｂの一端２１９Ｂとは、図１においては便宜上異なる位置として記載しているが、現実的には同じ箇所のことを示している。また分岐接続箇所２０７Ｂと、分岐配線２０６Ｃの一端２１９Ｃおよび分岐配線２０６Ｄの一端２１９Ｄとは、図１においては便宜上異なる位置として記載しているが、現実的には同じ箇所のことを示している。

第１実施形態では、メモリデバイス３０２Ａ，３０２Ｂが第１受信回路、メモリデバイス３０２Ｃ，３０２Ｄが第２受信回路である。つまり、第１実施形態では、第１受信回路が複数個（例えば２つ）あり、第２受信回路が複数個（例えば２つ）ある。

なお、第１実施形態では、第１、第２受信回路が複数の場合について説明するが、１つの場合でもよい。また、第１実施形態では、表面に実装される第１受信回路としてのメモリデバイス３０２Ａが１つの場合について説明するが、複数の場合であってもよい。同様に、裏面に実装される第１受信回路としてのメモリデバイス３０２Ｂが１つの場合について説明するが、複数の場合であってもよい。同様に、表面に実装される第２受信回路としてのメモリデバイス３０２Ｃが１つの場合について説明するが、複数の場合であってもよい。同様に、裏面に実装される第２受信回路としてのメモリデバイス３０２Ｄが１つの場合について説明するが、複数の場合であってもよい。

ここで、分岐接続箇所２０７Ａが第１分岐接続箇所、分岐接続箇所２０７Ｂが主幹配線２１６の始端２１７に対して分岐接続箇所２０７Ａよりも遠い第２分岐接続箇所である。分岐配線２０６Ａ，２０６Ｂが第１分岐配線、分岐配線２０６Ｃ，２０６Ｄが第２分岐配線である。分岐配線２０６Ａ〜２０６Ｄは、配線長（配線方向の長さ）が同一に設定されている。

第１実施形態における主幹配線２１６の、始端２１７と第１分岐接続箇所２０７Ａとの間は、始端２１７から互いに特性インピーダンスが異なる第１配線部２０３Ａ、第２配線部２０３Ｂの順に配置されている。第１配線部２０３Ａと第２配線部２０３Ｂとの境界部となる点を、ここでは便宜上接続箇所２０８としている。

すなわち、始端２１７と接続箇所２０８との間の配線部が第１配線部２０３Ａ、接続箇所２０８と分岐接続箇所２０７Ａとの間の配線部が第２配線部２０３Ｂとなる。また、主幹配線２１６はさらに、分岐接続箇所２０７Ａと分岐接続箇所２０７Ｂとの間の配線部（第３配線部）２０４Ａ、及び分岐接続箇所２０７Ｂと終端２１８との間の配線部２０５を有している。

第１実施形態では、配線部２０３Ｂの特性インピーダンスが、配線部２０３Ａの特性インピーダンスよりも高く設定されている。このとき、配線部２０３Ａの特性インピーダンスは、配線部２０４Ａの特性インピーダンス以下に設定されている。

また、配線部２０３Ａの配線長と配線部２０３Ｂの配線長は、配線２０４Ａの配線長と同等以上、且つ配線部２０４Ａの配線長に分岐配線２０６Ｃ（２０６Ｄ）における実効分岐配線長を加えた配線長未満で構成されている。

ここで、分岐配線２０６Ｃ（２０６Ｄ）における実効分岐配線長とは、分岐配線２０６Ｃ（２０６Ｄ）の配線長と、メモリデバイス３０２Ｃ（２０６Ｄ）の内部の実効的な配線３２３Ｃ（３２３Ｄ）の実効配線長とを合計した配線長である。

主幹配線２１６を上記した配線構造としたことにより、メモリデバイス３０２Ａ（３０２Ｂ）にて受信される信号のリンギングを抑制するものである。

なお、第１実施形態では、主幹配線２１６は、マザーボード２００の内層もしくは表裏層に形成されている。分岐配線２０６Ａ，２０６Ｃは、マザーボード２００の内層と表層とに跨って形成されている。分岐配線２０６Ｂ，２０６Ｄは、マザーボード２００の内層と裏層とに跨って形成されている。そして、メモリデバイス３０２Ａ〜３０２Ｄは、ＢＧＡ型の半導体パッケージであり、メモリデバイス３０２Ａ，３０２Ｃはマザーボード２００の表層に、メモリデバイス３０２Ｂ，３０２Ｄはマザーボード２００の裏層に実装される。

図２は、メモリデバイスが実装される付近のマザーボードの平面図である。図２では、各メモリデバイス３０２Ａ〜３０２Ｄを、メモリデバイス３０２とし、各分岐配線２０６Ａ〜２０６Ｄを、分岐配線２０６として、１つのメモリデバイス３０２について代表して図示している。

図２では、分岐配線２０６が、複数（２１本）図示されており、内層に形成された図２では不図示の複数（２１本）の主幹配線２１６のそれぞれに電気的に接続されている。また、図示は省略するが、メモリデバイス３０２の底面には、受信端子３２２が複数アレイ状に設けられている。分岐配線２０６は、主幹配線２１６に電気的に接続されたヴィア２４１と、表層（又は裏層）に形成された、分岐配線２０６の他端である実装パッド２２０と、ヴィア２４１と実装パッド２２０とを電気的に接続する引き出し配線パターン２４２と、を有する。複数の実装パッド２２０はアレイ状に配置されている。各実装パッド２２０は、不図示のはんだボール等の接続導体でメモリデバイス３０２の受信端子３２２に電気的に接続されている。

ヴィア２４１は、これら複数の実装パッド２２０からなる実装パッド群の外側に配置されており、比較的大きな径に形成することができるので、安価なマザーボード２００を実現している。実装パッド２２０，２２０の間隔ｄは、例えば０．８［ｍｍ］ピッチとなる。そのときの分岐配線２０６の配線長は、最大１０［ｍｍ］程度となる。

片面分岐の場合は、直下の裏面側に分岐配線やメモリデバイスは存在しないが、両面分岐の場合は、不図示の裏面側でも同様に分岐配線が構成され、メモリデバイスが接続されている。

ここで、比較例として、第１実施形態のマザーボード２００において、配線部２０３Ａの特性インピーダンスと配線部２０３Ｂの特性インピーダンスがＺ_１と同じ場合について説明する。

図１２は、比較例のプリント回路板の一例としてのメモリシステム１００Ｘの配線構成を示すトポロジー図である。なお、図１２に示すメモリシステム１００Ｘは、マザーボード２００Ｘを有しており、マザーボード２００Ｘは、バス配線２０１Ｘを有しており、バス配線２０１Ｘは、主幹配線２１６Ｘを有している。図１２に示す主幹配線２１６Ｘの始端２１７から第１分岐接続箇所２０７Ａまでが配線部２０３Ａであり、配線部２０３Ａの特性インピーダンスは一定となっている。それ以外の構成は、第１実施形態と同様である。

分岐配線２０６Ａ〜２０６Ｄの配線長が長くなるほど、信号の減衰や反射の問題が大きくなり、信号の波形が乱れる原因となる。特にＤＤＲ３−ＳＤＲＡＭのアドレス／コマンド信号の波形で問題となるのは、信号のリンギングが大きくなり、信号の入力電圧条件を満足できない場合があることである。

図２に示すような安価なマザーボード２００で使用可能なヴィア２４１のランドの大きさは、φ０．６［ｍｍ］程度であり、実装パッド２２０の大きさはφ０．４［ｍｍ］程度である。そのため、０．８［ｍｍ］ピッチの実装パッド２２０間にヴィア２４１を配置することできない。従って、ヴィア２４１はメモリデバイス３０２の外側に配置される。その結果、ヴィア２４１から実装パッド２２０までの引き出し配線パターン２４２が長くなることにより、先に述べた波形の信号の入力電圧条件の問題が起こりやすい。

また、メモリデバイス３０２の内部には、パッケージ配線や内部容量により、メモリセル３２１までの伝搬遅延が存在する。この伝搬遅延を、プリント配線板上の長さに置き換えたものを実効的な内部配線３２３の配線長と考える。この実効的な内部配線３２３の配線長を含む分岐配線長、即ち内部配線３２３と分岐配線２０６との合計の配線長は、通常でも１０［ｍｍ］〜２０［ｍｍ］程度のばらつきがあり、メモリベンダーの違いや世代間の違いを考慮すると更に広く考える必要がある。上述したように、この内部配線３２３と分岐配線２０６との合計の配線長が、実効分岐配線長（実効的な分岐配線長）である。実効分岐配線長は、２５〜３０［ｍｍ］程度を考慮する必要がある。

図６は、第１実施形態及び比較例のメモリシステムのメモリデバイス３０２Ａが受信する信号を示す波形図である。図６（ａ）〜図６（ｃ）は、比較例のメモリシステム１００Ｘにおける実効分岐配線長の違いによる波形図である。図６（ａ）は実効分岐配線長が２０［ｍｍ］の場合の波形であり、図６（ｂ）は実効分岐配線長が２５［ｍｍ］の場合の波形であり、図６（ｃ）は実効分岐配線長が３０［ｍｍ］の場合の波形である。なお、メモリデバイス３０２Ａにおける信号電圧をＶ３１、メモリデバイス３０２Ｃにおける信号電圧をＶ３２とする。メモリデバイス３０２Ｂ，３０２Ｄが受信する信号の波形は、メモリデバイス３０２Ａ，３０２Ｃと同じとなるため、ここでは省略する。

内部配線３２３Ａと分岐配線２０６Ａとの合計の配線長が長いほど、信号の波形のリンギングが大きくなる。なお、リンギングは、クロストークなどのノイズの影響で更に大きくなる場合もあり、設計上はできるだけ閾値電圧から離れた電圧差分を持つことが必要となる。

図６（ｂ）及び図６（ｃ）に示すように、メモリデバイス３０２Ａ，３０２Ｃのうち、メモリデバイス３０２Ａが受信する信号の電圧Ｖ３１が、入力電圧条件を満足していない。なお、閾値電圧ＶＩＬ，ＶＩＨが信号の入力電圧条件の大きさで、通常は２００［ｍＶ］の電圧差であり、電圧ＶＩＨより信号の電圧が高いと論理値「ハイ」となり、電圧ＶＩＬより信号の電圧が低いと論理値「ロー」となる。しかし、電圧ＶＩＨと電圧ＶＩＬとの間に信号の電圧が留まると、論理値が不安定になる。従って、信号が変化する際に、一度信号の入力電圧条件を超えた信号が、リンギングにより電圧ＶＩＨと電圧ＶＩＬとの間に再び入ることは動作上問題となる。

メモリデバイス３０２Ａに到達する信号の波形にリンギングが発生していた主要因が、主幹配線２１６Ｘの分岐接続箇所２０７Ｂからのマイナスの反射であることを見出した。以下、これらの要因について具体的に説明する。

図３は、分岐接続箇所における信号成分の反射と透過を説明するための図である。図３（ａ）では、特性インピーダンスＺ_１の配線５００と、特性インピーダンスＺ_２の配線５０１と、特性インピーダンスＺ_３の配線５０２とが接続箇所５０５で接続されている。そして、配線５００側から信号が伝わるものと仮定する。図３（ａ）には、配線５００側から伝わる信号が接続箇所５０５で反射を起こして戻る経路ｒ−５００と、同じ信号が接続箇所５０５を透過し、配線５０１，５０２へ伝わる経路ｔ−５００とが図示されている。

配線５００側からみた配線５０１と配線５０２との合成インピーダンスＺ_ａは、以下の式（１）となる。

例えば、特性インピーダンスＺ_２と特性インピーダンスＺ_３がそれぞれ５０［Ω］の場合は、合成インピーダンスＺ_ａは２５［Ω］となる。

配線５００側から伝わった信号が接続箇所５０５で反射する電圧割合は、以下の式（２）で表される。

例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが２５［Ω］の場合、式（２）の値は、−１／３となり、−１／３の電圧が反射する。配線５００側から伝わった信号が接続箇所５０５で透過する電圧割合は、以下の式（３）で表される。

例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが２５［Ω］の場合、式（３）の値は２／３となり、２／３の電圧が透過する。

図３（ｂ）では、特性インピーダンスＺ_１の配線５１０と、特性インピーダンスＺ_２の配線５１１と、特性インピーダンスＺ_３の配線５１２と、特性インピーダンスＺ_４の配線５１３とが接続箇所５１５で接続されている。そして、配線５１０側から信号が伝わるものと仮定する。図３（ｂ）には、配線５１０側から伝わる信号が接続箇所５１５で反射を起こして戻る経路ｒ−５１０と、同じ信号が接続箇所５１５を透過し、配線５１１，５１２，５１３へ伝わる経路ｔ−５１０とが図示されている。

配線５１０側からみた配線５１１と配線５１２との合成インピーダンスＺ_ａは、以下の式（４）となる。

例えば、特性インピーダンスＺ_２と特性インピーダンスＺ_３と特性インピーダンスＺ_４がそれぞれ５０［Ω］の場合は、合成インピーダンスＺ_ａは約１７［Ω］となる。

配線５１０側から伝わった信号が接続箇所５０５で反射する電圧割合は、前記式（２）で表される。例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが約１７［Ω］の場合、式（２）の値は、−１／２となり、−１／２の電圧が反射する。

配線５１０側から伝わった信号が接続箇所５１５で透過する電圧割合は、前記式（３）で表される。例えば特性インピーダンスＺ_１が５０［Ω］で、合成インピーダンスＺ_ａが１７［Ω］の場合、式（３）の値は１／２となり、１／２の電圧が透過する。

図４は、図１２に示した比較例のメモリシステム１００Ｘにおける信号の波形を説明するための図である。図４（ａ）は、メモリデバイス３０２Ａのメモリセル３２１Ａに直接伝わる信号経路ｓ−１ａと、分岐接続箇所２０７Ｂからの反射経路ｍａ−２ａを説明するためのトポロジー図である。

メモリコントローラ３０１の送信チップ３１１から伝わる信号波の信号経路ｓ−１ａは、配線２０３，２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。反射経路ｍａ−２ａは、配線２０３，２０４Ａを通過して、分岐接続箇所２０７Ｂで折り返し、配線２０４Ａ，２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。

図４（ｂ）は、メモリセル３２１Ａの後段のメモリセル３２１Ｃで反射する反射経路ｐａ−２ａを説明するためのトポロジー図である。信号波の反射経路ｐａ−２ａは、配線２０３，２０４Ａ，２０６Ｃ，３２３Ｃを通過し、メモリセル３２１Ｃでプラスの反射により折り返して、配線３２３Ｃ，２０６Ｃ，２０４Ａ，２０６Ａ，３２３Ａを通過して、メモリセル３２１Ａに至る経路である。ここで、メモリセル３２１Ａ〜３２１Ｄは、入力インピーダンスが配線に対して高インピーダンスであり、プラスの反射となる。なお、メモリセル３２１Ｄからも同様のプラスの反射が発生し、メモリセル３２１Ａに同じ電圧、タイミングで到達するが、図では省略する。

図４（ｃ）は、メモリセル３２１Ａに伝わる信号波の電圧を個別に表した波形図である。ここで、全配線の特性インピーダンスは同じとして説明する。信号波Ｓｓ−１ａは、信号経路ｓ−１ａを通過し、メモリセル３２１Ａに伝わる信号波（直接波）の電圧を示す。即ち、信号波Ｓｓ−１ａは、始端２１７から分岐配線２０６Ａ（メモリデバイス３０２Ａ、即ちメモリセル３２１Ａ）に直接伝搬する直接波である。具体的には、信号波Ｓｓ−１ａは、始端２１７から、配線２０３，２０６Ａ（及び配線３２３Ａ）を経てメモリデバイス３０２（メモリセル３２１Ａ）に伝搬する信号波である。

経路ｍａ−２ａを通過する信号波Ｓｍａ−２ａは、配線部２０３を伝搬し、分岐接続箇所２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐接続箇所２０７Ｂでマイナスの反射を起こして、配線２０４Ａを伝搬する。更に、分岐接続箇所２０７Ａで減衰し、分岐配線２０６Ａ及び内部配線３２３Ａを伝搬し、メモリセル３２１Ａに到達する。

即ち、信号波Ｓｍａ−２ａは、始端２１７から配線部２０３，２０４Ａを順次通過し、分岐接続箇所２０７Ｂで分岐接続箇所２０７Ａの側に反射することで配線２０４Ａを１往復し、分岐配線２０６Ａを通じてメモリセル３２１Ａに伝搬する反射波である。従って、信号波Ｓｍａ−２ａは、図４（ｃ）に示す信号波Ｓｓ−１ａに対して、配線２０４Ａを１往復する分の伝搬遅延時間、遅れてメモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐接続箇所２０７Ａに到達する。

経路ｐａ−２ａを通過する信号波Ｓｐａ−２ａは、配線部２０３を伝搬し、分岐接続箇所２０７Ａで減衰し、配線２０４Ａを伝搬し、分岐接続箇所２０７Ｂで減衰し、配線２０６Ｂ，３２３Ｂを伝搬して、メモリセル３２１Ｂでプラスの反射を起こす。更に、配線３２３Ｂ，２０６Ｂを伝搬し、分岐接続箇所２０７Ｂで減衰し、配線２０４Ａを伝搬し、分岐接続箇所２０７Ａで減衰し、配線２０６Ａ，３２３Ａを伝搬して、メモリセル３２１Ａに到達する。したがって、信号波Ｓｐａ−２ａは、図４（ｃ）に示す信号波Ｓｓ−１ａに対して、配線２０４Ａ，２０６Ｂ，３２３Ｂを１往復する分の伝搬遅延時間、信号波Ｓｍａ−２ａよりも遅れてメモリセル３２１Ａ（分岐接続箇所２０７Ａ）に到達する。

経路ｐａ−２ａを通過する信号波Ｓｐａ−２ａと同じ電圧、同じタイミングで来るメモリセル２３１Ｄの反射波と、信号波Ｓｐａ−２ａを合算して、信号波Ｓｐａ−２ａａを点線で表記する。即ち、メモリセル３２１Ｃとメモリセル３２１Ｄからのプラス反射は、信号波Ｓｐａ−２ａａとして表される。

図４（ｄ）は、全ての信号波Ｓｓ−１ａ，Ｓｍａ−２ａ，Ｓｐａ−２ａａの合計電圧を表した波形図である。分岐接続箇所２０７Ｂのマイナスの反射と、メモリセル３２１Ｃ，３２１Ｄのプラスの反射によって、合計の信号波ＳＳ１の波形は、図４（ｄ）のように変化する。

なお、以上の説明はメモリセルが４個の場合であるが、６個や８個と負荷が増えても、同じメカニズムで考えられる。また、以上の説明では分岐接続箇所から２つの分岐配線があり、それぞれに１つのメモリセルがある場合について説明したが、分岐接続箇所から１つの分岐配線と１つのメモリセルがある場合についても同様の考え方で説明できることが分かった。更に、分岐接続箇所から１つの分岐配線と複数のメモリセルがある場合についても同様の考え方で説明できることが分かった。

そこで、第１実施形態では、分岐接続箇所２０７Ｂからのマイナスの反射による反射波を打ち消すために、マイナスの反射を打ち消すタイミングでプラスの反射を発生させる手法を用いることとした。すなわち、配線部２０３を、配線部２０３Ａと配線部２０３Ｂとに分割し、配線部２０３Ａを相対的に低い特性インピーダンス、配線部２０３Ｂを相対的に高い特性インピーダンスとした。更に、配線部２０３Ａの長さと配線部２０３Ｂの長さを、マイナス反射を打ち消すための適切な条件になるように設定した。

図５は、第１実施形態のメモリシステム１００における信号の波形を説明するための図である。図５（ａ）は、配線部２０３Ａと配線部２０３Ｂにて発生する反射波の経路ｐ−１ａを説明するためのトポロジー図である。メモリコントローラ３０１の送信チップ３１１から伝わる信号波の経路ｐ−１ａは、配線部２０３Ａ，２０３Ｂを通過して、分岐接続箇所２０７Ａでマイナスの反射で折り返す。更に、配線部２０３Ｂを通過して、接続箇所２０８でまたマイナスの反射で折り返し、配線部２０３Ｂを通過して、配線２０６Ａ，３２３Ａを通過してメモリセル３２１Ａに至る経路である。

経路ｐ−１ａを通過する信号波は、分岐接続箇所２０７Ａでマイナスの反射が発生し、接続箇所２０８でまたマイナスの反射が発生するため、プラスの信号となる。

即ち、経路ｐ−１ａを通過する信号波Ｓｐ−１ａは、始端２１７から配線部２０３Ａ，２０３Ｂを順次通過し、分岐接続箇所２０７Ａで接続箇所２０８の側に反射し、更に接続箇所２０８で分岐接続箇所２０７Ａの側へ反射する。そして、信号波Ｓｐ−１ａは、配線部２０３Ｂを１往復し、分岐配線２０６Ａを通じて他端２２０Ａに伝搬する反射波である。従って、信号波Ｓｐ−１ａは、図４（ｃ）に示す信号波Ｓｓ−１ａに対して、配線部２０３Ｂを１往復する分の伝搬遅延時間、遅れてメモリデバイス３０２Ａ（メモリセル３２１Ａ）、即ち分岐接続箇所２０７Ａに到達する。

この信号波Ｓｐ−１ａの遅延時間をリンギングが発生するタイミングに合わせればリンギングを効果的に改善できる。即ち、配線部２０３Ｂの配線長を、配線部２０４Ａの配線長以上、且つ配線部２０４Ａの配線長と、分岐配線２０６Ｃの配線長と、メモリデバイス３０２Ｃの内部の実効配線長とを合計した実効分岐配線長未満に設定すれば、リンギングを効果的に改善できる。なお、信号波Ｓｐ−１ａのプラスレベルは、配線部２０３Ａの配線長に依存する。このため、配線部２０３Ａの配線長も、配線部２０４Ａの配線長以上、且つ配線部２０４Ａの配線長と、分岐配線２０６Ｃの配線長と、メモリデバイス３０２Ｃの内部の実効配線長とを合計した実効分岐配線長未満に設定することが好ましい。

以上、第１実施形態によれば、配線部２０３Ｂの特性インピーダンスは、配線部２０３Ａの特性インピーダンスよりも高く設定されている。換言すれば、配線部２０３Ａの特性インピーダンスは、配線部２０３Ｂの特性インピーダンスよりも低く設定されている。このように設定することで、信号波Ｓｐ−１ａを発生させている。この信号波Ｓｐ−１ａにより、信号波Ｓｍａ−２ａを打ち消すことができ、メモリデバイス３０２Ａ（即ちメモリセル３２１Ａ）に到達する信号のリンギングを改善（抑制）することができる。

更に、第１実施形態によれば、配線部２０３Ｂの配線長を、配線部２０４Ａの配線長以上であり、且つ配線部２０４Ａの配線長と、分岐配線２０６Ｃの配線長と、メモリデバイス３０２Ｃの内部の実効配線長とを合計した実効分岐配線長未満に設定している。これにより、信号波Ｓｐ−１ａと信号波Ｓｍａ−２ａとがメモリデバイス３０２Ａ（即ちメモリセル３２１Ａ）に到達する時刻を合わせることができ、より効果的に信号のリンギングを改善することができる。特に、配線部２０３Ｂの配線長を、配線部２０４Ａの配線長に近づけるほど、信号波Ｓｐ−１ａと信号波Ｓｍａ−２ａとのメモリデバイス３０２Ａ（即ちメモリセル３２１Ａ）に到達する時刻を効果的に合わせることができる。

更に、第１実施形態によれば、配線部２０３Ａの配線長を、配線部２０４Ａの配線長以上であり、且つ配線部２０４Ａの配線長と、分岐配線２０６Ｃの配線長と、メモリデバイス３０２Ｃの内部の実効配線長とを合計した実効分岐配線長未満に設定している。これにより、接続箇所２０８で分岐接続箇所２０７Ａ側に反射する正の電圧レベルと、分岐接続箇所２０７Ｂで分岐接続箇所２０７Ａ側に反射する負の電圧レベルとの絶対値を近づけることができる。したがって、より効果的に信号のリンギングを改善することができる。特に、配線部２０３Ａの配線長を、配線部２０４Ａの配線長に近づくほど、電圧レベルの絶対値が近づくので、より効果的に信号のリンギングを改善することができる。

すなわち第１実施形態によれば、分岐接続箇所２０７Ａで発生する信号波のマイナス反射が、配線部２０３Ａと配線部２０３Ｂとの特性インピーダンスの不整合によりプラス反射となる。このプラスの反射によって、分岐接続箇所２０７Ｂにて発生する信号波のマイナスの反射を打ち消すことが可能となる。その結果、第１受信回路であるメモリデバイス３０２Ａに到達する信号のリンギングを抑えることができる。

なお、第１実施形態によれば、メモリデバイス３０２Ａ（メモリセル３２１Ａ）に到達する信号について説明したが、メモリデバイス３０２Ｂ（メモリセル３２１Ｂ）に到達する信号についても同様に、リンギングを改善することができる。

なお本実施の形態における各配線部の特性インピーダンスは、配線部のそれぞれの位置における特性インピーダンスの平均値である。特性インピーダンスは、前述の主幹配線２１６の視点から所定の周波数の信号を入力し、その反射波を計測することで、配線の各位置の特性インピーダンスを計測することができる。

［実施例１］
次に、図１に示すメモリシステム１００の構成でシミュレーションを行った結果について説明する。図６（ｄ）〜図６（ｆ）は、図１の配線構造においてシミュレーションを行った結果を示す、実施例１のメモリシステム１００のメモリデバイス３０２Ａが受信する信号の波形図である。以下にシミュレーションを行った条件を示す。

メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とした。メモリデバイス３０２Ａ〜３０２Ｄは１［ｐＦ］で負荷近似した。配線部２０３Ａ，２０３Ｂ以外の配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線部２０３Ａの特性インピーダンスは３０［Ω］で、配線長を４０［ｍｍ］、配線部２０３Ｂの特性インピーダンスは６０［Ω］で、配線長を４０［ｍｍ］とした。配線２０４Ａの配線長を２０［ｍｍ］、配線部２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。

さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効分岐配線長）を、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］の３種類の条件で行った。図６（ｄ）は実効分岐配線長が２０［ｍｍ］の場合、図６（ｅ）は実効分岐配線長が２５［ｍｍ］の場合、図６（ｆ）は実効分岐配線長が３０［ｍｍ］の場合である。

図６（ｄ）〜図６（ｆ）において、メモリデバイス３０２Ａが受信する信号の電圧をＶ１、メモリデバイス３０２Ｃが受信する信号の電圧をＶ２とする。なお、メモリデバイス３０２Ｂ，３０２Ｄが受信する信号は、メモリデバイス３０２Ａ，３０２Ｃが受信する信号の波形とほぼ同じ波形となるため、ここでは説明を省略する。

図６（ｄ）〜図６（ｆ）に示すように、いずれの条件でもメモリデバイス３０２Ａのメモリセル３２１Ａが受信する信号の波形（電圧Ｖ１）は、閾値ＶＩＨを下回ることがなくなり、信号のリンギングが改善していることが確認できた。

なお、メモリデバイス３０２Ｃのメモリセル３２１Ｃが受信する信号の波形（電圧Ｖ２）も閾値ＶＩＨを下回ることがなく、信号の品質が確保されていた。

次に、図１の配線構造において、効果がある配線部２０３Ａ，２０３Ｂの特性インピーダンスの条件を確認するため、シミュレーションを行った。シミュレーションの条件は以下のとおりである。

メモリコントローラ３０１が送信する信号（パルス）の電圧のレベルは１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とした。メモリデバイス３０２Ａ〜３０２Ｄは０［ｐＦ］とした。配線部２０３Ａ，２０３Ｂ以外の配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線部２０３Ａの配線長を４０［ｍｍ］、配線部２０３Ｂの配線長を４０［ｍｍ］とした。配線部２０４Ａの配線長を２０［ｍｍ］、配線部２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。さらに、マザーボード２００の分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効分岐配線長）を、２５［ｍｍ］の条件で行った。

この条件で配線部２０３Ａ，２０３Ｂの特性インピーダンスを２０〜７０［Ω］の範囲で振り、全ての特性インピーダンスについて、特性インピーダンスが５０［Ω］の場合と比較した。全ての特性インピーダンスについて、特性インピーダンスが５０［Ω］の場合のその結果を表１に示す

表１で縦軸は配線部２０３Ａの特性インピーダンスを、横軸は配線部２０３Ｂの特性インピーダンスを表す。表１に示す結果は、各条件における最大のリンギング値［ｍＶ］の差を示しており、プラスであれば波形が改善されており、マイナスであれば改善されていないことを示している。

表１に示すシミュレーションの結果、太枠で囲んだ範囲が波形のリンギングが改善されていることが分かった。つまり、表１のシミュレーションの結果から、配線部２０４Ａの特性インピーダンス（この場合５０［Ω］）に対し、配線部２０３Ａの特性インピーダンスが配線部２０４Ａの特性インピーダンス以下に設定されている必要があることが分かった。この設定の下で、配線部２０３Ｂの特性インピーダンスを、配線部２０３Ａの特性インピーダンスよりも高く設定することで、信号波形のリンギングが改善できることが確認できた。

具体的に説明すると、配線部２０３Ａの特性インピーダンスが２０［Ω］以上５０［Ω］以下であり、配線部２０３Ｂの特性インピーダンスが４０［Ω］以上７０［Ω］以下であるのが好ましいことが分かった。このとき、配線部２０３Ｂの特性インピーダンスが配線部２０３Ａの特性インピーダンスよりも高いという条件が必要である。即ち、配線部２０３Ａの特性インピーダンスが４０［Ω］で配線部２０３Ｂの特性インピーダンスが４０［Ω］の場合や、配線部２０３Ａの特性インピーダンスが５０［Ω］で配線部２０３Ｂの特性インピーダンスが５０［Ω］の場合は除かれる。また、１０［ｍＶ］以上の改善を得るためには、配線部２０３Ａの特性インピーダンスと配線部２０４Ａの特性インピーダンスの差は、１０［Ω］以上であることが好ましく、２０［ｍＶ］以上の改善を得るためには２０［Ω］以上であることがより好ましい。

ここで、配線部２０３Ａの特性インピーダンスの上限値（５０［Ω］）は、これを上回ると波形の改善が望めなくなるため、波形の改善が望める境界値に設定されている。逆に、配線部２０３Ａの特性インピーダンスの下限値（２０［Ω］）は、これを下回ると信号波Ｓｓ−１ａの接続箇所２０８における透過率が極端に低下するためであり、信号レベルが許容される境界値に設定されている。

また、配線部２０３Ｂの特性インピーダンスの上限値（７０［Ω］）は、これを上回ると信号波Ｓｓ−１ａの分岐接続箇所２０７Ａにおける透過率が極端に低下するためであり、信号レベルが許容される境界値に設定されている。逆に、配線部２０３Ｂの特性インピーダンスの下限値（４０［Ω］）は、これを下回ると波形の改善が望めなくなるため、波形の改善が望める境界値に設定されている。なお、波形の改善効果を高めるためには、分岐接続箇所２０７Ａで反射し、配線部２０３Ｂを伝わってきた信号が接続箇所２０８で大きなマイナス反射量を得る必要がある。そのためには、できるだけ配線部２０３Ｂの特性インピーダンスよりも配線部２０３Ａの特性インピーダンスを低く設定し、インピーダンスの差が大きい方が有利と考えられる。

表１に示すシミュレーションの結果の中で、この最も特性インピーダンスの差が小さい条件は、配線部２０３Ａの特性インピーダンスが５０［Ω］、配線部２０３Ｂの特性インピーダンスが６０［Ω］のときである。これは、特性ンピーダンスの比率で表すと２０［％］である。したがって、配線部２０３Ａの特性インピーダンスよりも配線部２０３Ｂの特性インピーダンスが２０［％］以上高い条件であれば、波形の改善効果を高めることができる。

また、このときに配線部２０３Ｂを伝わってきた信号が接続箇所２０８で反射する反射量は−１０［％］であり、−１０［％］以下であれば波形の改善効果を高めることができる。

また、シミュレーションでは、第３配線部の特性インピーダンスと分岐配線の特性インピーダンスを全て同じ５０［Ω］と定義している。しかし、反射や透過の特性が改善効果を維持できる範囲であれば、特性インピーダンスは５０［Ω］でなくても構わず、また全て同じでなくても構わない。

例えば、波形の改善効果を高めるためには、配線部２０３Ｂから伝わった信号が境界である分岐接続箇所２０７Ａで大きなマイナス反射量を得ることが必要である。そのためには配線部２０４Ａを含む合成インピーダンスは、配線部２０３Ｂに対して、できるだけ低い方が有利と考えられる。

表１に示すシミュレーションの結果では、前述のマイナス反射量が最も小さいのは、第２配線部の特性インピーダンスが４０［Ω］の場合である。このときの第３配線部の特性インピーダンスは、第２配線部の特性インピーダンスの１２５［％］の条件となる。したがって、本シミュレーション結果では、第３配線部の特性インピーダンスが第２配線部の特性インピーダンスの１２５［％］以下となる場合に、波形の改善効果を高めることができる。

例えば、配線部２０３Ｂの配線の特性インピーダンスが７０［Ω］であれば、その１２５［％］は約８５［Ω］である。なお、このときに配線部２０３Ｂを伝わってきた信号が接続箇所２０８で反射する反射量は約−４１［％］であり、−４１［％］以下であれば波形の改善効果を高めることができる。

以上の範囲に配線部２０３Ａ，２０３Ｂの特性インピーダンスを設定することで、効果的に波形のリンギングが改善された。

次に、図１の配線構造において、配線部２０３Ａ，２０３Ｂの長さの条件を確認するため、シミュレーションを行った結果を図７に示す。図７は、配線部２０３Ｂの配線長に対する信号電圧の改善量を示すグラフである。

効果がある配線部２０３Ａ，２０３Ｂの長さの条件を確認するための条件は以下のとおりである。

配線部２０３Ａの特性インピーダンスを３０［Ω］、長さを５０［ｍｍ］とし、配線部２０３Ｂの特性インピーダンスを６０［Ω］とし、それ以外は、上記した特性インピーダンス条件と同じとした。すなわち配線部２０４Ａの特性インピーダンスは５０［Ω］、長さは２０［ｍｍ］とし、第２分岐配線２０６Ｂの配線長と、メモリデバイス３０２Ｂ内部の実効的な配線長との合計の配線長（実効分岐配線長）は２５［ｍｍ］である。この条件で配線部２０３Ｂの長さを０〜５５［ｍｍ］の範囲で５［ｍｍ］刻みで振り、配線部２０３Ｂの長さが０［ｍｍ］の場合と比較した。

なお、図７に示す結果は、表１と同様にプラスであれば波形が改善されており、マイナスであれば改善されていない結果となる。図７に示すシミュレーションの結果、配線部２０４Ａの長さと同等以上で、配線部２０４Ａの長さに実効分岐配線長を加えた長さ未満である２０〜４５［ｍｍ］の場合に、波形のリンギングがより改善（４０［ｍＶ］以上）されていることを確認した。また、配線部２０３Ｂの長さが配線部２０４Ａの長さよりも１０［ｍｍ］以上長く、配線部２０４Ａの長さに実効分岐配線長を加えた長さよりも１０［ｍｍ］以上短い場合は、リンギングの改善量は６０［ｍＶ］以上となりより好ましい形態である。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図８は、本発明の第２実施形態に係るプリント回路板の一例としてのメモリシステムの配線構成を示すトポロジー図である。なお、第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。

プリント回路板であるメモリシステム１００Ａは、プリント配線板であるマザーボード２００Ａと、送信回路であるメモリコントローラ３０１と、複数の受信回路である複数のメモリデバイス３０２Ａ〜３０２Ｈと、を備えている。第２実施形態では、メモリデバイス３０２Ａ〜３０２Ｈは、ＤＤＲ３−ＳＤＲＡＭである。メモリコントローラ３０１及び複数のメモリデバイス３０２Ａ〜３０２Ｈは、マザーボード２００Ａに実装されている。具体的に説明すると、メモリコントローラ３０１は、マザーボード２００Ａの表面及び裏面のうちいずれか一方に実装されている。メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇは、表面に実装され、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈは、裏面に実装されている。

メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｈを制御するものである。メモリコントローラ３０１は、メモリデバイス３０２Ａ〜３０２Ｈへ信号、第２実施形態では、アドレス／コマンド信号を、マザーボード２００Ａを介して送信するものである。

各メモリデバイス３０２Ａ〜３０２Ｈは、マザーボード２００Ａを介してメモリコントローラ３０１から送信されたアドレス／コマンド信号を受信する。そして、メモリコントローラ３０１と各メモリデバイス３０２Ａ〜３０２Ｈとは、データ信号の送受信を行う。

メモリデバイス３０２Ａ〜３０２Ｈは、受信素子である半導体チップからなるメモリセル３２１Ａ〜３２１Ｈと、メモリセル３２１Ａ〜３２１Ｈに内部配線３２３Ａ〜３２３Ｈを介して接続された受信端子３２２Ａ〜３２２Ｈとを有する半導体パッケージである。なお、内部配線３２３Ａ〜３２３Ｈは、メモリデバイス３０２Ａ〜３０２Ｈの実効的な配線である。

第２実施形態では、アドレス信号用のバス配線及びコマンド信号用のバス配線は、フライバイ方式による配線構造であり、これら複数のバス配線のうちの１つのバス配線２０１Ａを、図８に示している。

マザーボード２００Ａは、メモリコントローラ３０１（送信素子）とメモリデバイス３０２Ａ〜３０２Ｈ（受信素子）とをフライバイ方式により接続するバス配線２０１Ａを有している。

バス配線２０１Ａは、始端２１７がメモリコントローラ３０１の送信端子３１２に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０の一端に電気的に接続された主幹配線２１６Ａを有している。終端抵抗３１０の他端は、終端電位が印加される終端配線２１１に電気的に接続されている。このように、主幹配線２１６Ａの始端２１７がメモリコントローラ３０１に電気的に接続され、終端２１８が終端抵抗（ターミネータ）３１０に電気的に接続されているので、終端２１８における信号の反射が終端抵抗３１０により抑制されている。

また、バス配線２０１Ａは、メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈを主幹配線２１６Ａ上の互いに異なる位置の分岐接続箇所２０７Ａ〜２０７Ｄに電気的に接続する分岐配線２０６Ａ〜２０６Ｈを有している。具体的に説明すると、分岐配線２０６Ｅ，２０６Ｆの一端２１９Ｅ，２１９Ｆが分岐接続箇所２０７Ｃに、分岐配線２０６Ｇ，２０６Ｈの一端２１９Ｇ，２１９Ｈが分岐接続箇所２０７Ｄに、電気的に接続されている。また、各分岐配線２０６Ａ〜２０６Ｈの他端２２０Ａ〜２２０Ｈが、各メモリデバイス３０２Ａ〜３０２Ｈの受信端子３２２Ａ〜３２２Ｈに電気的に接続されている。

なお、第２実施形態では、メモリデバイス３０２Ｅ，３０２Ｆが第３受信回路、メモリデバイス３０２Ｇ，３０２Ｈが第４受信回路である。また、第２実施形態では、メモリデバイス３０２Ａ〜３０２Ｈがそれぞれ１つの場合について説明するが、複数あってもよい。

分岐接続箇所２０７Ｃが主幹配線２１６Ａの始端２１７に対して分岐接続箇所２０７Ｂよりも遠い第３分岐接続箇所である。分岐接続箇所２０７Ｄが主幹配線２１６Ａの始端２１７に対して分岐接続箇所２０７Ｃよりも遠い第４分岐接続箇所である。分岐配線２０６Ｅ，２０６Ｆが第３分岐配線、分岐配線２０６Ｇ，２０６Ｈが第４分岐配線である。分岐配線２０６Ａ〜２０６Ｈは、配線長（配線方向の長さ）が同一に設定されている。

主幹配線２１６Ａは、始端２１７と接続箇所２０８との間の配線部２０３Ａ、接続箇所２０８と分岐接続箇所２０７Ａとの間の配線部２０３Ｂ、分岐接続箇所２０７Ａと分岐接続箇所２０７Ｂとの間の配線部２０４Ａを有している。また、主幹配線２１６Ａは、分岐接続箇所２０７Ｂと分岐接続箇所２０７Ｃとの間の配線部２０４Ｂ、分岐接続箇所２０７Ｃと分岐接続箇所２０７Ｄとの間の配線部２０４Ｃ、分岐接続箇所２０７Ｄと終端２１８との間の配線部２０５を有している。

第２実施形態では、主幹配線２１６Ａは、マザーボード２００Ａの内層もしくは表裏層に形成され、表層側の分岐配線２０６Ａ，２０６Ｃ，２０６Ｅ，２０６Ｇは、マザーボード２００Ａの内層と表層とに跨って形成されている。裏層側の分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈは、マザーボード２００Ａの内層と裏層とに跨って形成されている。そして、メモリデバイス３０２Ａ〜３０２Ｈは、ＢＧＡ型の半導体パッケージである。メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇはマザーボード２００Ａの表層に、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈはマザーボード２００Ａの裏層に実装される。

このように、第２実施形態では、メモリシステム１００Ａは、メモリデバイス３０２Ａ，３０２Ｂ及びメモリデバイス３０２Ｃ，３０２Ｄに加え、メモリデバイス３０２Ｅ，３０２Ｆ及びメモリデバイス３０２Ｇ，３０２Ｈを備えている。メモリデバイス３０２Ｅ〜３０２Ｈが付加される場合であっても、上記第１実施形態と同様、分岐接続箇所２０７Ｂにおけるマイナスの反射を相殺することができ、メモリデバイス３０２Ａ，３０２Ｂが受信する信号のリンギングを抑制することができる。

［第３実施形態］
次に、図９は、本発明の第３実施形態に係るプリント回路板の一例としてのメモリシステム１００Ｂの配線構成を示すトポロジー図である。なお、上記第２実施形態と同様の構成については、同一符号を付して説明を省略する。

メモリシステム１００Ｂは、図８のメモリシステム１００Ａの構成に対して、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈを省略したものであり、それ以外は、メモリシステム１００Ａと同一の構成である。

即ち、メモリシステム１００Ｂは、バス配線２０１Ｂの構成が、上記第２実施形態のバス配線２０１Ａと異なるマザーボード２００Ｂを備えている。なお、バス配線２０１Ｂは、上記第２実施形態で説明した主幹配線２１６Ａを有しており、当該主幹配線上の各分岐接続箇所から分岐する分岐配線２０６Ｂ，２０６Ｄ，２０６Ｆ，２０６Ｈは省略した構成となっている。

このような構成であっても、上記第２実施形態と同様、メモリデバイス３０２Ａが受信する信号のリンギングを抑制することができる。

［実施例２］
次に、上記第２及び第３実施形態で説明した図８及び図９の配線構造と、当該図８及び図９において配線部２０３Ａ，２０３Ｂを同一の特性インピーダンスにした比較例とを比較したシミュレーション結果について説明する。

まず、図８及び図９の配線構造における条件は、以下のとおりとした。即ち、配線部２０３Ａの特性インピーダンスを３０［Ω］、配線部２０３Ｂの特性インピーダンスを６０［Ω］とした。

次に、比較例として、図８及び図９の配線構造において、配線部２０３Ａ，２０３Ｂを同一の特性インピーダンスにした条件は、以下のとおりとした。即ち、配線部２０３Ａ，２０３Ｂの特性インピーダンスを５０［Ω］とした。

確認した条件のうち、共通の条件は以下のとおりとした。メモリコントローラ３０１が送信する信号（パルス）の電圧は、１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｈは０［ｐＦ］とした。２０３Ａ，２０３Ｂ以外の配線の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線部２０３Ａの配線長を４０［ｍｍ］、配線部２０３Ｂの配線長を４０［ｍｍ］とした。各配線部２０４Ａ、２０４Ｂ、２０４Ｃの配線長を２０［ｍｍ］、配線部２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。さらに、分岐配線２０６Ａ〜２０６Ｈの配線長と、メモリデバイス３０２Ａ〜３０２Ｈの内部の実効的な配線長との合計の配線長（実効分岐配線長）を、２０［ｍｍ］の条件で行った。

図１０は、実施例２及び比較例のメモリシステムのメモリデバイスが受信する信号を示す波形図である。この図１０には、シミュレーション結果を示す信号が図示されている。なお、図１０において、メモリデバイス３０２Ａにおける信号電圧をＶ３１、メモリデバイス３０２Ｃにおける信号電圧をＶ３２、メモリデバイス３０２Ｅにおける信号電圧をＶ３３、メモリデバイス３０２Ｇにおける信号電圧をＶ３４とした。また、メモリデバイス３０２Ｂ，３０２Ｄ，３０２Ｆ，３０２Ｈは、メモリデバイス３０２Ａ，３０２Ｃ，３０２Ｅ，３０２Ｇと同じ波形となるため、ここでは省略した。

図１０（ａ）は、図８の配線構造において配線部２０３Ａ，２０３Ｂを同一の特性インピーダンスにした比較例の波形図である。図１０（ｂ）は、図８の配線構造において配線部２０３Ａ，２０３Ｂを異なる特性インピーダンスにした実施例の波形図である。図１０（ａ）及び図１０（ｂ）の結果により、図１０（ｂ）が図１０（ａ）よりもリンギングが改善していることが確認できた。

図１０（ｃ）は、図９の配線構造において配線部２０３Ａ，２０３Ｂを同一の特性インピーダンスにした比較例の波形図である。図１０（ｄ）は、図９の配線構造において配線部２０３Ａ，２０３Ｂを異なる特性インピーダンスにした実施例の波形図である。図１０（ｃ）及び図１０（ｄ）の結果により、図１０（ｄ）が図１０（ｃ）よりもリンギングが改善していることが確認できた。

従って、図８及び図９の構成においても、メモリデバイス３０２Ａ（メモリデバイス３０２Ｂ）が受信する信号のリンギングが改善することが確認できた。

次に、図１、図８、図９の配線構造において、分岐配線２０６とメモリデバイス３０２内の実効的な内部配線３２３とを合計した配線の実効分岐配線長の違いによるリンギングの改善量を確認した結果を図１１に示す。図１１は、実施例２における実効分岐配線長に対するリンギングの改善量を示すグラフである。図１１において、図１の配線構造を例１、図８の配線構造を例２、図９の配線構造を例３とした。

ここで、効果がある図１、図８、図９の配線構造を確認するための共通の条件は以下のとおりである。メモリコントローラ３０１が送信する信号（パルス）の電圧の電圧レベルは１．５［Ｖ］で、内部特性インピーダンスは５０［Ω］、立ち上がり時間は２［Ｖ／ｎｓ］とし、メモリデバイス３０２Ａ〜３０２Ｈは０［ｐＦ］で負荷近似した。配線部２０３Ａ，２０３Ｂ以外の配線部の特性インピーダンスは５０［Ω］、遅延時間は７［ｎｓ／ｍ］とした。配線部２０３Ａの特性インピーダンスは３０［Ω］で、配線長を４０［ｍｍ］、配線部２０３Ｂの特性インピーダンスは６０［Ω］で、配線長を４０［ｍｍ］とした。配線部２０４Ａの配線長を２０［ｍｍ］、配線部２０５の配線長を１０［ｍｍ］とした。終端抵抗３１０の抵抗値は５０［Ω］、終端配線２１１に印加した終端電位は０．７５［Ｖ］とした。

さらに、分岐配線２０６Ａ〜２０６Ｄの配線長と、メモリデバイス３０２Ａ〜３０２Ｄ内部の実効的な配線長との合計の配線長（実効分岐配線長）を、２０［ｍｍ］、２５［ｍｍ］、３０［ｍｍ］の３種類の条件で行った。

図１１に示すシミュレーション結果から、メモリデバイス３０２の内部配線を含む分岐配線における実効分岐配線長が長いほど、リンギングの改善量が大きくなることが確認できた。即ち、分岐配線２０６Ａにおける実効分岐配線長、及び分岐配線２０６Ｃにおける実効分岐配線長が、配線部２０４Ａの配線長よりも長い。これにより、メモリデバイス３０２Ａ（メモリデバイス３０２Ｂ）が受信する信号のリンギングの改善量が大きくなり、より効果的にリンギングが改善される。

特性インピーダンス調整として一般的な方法としては、プリント配線板上の配線幅を変更する方法や、近くにＧＮＤ配線を置く方法がある。例えば、配線幅を太くしたり、近傍にＧＮＤ配線を置くことで、配線の特性インピーダンスを下げることが可能となる。また、配線層毎に配線の特性インピーダンスを異なる設計をすれば、配線層を変更することで特性インピーダンスを変えることも可能である。また特殊な方法としては、リファレンスとなるＧＮＤベタを局部的に削除したり、メッシュ状にする方法や、絶縁厚や誘電率を局部的に変更する手段などが挙げられる。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。

上記実施形態では、プリント回路板が、メモリシステムであり、プリント配線板が、メモリデバイスおよびメモリコントローラが実装されるマザーボードである場合について説明したが、これに限定するものではない。プリント回路板が、プリント配線板としてのモジュール基板と、モジュール基板に実装されたメモリデバイスとで構成されたメモリモジュール（ＤＩＭＭ）であってもよい。この場合、メモリコントローラは、マザーボードに実装されており、メモリモジュールをマザーボードにコネクタ等で接続することにより、メモリコントローラとメモリデバイスとが電気的に接続されることになる。

１００…メモリシステム（プリント回路板）、２００…マザーボード（プリント配線板）、２０１…バス配線、２０３Ａ…配線部（第１配線部）、２０３Ｂ…配線部（第２配線部）、２０４Ａ…配線部（第３配線部）、２０６Ａ，２０６Ｂ…分岐配線（第１分岐配線）、２０６Ｃ，２０６Ｄ…分岐配線（第２分岐配線）、２０７Ａ…分岐接続箇所（第１分岐接続箇所）、２０７Ｂ…分岐接続箇所（第２分岐接続箇所）、２０８…接続箇所、２１７…始端、２１８…終端、３０１…メモリコントローラ（送信回路）、３０２Ａ，３０２Ｂ…メモリデバイス（第１受信回路）、３０２Ｃ，３０２Ｄ…メモリデバイス（第２受信回路）

Claims (12)

1. プリント配線板と、
   前記プリント配線板に実装され、送信回路から送信された信号を、前記プリント配線板の配線を介して受信する第１受信回路及び第２受信回路と、を備え、
   前記プリント配線板には、
   始端が前記送信回路に電気的に接続された主幹配線と、
   一端が前記主幹配線の第１分岐接続箇所に電気的に接続され、他端が前記第１受信回路に電気的に接続された第１分岐配線と、
   一端が前記始端に対して前記第１分岐接続箇所よりも遠い前記主幹配線の第２分岐接続箇所に電気的に接続され、他端が前記第２受信回路に電気的に接続された第２分岐配線と、が形成され、
   前記主幹配線の前記始端と前記第１分岐接続箇所との間は、前記始端から順に第１配線部と、第２配線部とに分かれており、前記第１分岐接続箇所と前記第２分岐接続箇所との間は第３配線部であり、
   前記第１配線部の特性インピーダンスは、前記第３配線部の特性インピーダンス以下に設定され、前記第２配線部の特性インピーダンスは、前記第１配線部の特性インピーダンスよりも高く設定されていることを特徴とするプリント回路板。
2. 前記第２配線部の配線長は、前記第３配線部の配線長以上であり、且つ前記第３配線部の配線長と、前記第２分岐配線の配線長と、前記第２受信回路の内部の実効配線長とを合計した配線長未満であることを特徴とする請求項１に記載のプリント回路板。
3. 前記第２配線部の配線長は、前記第３配線部の配線長よりも１０［ｍｍ］以上長く、且つ前記第３配線部の配線長と、前記第２分岐配線の配線長と、前記第２受信回路の内部の実効配線長とを合計した配線長よりも１０［ｍｍ］以上短いことを特徴とする請求項２に記載のプリント回路板。
4. 前記第１配線部の配線長は、前記第３配線部の配線長以上であり、且つ前記第３配線部の配線長と、前記第２分岐配線の配線長と、前記第２受信回路の内部の実効配線長とを合計した配線長未満であることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記第２配線部の特性インピーダンスが前記第１配線部の特性インピーダンスよりも高く、前記第１配線部の特性インピーダンスが２０［Ω］以上５０［Ω］以下であり、前記第２配線部の特性インピーダンスが４０［Ω］以上７０［Ω］以下であることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 前記第１配線部の特性インピーダンスと前記第２配線部の特性インピーダンスとの差は１０［Ω］以上であることを特徴とする請求項５に記載のプリント回路板。
7. 前記第１分岐配線の配線長と前記第１受信回路の内部の実効配線長とを合計した配線長、及び前記第２分岐配線の配線長と前記第２受信回路の内部の実効配線長とを合計した配線長が、前記第３配線部の配線長よりも長いことを特徴とする請求項１乃至６のいずれか１項に記載のプリント回路板。
8. 前記第１受信回路及び前記第２受信回路は、それぞれが複数個、前記プリント配線板に実装されていることを特徴とする請求項１乃至７のいずれか１項に記載のプリント回路板。
9. 前記送信回路が、前記プリント配線板に実装されていることを特徴とする請求項１乃至８のいずれか１項に記載のプリント回路板。
10. 前記第１受信回路及び前記第２受信回路が、メモリデバイスであり、
    前記送信回路が、前記メモリデバイスを制御するメモリコントローラであることを特徴とする請求項１乃至９のいずれか１項に記載のプリント回路板。
11. 前記メモリデバイスが、ＤＤＲ３−ＳＤＲＡＭであることを特徴とする請求項１０に記載のプリント回路板。
12. 送信回路、第１受信回路及び第２受信回路のうち、少なくとも前記第１受信回路及び前記第２受信回路が実装されるプリント配線板であって、
    始端が前記送信回路に電気的に接続された主幹配線と、
    一端が前記主幹配線の第１分岐接続箇所に電気的に接続されており、他端が前記第１受信回路に電気的に接続される第１分岐配線と、
    一端が前記始端に対して前記第１分岐接続箇所よりも遠い前記主幹配線の第２分岐接続箇所に電気的に接続されており、他端が前記第２受信回路に電気的に接続される第２分岐配線と、を有し、
    前記主幹配線の前記始端と前記第１分岐接続箇所との間は、前記始端から順に第１配線部と、第２配線部とに分かれており、前記第１分岐接続箇所と前記第２分岐接続箇所との間は第３配線部であり、
    前記第１配線部の特性インピーダンスは、前記第３配線部の特性インピーダンス以下に設定され、前記第２配線部の特性インピーダンスは、前記第１配線部の特性インピーダンスよりも高く設定されていることを特徴とするプリント配線板。

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