JP2023017299A - プリント配線板及び情報処理装置 - Google Patents

Abstract

【課題】メモリ素子が受信する信号の品質低下を抑制することが可能なプリント配線板を提供する。【解決手段】プリント配線板１０は、メモリコントローラ１１０及びメモリ素子１１１～１１５が接続される高速信号伝送用のマルチドロップ配線１０２と、マルチドロップ配線１０２に形成され、メモリコントローラ１１０からメモリ素子に伝送される信号に重畳されるノイズをろ過するフィルタリングＶＩＡ１３１と、を備え、一端がメモリコントローラ１１０に接続されるマルチドロップ配線１０２に形成された複数の分岐点から分岐した配線がそれぞれメモリ素子１１１～１１５に接続される。【選択図】図５

Description

本発明は、プリント配線板及び情報処理装置に関する。

情報処理装置に装着されるメモリ装置は、例えば複数のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)と、そのＳＤＲＡＭの書き込み及び読み出しを制御するメモリコントローラ（例えば、コントローラＬＳＩ:Large Scale Integration）とを備える。ＳＤＲＡＭは、以下の説明で「メモリ素子」とも呼ぶ。ＳＤＲＡＭは、ＤＤＲ ＳＤＲＡＭ(Double-Data-Rate SDRAM)を使用するのが一般的である。

プリント配線板は、プリント基板に取り付けられた複数のメモリ素子とメモリコントローラを備える。メモリコントローラから各メモリ素子へは、マルチドロップ配線と称されるプリント基板に形成された配線パターンで、アドレス(Add)、コマンド(Cmd)、及びコントロール(Ctrl)信号が送信される。このマルチドロップ配線では、メモリコントローラが信号の送信端となり、複数のメモリ素子が信号の受信端になる。

メモリコントローラと複数のメモリ素子とをマルチドロップ配線で接続する際には、配線ピッチと配線長を適切に選定する必要がある。配線長が適切でないと、メモリ素子が持つ容量成分（キャパシタンス）やＶＩＡ間のクロストークによって、送信信号にマイナス方向の反射が発生する。クロストークとは、ある配線の信号の変化が、他の配線の信号に影響を与える現象である。ＶＩＡ間のクロストークとは、同じデバイスに対して複数の配線ごとに形成される複数のＶＩＡの近傍で発生するクロストークのことである。

ここで、ＶＩＡは、プリント基板における各種デバイスの実装面積を抑制するため、デバイスが実装された面とは異なる配線層へ信号を導通可能とする。ＶＩＡは、プリント基板の全層、又は一部の層を貫通し、めっき処理される部材であり、異なる層の配線を接続するために設けられる。あるデバイス（例えば、後述する図１に示すメモリ素子１１１）には、多数の配線が形成され、これら多数の配線ごとにＶＩＡが形成されることがある。配線が近ければ、クロストークが発生しやすくなる。

メモリコントローラから送出される送信信号に発生したマイナス方向の反射成分がメモリ素子の受信波形に重畳されてリングバックになると、デジタル信号のスレッシュホールドを適切に保つことが困難になる。その結果、電圧マージンの低下を招いて、メモリ素子が正しく信号を送信できなくなる。そして、メモリ素子は、電源電圧変動や温度などによって安定した動作を行うことが困難となってしまう。したがって、当該技術では、容量反射や近傍信号からのクロストークノイズを低減させることを可能とする為の方法が必要とされる。

特許文献１には、「様々な実施形態は、メモリモジュール間に置かれる電子バンドギャップ（ＥＢＧ）構造の使用を通じて電磁反射を低減させる。ＥＢＧ構造は、電磁反射を減衰させ、少なくともコンピュータプロセッサにより近いメモリモジュールにおいてパフォーマンスを改善するために使用され得る。」と記載されている。

特表２０１９－５２５４７２号公報

メモリ素子を搭載したプリント配線板を備える情報処理装置（コンピュータ）は、発電所や変電所、鉄工所を始めとした、各種設備を制御するので、情報処理装置の安定動作が強く求められる。また、これらの情報処理装置が近年のＩｏＴ（Internet of Things）化に対応する為には、メモリ素子の高速化、及び大容量化による情報処理装置の性能向上が必須となっている。

とりわけ、メモリ素子で利用される信号の中でも、アドレス、コマンド、コントロール信号についてはマルチドロップ配線構造としたメモリ素子が用いられる。この配線構造は、複数の分岐や負荷を伴うため、不要反射による波形歪みを伴いやすい。加えて、データ線の配線長がデータ配線の配線長と比較して長いため、近傍の信号から重畳するクロストークノイズ（ＦＥＸＴ：Far-End Crosstalk）が顕在化する。ここで、データ線とは、例えば、後述する図３に示すメモリコントローラ１１０から終端抵抗１０４までのマルチドロップ配線１０２のことである。また、データ配線とは、例えば、後述する図３に示すメモリ素子１１１，１１２の間の配線ＴＬ１、メモリ素子１１２，１１３の間の配線ＴＬ２のようにデバイス間を１対１で接続される配線のことである。

情報処理装置において、電源電圧変動、温度変化、ＬＳＩの製造バラツキといった変動要素が加わると、メモリ素子がデジタル信号を正常に受信できなくなる。そのため、前述した各種の変動要素に対する耐性を有した情報処理装置の安定動作が課題となっており、信号伝送においては波形品質の向上が求められている。

上述したように、メモリコントローラやメモリ素子といったデバイスは、隣接する各配線及びＶＩＡを伝送される信号が相互に影響を及ぼすことで発生するクロストークによる波形品質の劣化が知られている。また、これらのデバイスは、ＬＳＩの小型化、高密度化に伴い、各信号ピン同士の間隔が狭くなり、かつ、ＶＩＡ内を伝送される信号が影響し合って、信号にクロストークノイズが重畳される。このクロストークノイズが、受信端のメモリ素子まで伝播されると、信号波形の品質が劣化していた。しかし、デバイスの構造によりＶＩＡの配置位置が制約を受けるため、クロストークノイズを完全になくすことは難しかった。

特許文献１には、ＤＩＭＭ（Dual Inline Memory Module）を用いたマルチドロップ配線の一例についての記載があるが、メモリ素子間の配線に関する解決方法については言及されていない。このため、特許文献１に記載された技術を用いても、メモリコントローラと同一のプリント基板上にメモリ素子が実装されるメモリダウン構造とした場合、又はメモリコントローラからの信号を受信して各メモリ素子に分配するＤＩＭＭの配線構造とした場合に発生する信号波形の品質低下を抑制することができなかった。

本発明はこのような状況に鑑みて成されたものであり、受信回路が受信する信号の品質低下を抑制することを目的とする。

本発明に係るプリント配線板は、プリント基板と、プリント基板に形成される送信回路と、プリント基板に形成される複数の受信回路と、送信回路と、複数の受信回路とが接続される高速信号伝送用のマルチドロップ配線と、マルチドロップ配線に形成され、送信回路から受信回路に伝送される信号に重畳されるノイズをろ過するフィルタ部と、を備え、一端が送信回路に接続されるマルチドロップ配線に形成された複数の分岐点から分岐した配線がそれぞれ複数の受信回路に接続される。

本発明によれば、受信回路が受信する信号に重畳されるノイズが除去され、信号の品質低下を抑制することが可能となる。
上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。

本発明の一実施の形態例に係るマルチドロップ配線を適用した情報処理装置の構成図である。 本発明の一実施の形態例に係るマルチドロップ配線を適用した情報処理装置の別の構成図である。 プリント配線板に形成された従来のマルチドロップ配線の構成例を示す図である。 プリント配線板に形成された従来のマルチドロップ配線の別の構成例を示す図である。 プリント配線板に形成された本例のマルチドロップ配線の構成例を示す図である。 プリント配線板に形成された本例のマルチドロップ配線の別の構成例を示す図である。 本発明の一実施の形態例に係るプリント配線板の断面図である。 一のメモリ素子から他のメモリ素子のインサーションロスを表す散乱パラメータ（Ｓパラメータ）の例を示す。 一のメモリ素子から他のメモリ素子のクロストークを表す散乱パラメータの例を示す。 従来のマルチドロップ配線の構成例とした情報処理装置のメモリ素子で観測されるアイパターン波形の例を示す図である。 本例のマルチドロップ配線の構成例とした情報処理装置のメモリ素子で観測されるアイパターン波形の例を示す図である。

以下、本発明の一実施の形態例（以下、「本例」と称する）について、添付図面を参照して説明する。本明細書及び図面において、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。

［情報処理装置の構成］
図１及び図２は、本例のマルチドロップ配線を適用した情報処理装置の概要を示す。
図１は、本例のマルチドロップ配線を適用した情報処理装置の構成図である。
図１に示す情報処理装置１００は、プリント配線板１０を備える。
プリント配線板１０は、プリント基板１０１、１個のメモリコントローラ１１０、及び複数のメモリ素子１１１～１１５を備える。そして、プリント基板１０１の表面には、１個のメモリコントローラ１１０と、複数のメモリ素子１１１～１１５とが直接実装されている。

プリント基板１０１は、マルチドロップ配線１０２を備える。マルチドロップ配線１０２は、メモリコントローラ１１０と各メモリ素子１１１～１１５との間を接続する。
各メモリ素子１１１～１１５は、例えば、ＤＤＲ ＳＤＲＡＭである。各メモリ素子１１１～１１５でのデータの書き込みや読み出しは、メモリコントローラ１１０により制御される。この制御を行うために、メモリコントローラ１１０からマルチドロップ配線１０２を介して、アドレス、コマンド、及びコントロール信号が各メモリ素子１１１～１１５に伝送される。

図２は、本例のマルチドロップ配線を適用した情報処理装置の別の構成図である。
図２に示す情報処理装置１００Ａは、プリント配線板１０Ａを備える。
プリント配線板１０Ａのプリント基板１０１には、コネクタ１０３が取り付けられている。コネクタ１０３には、サブ基板１０６上に実装された複数のメモリ素子１１１～１１５が接続されている。このように複数のメモリ素子１１１～１１５が実装されたサブ基板１０６は、ＤＩＭＭカード等と称される。
メモリコントローラ１１０は、プリント基板１０１に直接実装されている。

図２に示す情報処理装置１００Ａも、図１に示す情報処理装置１００と同様に、複数のメモリ素子１１１～１１５が、プリント基板１０１の表面に実装されている。また、図２に示すプリント基板１０１にも、メモリコントローラ１１０から、マルチドロップ配線１０２を経由して、各メモリ素子１１１～１１５にアドレス、コマンド、及びコントロール信号が伝送される。

［従来の構成］
次に、従来のマルチドロップ配線の構成例について、図３と図４を参照して説明する。

＜従来のマルチドロップ配線の構成例＞
図３は、プリント基板１０１に形成された従来のマルチドロップ配線１０２の構成例を示す図である。なお、本例のマルチドロップ配線１０２は、図１に示すように、メモリ素子１１１～１１５がプリント基板１０１に直接実装された場合と、図２に示すように、メモリ素子１１１～１１５がプリント基板１０１にコネクタ１０３を介して実装された場合のいずれに適用してもよい。

アドレス、コマンド、及びコントロール信号の送信回路であるメモリコントローラ１１０には、マルチドロップ配線１０２の始端（一端）１０２ｘが接続されている。このマルチドロップ配線１０２には、複数箇所に分岐点１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅが設けられ、終端（他端）には終端抵抗１０４が接続されている。図中のメモリコントローラ１１０には、信号の送信端を表す「Ｔｘ」という符号が付されている。また、メモリコントローラ１１０は、別名として「ＩＣ１」が割り当てられる。メモリコントローラ１１０に割り当てられる符号及び別名は、以降の図においても同様である。

各分岐点１０２ａ～１０２ｅで分岐した配線は、各メモリ素子１１１～１１５の接続箇所１１１ａ～１１５ａに接続されている。なお、既に説明したように、各メモリ素子１１１～１１５は、プリント基板１０１の表面に配置されている。したがって、各分岐点１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅでは、メモリ素子１１１，１１２，１１３，１１４，１１５への分岐が形成されている。図中の各メモリ素子１１１～１１５には、信号の受信端を表す「Ｒｘ１」～「Ｒｘ５」という符号が付されている。また、各メモリ素子１１１～１１５には、別名として「ＩＣ２」～「ＩＣ６」が割り当てられる。各メモリ素子１１１～１１５に割り当てられる符号及び別名は、以降の図においても同様である。

また、プリント基板１０１には、マルチドロップ配線１０２に合わせて、ＶＩＡ１２０～ＶＩＡ１２６が形成される。ＶＩＡ１２０は、始端１０２ｘと分岐点１０２ａの間に形成される。図中では、ＶＩＡ１２０～ＶＩＡ１２６の別名として「ＶＩＡ０」～「ＶＩＡ６」が割り当てられる。各ＶＩＡ１２０～ＶＩＡ１２６に割り当てられる符号及び別名は、以降の図においても同様である。

マルチドロップ配線１０２の始端１０２ｘからＶＩＡ１２０までの配線を配線ＴＬ０と呼び、ＶＩＡ１２０（ＶＩＡ０）から分岐点１０２ａまでの配線に符号「ＴＬ１」を割り当てる。このように配線ＴＬ０は、メモリコントローラ１１０からプリント基板１０１の内層配線又は裏面配線に接続するためのＶＩＡ０までの信号線を表す。

そして、分岐点１０２ａと分岐点１０２ｂの配線に符号「ＴＬ２」を割り当てる。同様に、分岐点１０２ｂ，１０２ｃの間、分岐点１０２ｃ，１０２ｄの間、分岐点１０２ｄ，１０２ｅの間の配線に符号「ＴＬ３」、「ＴＬ４」、「ＴＬ５」を割り当てる。

そして、分岐点１０２ａには、ＶＩＡ１２１が形成される。同様に、分岐点１０２ｂ、１０２ｃ，１０２ｄ，１０２ｅには、それぞれＶＩＡ１２２，１２３，１２４，１２５が形成される。配線ＴＬ１から配線ＴＬ５は、メモリコントローラ１１０と各メモリ素子１１１～１１５間、及び終端とを接続する配線である。そして、配線ＴＬ１から配線ＴＬ５は、それぞれＶＩＡ１～ＶＩＡ５を介して、各分岐点１０２Ａ～１０２ｅに接続される。

なお、図３では、メモリコントローラ１１０とメモリ素子１１１の間に、配線ＴＬ０，ＴＬ１が設けられる構成が示された。このメモリコントローラ１１０は、プリント基板１０１に実装される際、プリント基板１０１のパッドに、メモリコントローラ１１０のピンが接続されるＰａｄ ｏｎ ＶＩＡ構造が用いられる。このため、メモリコントローラ１１０のパッドに直接ＶＩＡ０を形成した構成であれば、配線ＴＬ０が存在しない場合もある。

＜従来のマルチドロップ配線の別の構成例＞
図４は、プリント基板１０１に形成された従来のマルチドロップ配線１０２の別の構成例を示す図である。
図４に示すように、メモリコントローラ１１０及びメモリ素子１１１～１１５がマルチドロップ配線１０２を介して接続される。メモリコントローラ１１０には、マルチドロップ配線１０２の始端（一端）１０２ｘが接続されている。そして、マルチドロップ配線１０２の終端（他端）には終端抵抗１０４が接続されている。

また、プリント基板１０１には、マルチドロップ配線１０２に合わせて、ＶＩＡ１２０～ＶＩＡ１２６が形成される。ＶＩＡ１２０は、始端１０２ｘと分岐点１０２ａの間に形成される。

ここで、メモリ素子１１１～１１５は、マルチドロップ配線１０２に直接接続されている。このため、マルチドロップ配線１０２の別の構成では、マルチドロップ配線１０２とメモリ素子１１１～１１５とを接続するための分岐点は存在しない。ただし、メモリ素子１１１～１１５とマルチドロップ配線１０２とが接続される箇所には、それぞれＶＩＡ１２１～１２５が形成される。なお、配線ＴＬ０～ＴＬ５の呼び方は、図３に示した従来のマルチドロップ配線１０２の構成例と同様である。

［本例の構成］
次に、本発明の一実施の形態に係るマルチドロップ配線１０２の構成例について、図５と図６を参照して説明する。

＜本例のマルチドロップ配線の構成例＞
図５は、プリント基板１０１に形成された本例のマルチドロップ配線１０２の構成例を示す。
図５に示すマルチドロップ配線１０２の構成例は、図３に示した従来のマルチドロップ配線１０２の構成例と同様であるが、ＶＩＡ０とＶＩＡ１の配線ＴＬ１の途中にフィルタリングＶＩＡ１３１を設けた点が異なる。このマルチドロップ配線１０２は、メモリコントローラ１１０からメモリ素子１１１～１１５にアドレスとコマンドとコントロール信号とを送信する配線である。マルチドロップ配線１０２は、図１に示したようにコネクタ１０３を介さずにメモリ素子１１１～１１５に直接接続される構成としてもよいし、図２に示したようにコネクタ１０３を介してメモリ素子１１１～１１５に接続される構成としてもよい。

プリント配線板１０は、プリント基板１０１と、プリント基板１０１に形成されるメモリコントローラ１１０（送信回路の一例）と、プリント基板１０１に形成されるメモリ素子１１１～１１５（複数の受信回路の一例）と、メモリコントローラ１１０及びメモリ素子１１１～１１５が接続される高速信号伝送用のマルチドロップ配線１０２と、マルチドロップ配線１０２に形成され、メモリコントローラ１１０からメモリ素子に伝送される信号に重畳されるノイズをろ過するフィルタ部と、を備える。そして、一端がメモリコントローラ１１０に接続されるマルチドロップ配線１０２に形成された複数の分岐点から分岐した配線がそれぞれメモリ素子１１１～１１５に接続される構成としている。ここで、フィルタ部は、プリント基板１０１に形成される複数の層のうち、マルチドロップ配線１０２が形成された層のマルチドロップ配線１０２に対して形成される、異なる層の配線、又はメモリ素子とは接続されないフィルタリングＶＩＡ１３１である。

フィルタリングＶＩＡ１３１は、信号の受信端（Ｒｘ）である各メモリ素子１１１～１１５が受信する信号の波形として観測されるクロストークノイズを減衰することを目的として設けられる。フィルタリングＶＩＡ１３１は、少なくとも１つ以上あればよい。このため、複数のフィルタリングＶＩＡ１３１がマルチドロップ配線１０２に形成されてもよい。

フィルタリングＶＩＡ１３１は、メモリコントローラ１１０からメモリ素子１１１への配線（図５では、配線ＴＬ１）に形成される。ただし、フィルタリングＶＩＡ１３１の配置される箇所は、配線ＴＬ１に限らない。フィルタリングＶＩＡ１３１は、メモリ素子１１１～１１５のうち、一のメモリ素子から他のメモリ素子への配線に形成されてもよい。例えば、配線ＴＬ１の途中以外にも、配線ＴＬ２の間等にもフィルタリングＶＩＡ１３１が設けられてもよい。また、一つの配線内に複数のフィルタリングＶＩＡ１３１が設けられてもよい。例えば、メモリ素子１１１，１１２の間に複数のフィルタリングＶＩＡ１３１が設けられてもよい。

ただし、複数のフィルタリングＶＩＡ１３１を設けると、フィルタリングＶＩＡ１３１を避けるように、他のデバイスに接続される配線を設計しなければならず、プリント基板１０１における各種デバイスの実装面積が増加する。このため、フィルタリングＶＩＡ１３１は、配線ＴＬ１～ＴＬ５の全ての配線に合わせて配置される必要はなく、クロストークによる波形品質劣化の顕著な信号線路に選択的に用いる。また、フィルタリングＶＩＡ１３１は、問題となるクロストークノイズの発生箇所に応じて、配線ＴＬ２から配線ＴＬ５のいずれに配置してもよい。そこで、情報処理装置の設計者は、シミュレーションを行い、クロストークノイズが発生しやすい配線だけにフィルタリングＶＩＡ１３１を設けるよう設計するとよい。

例えば、メモリ素子１１２が受信する信号に発生したクロストークノイズは、配線ＴＬ１、ＴＬ２を通じて、メモリ素子１１１及び１１３が受信する信号に重畳される。このため、信号伝送のシミュレーション時には、メモリ素子１１１及び１１３が受信する信号の波形が観察される。メモリ素子１１１及び１１３が受信する信号の波形に問題がなければ、フィルタリングＶＩＡ１３１を設ける必要はない。

しかし、メモリ素子１１１又は１１３のいずれかが受信する信号の波形に問題があれば、ＶＩＡ２からメモリ素子１１１又は１１３のいずれかの配線内にフィルタリングＶＩＡ１３１を設ける。例えば、特定の周波数の波形を除きたい場合には、フィルタリングＶＩＡ１３１の有無による波形の変化等を参考にして、フィルタリングＶＩＡ１３１の設置可否、設置位置が判断される。このため、メモリ素子１１１が受信する信号に重畳されたクロストークノイズの影響が大きければ、メモリ素子１１２からメモリ素子１１１の間の配線ＴＬ２にフィルタリングＶＩＡ１３１が設けられる。このようにフィルタリングＶＩＡ１３１は、クロストークノイズが発生する送信端と、クロストークノイズの影響を受ける受信端との間に設けられる。

＜本例のマルチドロップ配線の別の構成例＞
図６は、プリント基板１０１に形成された本例のマルチドロップ配線１０２の別の構成例を示す。
図６に示すマルチドロップ配線１０２の別の構成例は、図４に示した従来のマルチドロップ配線１０２の構成例と同様であるが、ＶＩＡ０とＶＩＡ１の途中の配線ＴＬ１にフィルタリングＶＩＡ１３１を設けた点が異なる。

＜フィルタリングＶＩＡの構成例＞
ここで、フィルタリングＶＩＡ１３１の構成例について、図７を参照して説明する。
図７は、プリント基板１０１の断面図である。図７の断面図は、図５に示したマルチドロップ配線１０２を表したものであるが、図６に示したマルチドロップ配線１０２の別の構成例においても、図７と同様の断面図で、各ＶＩＡ及びフィルタリングＶＩＡが表される。

プリント基板１０１は、第１層から第６層まで複数の層が積層して構成される。図７では、実際に積層されている各層の記載は省略する。第１層には、マルチドロップ配線１０２の始端１０２ｘ、メモリ素子１１１～１１５、及び終端抵抗１０４が形成される。始端１０２ｘは、第１層に形成された配線ＴＬ０の一端に接続されており、配線ＴＬ０の他端は、ＶＩＡ０を介して第３層に形成された配線ＴＬ１に接続される。配線ＴＬ２～ＴＬ５も同じ第３層に形成される。上述したようにＶＩＡ１～ＶＩＡ６は、マルチドロップ配線１０２に形成される。そして、ＶＩＡ０～ＶＩＡ６は、第１層に形成されるデバイス（メモリ素子等）の配線を、第１層とは異なる第３層の配線に接続するために用いられている。

ここで、配線ＴＬ１に形成されたフィルタリングＶＩＡ１３１は、第１層から第６層を貫通した構成とされる。また、フィルタリングＶＩＡ１３１には、メモリ素子１１１～１１５等のいずれのデバイスとも接続されていない。たとえフィルタリングＶＩＡ１３１が、配線ＴＬ２～ＴＬ５のいずれかに設けられた場合であっても、フィルタリングＶＩＡ１３１にはデバイスが接続されない。フィルタリングＶＩＡ１３１は、配線ＴＬ１に限らず、各メモリ素子１１１～１１５が受信する信号に重畳されるクロストークを抑制したい箇所に任意に追加すればよい。

ここで、フィルタリングＶＩＡ１３１は、複数の層を貫通して形成される貫通ＶＩＡ、又は複数の層のうち、一部の層を貫通して形成される非貫通ＶＩＡのいずれかである。非貫通ＶＩＡとは、プリント基板１０１の全層を貫通しないＶＩＡのことである。そして、フィルタリングＶＩＡ１３１の構成は、図７に示す貫通スルーホール構造に限らない。例えば、レーザーＶＩＡを始めとした非貫通ＶＩＡの構造、及び、非貫通ＶＩＡを重ねたスタック構造のうち、少なくともいずれか一つの構造により、フィルタリングＶＩＡ１３１が構成されてもよい。例えば、第３層と第４層だけを貫通したＶＩＡは非貫通ＶＩＡである。また、プリント基板１０１を構成する複数の層に形成された複数のＶＩＡが重なる構造がスタック構造である。スタック構造は、エニーレイヤ構造とも呼ばれる。

このようにフィルタリングＶＩＡ１３１を設けることの効果について説明する。
配線ＴＬ１には、メモリコントローラ１１０とメモリ素子１１１との層変更を伴わないフィルタリングＶＩＡ１３１を配置する。フィルタリングＶＩＡ１３１は、受信端が受信する信号（Ｖｉｃｔｉｍ信号）に重畳する高周波帯域のクロストークノイズを減衰させる機能を持つ。信号からクロストークノイズが減衰されることで、受信端が信号を良好に受信できるようになる。ここで、メモリコントローラ１１０が送信する信号により影響を受けた、メモリ素子が受信する信号をＶｉｃｔｉｍ信号と呼ぶ。Ｖｉｃｔｉｍ信号の発生有無は、マルチドロップ配線１０２の設計時に行われる動作シミュレーションで把握することができる。

次に、従来のマルチドロップ配線１０２の構成例と、本例のマルチドロップ配線１０２の構成例とのインサーションロスの違いについて説明する。以下、図３又は図４に示すトポロジで構成される配線を「従来のマルチドロップ配線１０２」と呼び、図５又は図６に示すトポロジで構成される配線を「本例のマルチドロップ配線１０２」と呼ぶ。

図８は、メモリ素子１１１からメモリ素子１１２に送信される信号のインサーションロスを表す散乱パラメータ（Ｓパラメータ）の例を示す。図８のグラフは、例えば、メモリコントローラ１１０がメモリ素子１１１に送信する信号のエネルギーが、特定の配線でどの程度減衰したかを周波数ごとに表している。

図中の破線は、フィルタリングＶＩＡ１３１を備えない構成とした従来のマルチドロップ配線１０２の散乱パラメータを表す。また、図中の実線は、フィルタリングＶＩＡ１３１を備える構成とした本例のマルチドロップ配線１０２の散乱パラメータを表す。図８より、３ＧＨｚ以上の周波数帯域において、インサーションロスが大きくなっていることが分かる。

図８より、およそ３ＧＨｚ以上の周波数帯域において、従来及び本例のマルチドロップ配線１０２は共にインサーションロスが大きくなること、フィルタリングＶＩＡ１３１を備える構成とした方が、フィルタリングＶＩＡ１３１を備えない構成よりも振幅の落ち幅が大きいことが示される。例えば、３．５ＧＨｚ、６～７ＧＨｚ、９～１０ＧＨｚの周波数では、実線で示すフィルタリングＶＩＡ１３１を備える構成のマルチドロップ配線１０２のインサーションロスが大きくなっている。

このことは、従来よりも受信端にエネルギーが伝わりにくい周波数が存在することを表す。すなわち、信号に重畳したノイズの周波数の振幅の落ち幅が大きければ、受信端で受信する信号のノイズが抑制されたこととなる。

次に、従来のマルチドロップ配線１０２の構成例と、本例のマルチドロップ配線１０２の構成例とのクロストークの違いについて説明する。
図９は、メモリ素子１１１からメモリ素子１１２のクロストークを表す散乱パラメータの例を示す。

図中の破線は、フィルタリングＶＩＡ１３１を備えない構成とした従来のマルチドロップ配線１０２の散乱パラメータを表す。また、図中の実線は、フィルタリングＶＩＡ１３１を備える構成とした本例のマルチドロップ配線１０２の散乱パラメータを表す。

図９より、およそ６ＧＨｚ以上の周波数帯域において、散乱パラメータのロスが大きくなっていること、フィルタリングＶＩＡ１３１を備える構成とした方が、フィルタリングＶＩＡ１３１を備えない構成よりも振幅の落ち幅が大きいことが示される。例えば、６．１ＧＨｚ、７ＧＨｚ、８～９ＧＨｚ付近の周波数では、実線で示すフィルタリングＶＩＡ１３１を備える構成のマルチドロップ配線１０２のクロストークが減少している。

この点からも、信号に重畳したクロストークノイズの周波数が、振幅の落ち幅が大きい周波数であれば、受信端で受信する信号はクロストークノイズが抑制されたこととなる。

＜スレッショルドと波形の関係＞
次に、メモリ素子のインターフェイスで観測されるスレッショルドと波形の関係について、図１０と図１１を参照して説明する。ここで、ＪＥＤＥＣ（Joint Electron Device Engineering Council）スタンダードにて規定されるＤＤＲメモリインターフェイスを、「メモリ素子のインターフェイス」と呼ぶ。

図１０は、従来のマルチドロップ配線１０２の構成例とした情報処理装置１００のメモリ素子１１１（ＩＣ２）で観測されるアイパターン波形の例を示す。
図１１は、本例のマルチドロップ配線１０２の構成例とした情報処理装置１００のメモリ素子１１１（ＩＣ２）で観測されるアイパターン波形の例を示す。

メモリ素子のインターフェイスでは、ホールドタイムでスレッショルド電圧Ｖｉｈ（ｄｃ），Ｖｉｌ（ｄｃ）が用いられ、セットアップタイムでスレッショルド電圧Ｖｉｈ（ａｃ），Ｖｉｌ（ａｃ）が用いられる。そして、ホールドタイムで用いるスレッショルド電圧Ｖｉｈ（ｄｃ）は、セットアップタイムで用いるスレッショルド電圧Ｖｉｈ（ａｃ）よりも低い。一方、ホールドタイムで用いるスレッショルド電圧Ｖｉｌ（ｄｃ）は、セットアップタイムで用いるスレッショルド電圧Ｖｉｌ（ａｃ）よりも高い。

信号波形は、例えば、時間が０．３ｎｓの時に立ち上がってスレッショルド電圧Ｖｉｈ（ａｃ）を超えるか、又は立ち下がって、スレッショルド電圧Ｖｉｌ（ａｃ）未満となることで、信号が「１」又は「０」に切り替わる。その後、信号波形が、例えば、時間が０．９ｎｓの時に立ち下がってスレッショルド電圧Ｖｉｈ（ｄｃ）未満となるか、又は立ち上がってスレッショルド電圧Ｖｉｈ（ｄｃ）を超えることで、信号が「０」又は「１」に切り替わる。

アイマスクは、スレッショルド電圧Ｖｉｈ（ｄｃ），Ｖｉｌ（ｄｃ）を上辺とし、スレッショルド電圧Ｖｉｈ（ａｃ），Ｖｉｌ（ａｃ）を下辺とする台形で表される。ここで、セットアップタイムで用いるスレッショルド電圧Ｖｉｈ（ａｃ），Ｖｉｌ（ａｃ）のいずれかに波形が侵入する箇所がアイマスクの下辺に該当する。図１０では、進入箇所１３０で波形がスレッショルド電圧Ｖｉｈ（ａｃ）に侵入していることが示される。一般的なマルチドロップ配線１０２から得られたアイパターンはデジタルのスレッショルドにクロストークによるリングバックが侵入するため、信号波形が乱れる。この結果、アイマスクが小さく、波形品質が低くなることが分かる。

一方、図１１では、スレッショルド電圧Ｖｉｈ（ａｃ），Ｖｉｌ（ａｃ）のいずれかに波形が侵入する箇所がない。このため、受信端は、オン状態の信号をオフ状態と誤認識する恐れがなくなる。

そして、図１０と図１１に示す台形のアイマスクと波形との間の距離Ｍ１，Ｍ２が、電圧マージンになる。距離Ｍ１は、スレッショルド電圧Ｖｉｈ（ｄｃ）から、信号が「１」になった波形との間、又はスレッショルド電圧Ｖｉｌ（ｄｃ）から、信号が「０」になった波形との間の距離であり、電圧マージンと呼ばれる。電圧マージンは図１に示す情報処理装置１００の安定動作、信頼性向上に寄与するものである。受信端がデータを適正に受信するためには、このアイマスクの電圧マージンは大きい方が好ましい。逆にアイマスクの電圧マージンが小さいと、受信端がデータを正しく受信できない可能性が高くなる。

図１０と図１１に示すアイパターンを比較すると、図１１に示す本例のアイマスクに対する距離Ｍ２は、図１０に示すアイマスクに対する距離Ｍ１よりも大きい。このため、本例のマルチドロップ配線１０２の構成例とした情報処理装置１００のメモリ素子は、従来のマルチドロップ配線１０２の構成例とした情報処理装置１００のメモリ素子よりも正しく信号を受信することができる。

図１１に示したアイパターン波形で表されるアイマスクに対する電圧マージンの拡大は、アイパターンに現れるリングバック成分と容量反射成分の同時重畳が緩和され、かつスレッショルド電圧Ｖｉｈ（ａｃ），Ｖｉｌ（ａｃ）への波形の侵入が回避されることで、実現される。このため、本例のマルチドロップ配線１０２を有するプリント基板１０１によると、メモリコントローラ１１０から各メモリ素子１１１～１１５へのアドレス、コマンド、及びコントロール信号の伝送が、エラーなく安定して行うことができる。したがって、メモリコントローラ１１０やメモリ素子１１１～１１５を備えた情報処理装置１００，１００Ａの信頼性が向上する。

＜情報処理装置の製造方法＞
本例のフィルタリングＶＩＡ１３１の製造方法は、ＶＩＡ１２１～１２６の製造方法と同じとしてよい。また、タブ化配線（Tabbed Routing）により並行配線のクロストークの影響を削減する手法も存在する。ただし、設計したタブの形状を製造工程で実現させようとした場合、一般的、かつ、安価なサブトラクティブ工法によるエッチングではエッチング液の循環を考慮したエッチングマスク形状を補正する必要性がある。ただし、タブ化配線では、エッチング液の循環性が悪化する領域として、導体間隔の狭い箇所が多数存在することになる。このため、製造上の難易度増加につながる。
そこで、アディティブ工法又はセミアディティブ工法により、上述のエッチング補正を回避することができるが、サブトラクティブ工法よりも高コストの工法である。

このため、一般的かつ安価なサブトラクティブ工法によるエッチングでマルチドロップ配線１０２及びフィルタリングＶＩＡ１３１を作成するとよい。そして、サブトラクティブ工法を用いて、通常使用されるＶＩＡの製造工程にフィルタリングＶＩＡ１３１の製造工程を追加することで、フィルタリングＶＩＡ１３１を実現可能である。サブトラクティブエッチング工法を用いても、プリント基板１０１の製作上における難易度を増加させない。

以上説明した実施の形態に係る情報処理装置１００，１００Ａでは、高速かつ、電圧マージンの小さいにメモリ素子１１１～１１５に配線する場合に、クロストークを始めとした外部ノイズに対する電圧マージンの確保が求められる。そこで、マルチドロップ配線１０２にフィルタリングＶＩＡ１３１を設けた構成とすることで、クロストークノイズを抑制することができる。この結果、アイパターンの電圧マージンの確保を図り、受信信号の波形品質を高めることができる。

例えば、各種設備を制御する情報処理装置１００，１００Ａの電源電圧変動、周囲の温度変化によるメモリコントローラ１１０の特性変化、プリント配線板に実装されるメモリ素子のロットごとの製造ばらつき、メモリコントローラ１１０を構成するＬＳＩ等のロットごとの製造バラツキといった変動要素に対する耐性を有する情報処理装置１００，１００Ａの安定動作を実現する。

従来、フィルタリングＶＩＡ１３１のようなＶＩＡはマルチドロップ配線１０２に形成されていなかった。この理由として、例えば、フィルタリングＶＩＡ１３１の効果が知られていなかったこと、また、フィルタリングＶＩＡ１３１を構成することで各種デバイスの実装面積が増加することが挙げられる。なお、従来の低速信号伝送用の配線途中に、いずれのデバイスにも接続されていないＶＩＡが形成されることがあった。このＶＩＡは、プローブを当てて配線から信号を取り出して、信号品質を確認するために設けられるものであった。しかし、本例のように高速信号を伝送するための配線にＶＩＡを形成しても、このＶＩＡにプローブを当てて信号を取り出しても、信号の波形が乱れ、信号波形を正しく観測することはできない。一方、本例のフィルタリングＶＩＡ１３１は、配線を伝送される信号に重畳したノイズを抑制するために用いられる。このため、受信端は、信号を正しく受信することが可能となる。

［変形例］
なお、本発明は、上述した実施の形態例に限定されるものではなく、様々な変形例が含まれる。

上述した実施の形態では、プリント基板１０１の表面にメモリ素子１１１～１１５が実装された例について説明した。しかし、プリント基板１０１の表面及び裏面に実装されたメモリ素子にマルチドロップ配線１０２が分岐して接続される構成としてもよい。この場合もマルチドロップ配線１０２にフィルタリングＶＩＡ１３１を形成することで、受信端で観測されるアイマスクに対する電圧マージンを拡大することができる。

また、上述した実施の形態では、マルチドロップ配線１０２が１枚のプリント基板１０１内で構成されることを説明した。しかし、メモリコントローラ１１０が実装されたプリント基板１０１とは別の、ＤＩＭＭカードを始めとするメモリ素子をプリント基板１０１に実装し、プリント基板１０１にメモリ素子を連結してマルチドロップ配線１０２を構成してもよい。

上述した実施の形態に係るプリント基板１０１は、内層（図７に示す第３層）の配線に対してＶＩＡ０～６及びフィルタリングＶＩＡ１３１を設けた構成とした。ここで、プリント基板１０１の外層（図７に示す第３層）に配線が構成される場合、この配線に対してクロストークノイズの周波数成分を抑制可能なコンデンサ及び抵抗を組み合わせたフィルタ部を構成してもよい。このような構成としたフィルタ部であっても、メモリコントローラ１１０からメモリ素子１１１～１１５に伝送される信号に重畳されるノイズをろ過することが可能であるので、クロストークノイズを十分に抑制できる。

また、上述した実施の形態では、具体的な例として、工場における生産設備を制御する情報処理装置を実施例として挙げたが、産業用設備の制御用途に限らず、各種民生機器、車載機器を始め、メモリ素子を搭載する各種の情報処理装置においても同様の効果を得ることができる。

なお、本発明は上述した各実施の形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
例えば、上述した各実施の形態は本発明を分かりやすく説明するために装置及びシステムの構成を詳細かつ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されない。また、ここで説明した実施の形態の構成の一部を他の実施の形態の構成に置き換えることは可能であり、さらにはある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることも可能である。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

１０，１０Ａ…プリント配線板、１００，１００Ａ…情報処理装置、１０１…プリント基板、１０２…マルチドロップ配線、１０３…コネクタ、１０４…終端抵抗、１０６…サブ基板、１１０…メモリコントローラ、１１１～１１５…メモリ素子、１３１…フィルタリングＶＩＡ

Claims (8)

1. プリント基板と、
   前記プリント基板に形成される送信回路と、
   前記プリント基板に形成される複数の受信回路と、
   前記送信回路及び複数の前記受信回路が接続される高速信号伝送用のマルチドロップ配線と、
   前記マルチドロップ配線に形成され、前記送信回路から前記受信回路に伝送される信号に重畳されるノイズをろ過するフィルタ部と、を備え、
   一端が前記送信回路に接続される前記マルチドロップ配線に形成された複数の分岐点から分岐した配線がそれぞれ複数の前記受信回路に接続される
   プリント配線板。
2. 前記プリント基板は、複数の層で形成され、
   前記フィルタ部は、前記複数の層のうち、前記マルチドロップ配線が形成された層の前記マルチドロップ配線に対して形成される、異なる層の配線、又は前記受信回路とは接続されないフィルタリングＶＩＡである
   請求項１に記載のプリント配線板。
3. 前記フィルタリングＶＩＡは、前記複数の層を貫通して形成される貫通ＶＩＡ、又は前記複数の層のうち、一部の層を貫通して形成される非貫通ＶＩＡのいずれかである
   請求項２に記載のプリント配線板。
4. 前記フィルタリングＶＩＡは、前記送信回路から前記受信回路への配線に形成される
   請求項３に記載のプリント配線板。
5. 前記フィルタリングＶＩＡは、複数の前記受信回路のうち、一の前記受信回路から他の前記受信回路への配線に形成される
   請求項３に記載のプリント配線板。
6. 前記送信回路はメモリコントローラであり、前記受信回路はメモリ素子であり、
   前記マルチドロップ配線は、前記メモリコントローラから前記メモリ素子にアドレスとコマンドとコントロール信号とを送信する配線である
   請求項２に記載のプリント配線板。
7. 前記マルチドロップ配線及び前記フィルタリングＶＩＡは、サブトラクティブ工法で作成される
   請求項２～６のいずれか一項に記載のプリント配線板。
8. 送信回路及び複数の受信回路が、高速信号伝送用のマルチドロップ配線で接続されたプリント基板を有するプリント配線板を備えた情報処理装置であって、
   前記マルチドロップ配線には、前記送信回路から前記受信回路に伝送される信号に重畳されるノイズをろ過するフィルタ部が形成され、
   一端が前記送信回路に接続される前記マルチドロップ配線に形成された複数の分岐点から分岐した配線がそれぞれ複数の前記受信回路に接続される
   情報処理装置。

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