TWI459867B

TWI459867B - 電子裝置

Info

Publication number: TWI459867B
Application number: TW099120566A
Authority: TW
Inventors: Nan Jang Chen
Original assignee: Mediatek Inc
Priority date: 2010-01-15
Filing date: 2010-06-24
Publication date: 2014-11-01
Also published as: US8213206B2; CN102131338A; TW201125446A; CN102131338B; US20110176345A1

Description

電子裝置

本發明係有關於電子裝置，且特別有關於包含具有可變記憶體數量之印刷電路板(printed circuit board，以下簡稱PCB)之電子裝置。

由於PCB技術之不斷前進，由其製造之電子裝置可更快速運作以及可被更密集地設計，然而對於電子裝置，電磁干擾(electromagnetic interference，以下簡稱EMI)問題日益增多。舉例而言，於電子裝置中，當記憶體被其控制器存取時，於記憶體及其控制器之間之信號路徑(signal path)上，具有高資料速率(data rate)之記憶體可誘發(induce)反射效應(reflection effect)。因此，通常使用具有晶片上終結電阻器(on-die termination，以下簡稱為ODT)之記憶體之I/O接腳(pin)或設置於信號路徑上之阻尼電阻(damping resistor)來降低反射效應，其中信號路徑位於控制器及不具有ODT之記憶體之接腳之間。

現今，一個電子裝置上會實施多於一個記憶體，以便為複雜應用提供較大資料儲存區域。為簡化PCB設計以及降低產品複雜性，製造商可使用用於不同電子裝置之通用PCB，例如用於提供基本功能的僅具有一個記憶體之低階(low-end)產品或用於提供複雜及先進功能的具有多個記憶體之高階(high-end)產品。然而，並非記憶體內之所有I/O接腳均具有用於減少反射效應之ODT設計。因此，並聯或串聯終結(series termination)被用於通用PCB上不具有ODT之I/O接腳之信號路徑上。並聯終結(Parallel termination)意為於通用PCB上，終結裝置(termination device)及不具有ODT的I/O接腳之一者之信號路徑以並聯之方式耦接。串聯終結意為於通用PCB上，終端裝置及不具有ODT的I/O接腳之一者之信號路徑以串聯之方式耦接。一般而言，串聯終結因其低成本而成為最普遍之設計。然而，若具有通用PCB之電子裝置中僅需要一個記憶體，而上述通用PCB係為被設計用於實施多個記憶體，由於天線效應(antenna effect)，通用PCB上被設計來耦接其他記憶體之浮動走線(floating trace)可導致反射。

因此，需要設計一種PCB來減少實施可變數量記憶體時產生之信號反射。

有鑑於此，特提供以下技術方案：本發明實施例提供一種電子裝置，包含印刷電路板、第一手指、第二手指、控制器、第一組件和第二組件。印刷電路板具有第一信號路徑及第二信號路徑；第一手指設置於第一信號路徑上；第二手指設置於第二信號路徑上；控制器設置於印刷電路板上，經由第一手指耦接於第一記憶體，並經由第二手指耦接於第二記憶體，用於分別通過第一及第二信號路徑存取第一及第二記憶體，其中第一及第二信號路徑共享共用區段，共用區段位於控制器及印刷電路板上之分支點之間；第一組件設置於第一信號路徑上，且其位於第一手指及分支點之間，其中第一信號路徑內，第一組件與分支點之間之距離小於或等於第一組件與第一手指之間之距離；第二組件設置於第二信號路徑上，且其位於第二手指及分支點之間，其中第二信號路徑內，第二組件與分支點之間之距離小於或等於第二組件與第二手指之間之距離。

本發明實施例另提供一種電子裝置，包含印刷電路板、多個手指、控制器和多個組件。印刷電路板具有多個信號路徑，包含第一信號路徑、第二信號路徑、第三信號路徑及第四信號路徑；多個手指，包含第一手指，設置於第一信號路徑上；第二手指，設置於第二信號路徑上；第三手指，設置於第三信號路徑上；第四手指，設置於第四信號路徑上；控制器設置於印刷電路板上，經由第一手指耦接於第一記憶體，經由第二手指耦接於第二記憶體，經由第三手指耦接於第三記憶體，以及經由第四手指耦接於第四記憶體，用於分別通過第一、第二、第三及第四信號路徑存取第一、第二、第三及第四記憶體，其中第一、第二、第三及第四信號路徑共享第一共用區段，第一共用區段位於控制器及印刷電路板上之第一分支點之間，第一及第二信號路徑共享第二共用區段，第二共用區段位於印刷電路板上之第一分支點及第二分支點之間，第三及第四信號路徑共享第三共用區段，第三共用區段位於印刷電路板上之第一分支點及第三分支點之間；多個組件包含第一組件，位於印刷電路板上，設置於第二共用區段上，其中第一及第二信號路徑之第二共用區段內，第一組件與第一分支點之間之距離小於或等於第一組件與該二分支點之間之距離；第二組件位於印刷電路板上，設置於第三共用區段上，其中第三及第四信號路徑之第三共用區段內，第二組件與第一分支點之間之距離小於或等於第二組件與第三分支點之間之距離；第三組件，位於印刷電路板上，設置於第一手指與第二分支點之間之第一信號路徑之區段上，其中第一信號路徑內，第三組件與第二分支點之間之距離小於或等於第三組件與第一手指之間之距離；第四組件，位於印刷電路板上，設置於第二手指與第二分支點之間之第二信號路徑之區段上，其中第二信號路徑內，第四組件與第二分支點之間之距離小於或等於第四組件與第二手指之間之距離；第五組件位於印刷電路板上，設置於第三手指與第三分支點之間之第三信號路徑之區段上，其中第三信號路徑內，第五組件與第三分支點之間之距離小於或等於第五組件與第三手指之間之距離；第六組件位於印刷電路板上，設置於第四手指與第三分支點之間之第四信號路徑之區段上，其中第四信號路徑內，第六組件與第三分支點之間之距離小於或等於第六組件與第四手指之間之距離。

本發明實施例另提供一種電子裝置，包含印刷電路板、控制器、第一記憶體和第一組件。印刷電路板包含基板，具有表面，以及多個手指，位於基板之表面上；第一走線，位於基板之表面上，其中第一走線設置於多個手指之第一手指與基板之分支導孔之間；第二走線，位於基板之該表面上，其中第二走線設置於多個手指之第二手指與基板之分支導孔之間；第三走線，位於基板之表面上，其中第一、第二及第三走線係電性相交於基板之分支導孔；控制器位於印刷電路板上，具有接腳，通過印刷電路板之第一手指，接腳電性耦接於印刷電路板之第一走線；第一記憶體位於印刷電路板上，具有接腳，通過印刷電路板之第二手指，接腳電性耦接於印刷電路板之第二走線；第一組件位於基板之表面上，將第二走線分為第一次走線及第二次走線，其中第一次走線位於第一組件與分支導孔之間，第二次走線位於第一組件與第二手指之間，並且第一次走線短於或等於第二次走線，其中第三走線之長度大致接近於第二走線之第一次走線之長度。

利用本發明之電子裝置，可減少實施可變數量記憶體時產生之信號反射。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其他裝置或連接手段間接地電氣連接至第二裝置。

第1圖係為依據本發明之實施例之電子裝置100之示意圖，其中電子裝置100具有可提供兩個記憶體之PCB 140。於電子裝置100中，I/O區塊110代表控制器(未繪示)之接腳，用於分別通過I/O區塊120及130提供特定信號(例如位址、資料、晶片選擇以及允寫信號等等)至第一記憶體及第二記憶體(未繪示)，其中I/O區塊120代表對應於該特定信號之第一記憶體之一接腳，I/O區塊130則代表對應於該特定信號之第二記憶體之一接腳。此外，I/O區塊110、120及130之內部等效阻抗(equivalent impedance)分別標示為阻抗Z1、Z2及Z3。除內部等效阻抗之外，在第1圖及後續附圖中，I/O區塊中還包含緩衝器(buffer)。此外，在第1圖及後續附圖中，PCB上均包含多個組件，舉例而言，電阻器。於本實施例中，控制器及第一、第二記憶體係為設置於PCB 140上之三個獨立晶片。控制器之I/O區塊110通過信號路徑S1為第一記憶體之I/O區塊120提供特定信號，其中信號路徑S1包含傳輸線(transmission line)TL0、傳輸線TL3、電阻器R1與傳輸線TL1。同時，控制器之I/O區塊110通過信號路徑S2為第二記憶體之I/O區塊130提供特定信號，其中信號路徑S2包含傳輸線TL0、傳輸線TL4、電阻器R2與傳輸線TL2。因此，信號路徑S1與信號路徑S2中所負載之信號係為相同的，亦即上述特定信號。具體地，控制器分別通過信號路徑S1與S2存取第一和第二記憶體。此外，信號路徑S1與S2共享位於I/O區塊110及PCB 140上之分支點(branch point)P1之間之共用區段(common segment)，亦即傳輸線TL0。

如第1圖中所示，電阻器R1設置於I/O區塊120與分支點P1之間，並且靠近分支點P1，亦即，信號路徑S1內，傳輸線TL3短於或等於傳輸線TL1。類似地，電阻器R2設置於I/O區塊130與分支點P1之間，並且靠近分支點P1，亦即，信號路徑S2內，傳輸線TL4短於或等於傳輸線TL2。若I/O區塊120和130代表不具有ODT的第一及第二記憶體之接腳，例如雙倍資料速率(double data rate，以下簡稱為DDR)同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory，以下簡稱為SDRAM)之所有接腳，第2代DDR SDRAM(DDR2 SDRAM)和第3代DDR SDRAM(DDR3 SDRAM)之位址/指令/控制接腳等等，電阻器R1和R2之每一者皆為阻尼電阻，其電阻均大於或等於特定電阻值，例如R1≧10歐姆和R2≧10歐姆。反之，若I/O區塊120和130代表具有ODT的第一及第二記憶體之接腳，例如第3代圖形DDR同步圖形RAM(GDDR3 SGRAM)之資料/位址接腳等，電阻器R1和R2皆為連接電阻(connecting resistor)，其電阻均小於或等於特定電阻值，例如R1≦10歐姆和R2≦10歐姆。於第1圖中，為使信號路徑S1和S2實現阻抗匹配(impedance match)，電阻器R1和R2之電阻係為相同的。此外，藉由調整控制器之驅動強度(driving strength)，對電阻器R1和R2之電阻無特殊要求。舉例而言，當將電阻器R1和R2作為阻尼電阻實施時，對於電阻器R1和R2之電阻並無偏好(preference)，藉由適當調整控制器之驅動強度，阻尼電阻R1和R2之電阻可為0歐姆。類似地，當將電阻器R1和R2作為連接電阻實施時，對於電阻器R1和R2之電阻並無偏好，藉由適當調整控制器之驅動強度，連接電阻R1和R2之電阻可為較大電阻(例如47歐姆)。

第2圖係為依據本發明之實施例之電子裝置200內之PCB 240之示意圖，其中兩個記憶體220和230被實施於電子裝置200內。PCB 240包含具有表面之基板(未繪示)。於本實施例中，手指(finger)250a-250c、走線(trace)260a-260e和分支點270被設置於PCB 240之基板之表面上。控制器210之接腳212被焊接在PCB 240之手指250a上，記憶體220之接腳222被焊接在PCB 240之手指250b上，而記憶體230之接腳232被焊接在PCB 240之手指250c上。此外，兩個電阻器R1和R2亦被焊接在PCB 240上用於記憶體220和230。於本實施例中，為描述之簡潔，僅闡明在控制器210及記憶體220和230之間傳送一個信號之狀況。此外，控制器210及記憶體220和230可以任一形式封裝，例如四方扁平封裝(quad flat package，簡稱為QFP)、球柵陣列(ball grid array，簡稱為BGA)等等。如上所述，控制器210通過信號路徑S1存取記憶體220，其中信號路徑S1包含走線260a、分支點270、走線260b、電阻器R1和走線260d，並且控制器210通過信號路徑S2存取記憶體230，其中信號路徑S2包含走線260a、分支點270、走線260c、電阻器R2和走線260e。走線260a、260b和260c在PCB 240之分支點270內電性相交。於一實施例中，當走線260a、260b和260c被設置於PCB 240之基板上不同層數時，分支點270可係為PCB 240之分支導孔(branch via)。

如第2圖所示，走線260a係為信號路徑S1和S2之共用區段，而電阻器R1和R2被分別設置於信號路徑S1或S2上非共用區段之另外區段上。電阻器R1之信號路徑S1內，走線260b短於或等於走線260d，而在電阻器R2之信號路徑S2內，走線260c短於或等於走線260e。若記憶體220和230之接腳222和232不具有ODT，電阻器R1和R2係為阻尼電阻，用於在控制器210將信號傳送至記憶體220和230時，抑制來自於記憶體220和230之接腳222和232之信號反射。反之，若記憶體220和230之接腳222和232具有ODT，由於無信號反射或僅有少量的信號反射來自於記憶體220和230之接腳222和232，電阻器R1和R2係為具有低電阻之連接電阻，以將走線260b電性連接至走線260d以及將走線260c電性連接至走線260e。於一實施例中，若電阻器R1和R2係為連接組件，由於通常一個電子裝置中要求至少一個記憶體，電阻器R1可改為PCB 240上之一走線，從而減少零件(製造)費用。應注意，信號路徑S1和S2之間之阻抗匹配係為必需的。因此，當電阻器R1改為PCB 240上之一走線時，電阻器R2也要改為短路(short-circuit)裝置，例如0歐姆電阻器。

第3圖係為依據本發明之另一實施例之電子裝置300內之PCB 240之示意圖，其中僅有一個記憶體220被實施於電子裝置300內。請一併參考第2圖和第3圖，製造商可使用通用PCB 240用於各種電子裝置，例如電子裝置200和300，其中電子裝置200可稱為高階產品，而電子裝置300可稱為低階產品。與第2圖中之電子裝置200相比，第3圖中，記憶體230和電阻器R2未被焊接至電子裝置300之PCB 240上。請參考第3圖，走線260a通過分支點270分叉，而走線260b和260c為走線260a之分支。由於記憶體230和電阻器R2未被焊接至電子裝置300之PCB 240上，當控制器210通過信號路徑S1存取記憶體220時，走線260c可作為信號路徑S1之浮動短線(floating stub)。因為走線260c足夠短，並且其靠近分支點270，當控制器210通過信號路徑S1存取記憶體220時，將降低由天線效應產生的信號反射。

第4圖係為由第3圖之電子裝置300之控制器210存取記憶體220之信號眼圖(eye diagram)。與傳統設計相比，本實施例中可以得到寬的眼白開口(eye opening)TO和小的信號偏斜(signal skew)TS。

第5圖係為依據本發明另一實施例之電子裝置500之示意圖，其中電子裝置500具有可提供兩個記憶體之PCB 510。與第1圖之電子裝置100相比，電子裝置500更包含電阻器R3，被設置於信號路徑S1和S2之共用區段上，亦即，第1圖中之傳輸線TL0被分成第5圖中之兩條傳輸線TL0a和TL0b。第5圖中，I/O區塊120和130代表不具有ODT的第一和第二記憶體之接腳。因此，電阻器R3係為阻尼電阻，其電阻大於或等於特定電阻值，而電阻器R1和R2係為連接電阻，其電阻均小於或等於特定電阻值，例如R1≦10歐姆，R2≦10歐姆和R3≧10歐姆。類似地，電阻器R1和R2被設置為靠近分支點P1，亦即信號路徑S1內，傳輸線TL3短於或等於傳輸線TL1，信號路徑S2內，傳輸線TL4短於或等於傳輸線TL2。於本實施例中，R3被設置於I/O區塊110和分支點P1之間之任意位置上，亦即傳輸線TL0a可短於、等於或長於傳輸線TL0b。於一實施例中，因為電阻器R1和R2係為連接組件，電阻器R1可改為PCB 510上之一走線，並且電阻器R2可改為短路裝置，從而獲得信號路徑S1和S2之間之阻抗匹配並降低製造費用。此外，藉由調整控制器之驅動強度，對電阻器R1、R2和R3之電阻無特殊要求。舉例而言，當將電阻器R3作為阻尼電阻實施時，對於電阻器R3之電阻並無偏好，藉由適當調整控制器之驅動強度，阻尼電阻R3之電阻可為0歐姆。

第6圖係為依據本發明另一實施例之電子裝置600之示意圖，其中電子裝置600具有最多可提供四個記憶體之PCB 610。於電子裝置600中，I/O區塊660代表控制器(未繪示)之一個接腳，用於分別通過I/O區塊620、630、640及650提供特定信號(例如位址、資料、晶片選擇以及允寫信號等等)至四個記憶體(未繪示)。I/O區塊620代表對應於該特定信號之第一記憶體之接腳，I/O區塊630代表對應於該特定信號之第二記憶體之接腳，I/O區塊640代表對應於該特定信號之第三記憶體之接腳，I/O區塊650代表對應於該特定信號之第四記憶體之接腳。此外，I/O區塊660、620、630、640及650之內部等效阻抗被分別標示為阻抗Z1、Z2、Z3、Z4及Z5。於本實施例中，控制器及四個記憶體是設置於PCB 610上之獨立晶片。控制器之I/O區塊660通過信號路徑S1為第一記憶體之I/O區塊620提供特定信號，其中信號路徑S1包含傳輸線TL0、傳輸線TL3、電阻器R1、傳輸線TL1、傳輸線TL9、電阻器R4、傳輸線TL5。控制器之I/O區塊660通過信號路徑S2為第二記憶體之I/O區塊630提供特定信號，其中信號路徑S2包含傳輸線TL0、傳輸線TL3、電阻器R1、傳輸線TL1、傳輸線TL10、電阻器R5、傳輸線TL6。控制器之I/O區塊660通過信號路徑S3為第三記憶體之I/O區塊640提供特定信號，其中信號路徑S3包含傳輸線TL0、傳輸線TL4、電阻器R2、傳輸線TL2、傳輸線TL11、電阻器R6、傳輸線TL7。控制器之I/O區塊660通過信號路徑S4為第四記憶體之I/O區塊650提供特定信號，其中信號路徑S4包含傳輸線TL0、傳輸線TL4、電阻器R2、傳輸線TL2、傳輸線TL12、電阻器R7、傳輸線TL8。

因此，信號路徑S1、S2、S3和S4中所負載之信號係為相同的。此外，信號路徑S1、S2、S3和S4共享位於I/O區塊660及PCB 610上之分支點P1之間之共用區段，亦即傳輸線TL0。除了傳輸線TL0之外，信號路徑S1和S2於PCB 610上之分支點P1和分支點P2之間共享有另一共用區段，亦即傳輸線TL3、電阻器R1和傳輸線TL1。除了傳輸線TL0之外，信號路徑S3和S4於PCB 610上之分支點P1和分支點P3之間共享有另一共用區段，亦即傳輸線TL4、電阻器R2和傳輸線TL2。此外，電阻器R1和R2被設置為靠近分支點P1，亦即信號路徑S1和S2內，傳輸線TL3短於或等於傳輸線TL1，信號路徑S3和S4內，傳輸線TL4短於或等於傳輸線TL2。電阻器R4和R5被設置為靠近分支點P2，亦即信號路徑S1內，傳輸線TL9短於或等於傳輸線TL5，信號路徑S2內，傳輸線TL10短於或等於傳輸線TL6。類似地，電阻器R6和R7被設置為靠近分支點P3，亦即信號路徑S3內，傳輸線TL11短於或等於傳輸線TL7，信號路徑S4內，傳輸線TL12短於或等於傳輸線TL8。

於一實施例中，若I/O區塊620、630、640及650代表不具有ODT的記憶體之接腳，第6圖中所示之電阻器之每一者皆為具有大於或等於特定電阻值之阻尼電阻。於另一實施例中，當I/O區塊620、630、640及650代表不具有ODT的記憶體之接腳時，電阻器R1和R2係為具有小於或等於特定電阻值之連接電阻，電阻器R4、R5、R6和R7係為具有大於或等於特定電阻值之阻尼電阻。於另一實施例中，若I/O區塊620、630、640及650代表具有ODT的記憶體之接腳，第6圖中所示之電阻器之每一者皆為具有小於或等於特定電阻值之連接電阻。此外，藉由調整控制器之驅動強度，對第6圖中所示之電阻器之電阻無特殊要求。舉例而言，當將電阻器R1、R2、R4、R5、R6和R7作為阻尼電阻實施時，對於該多個電阻器之電阻並無偏好，藉由適當調整控制器之驅動強度，阻尼電阻R1、R2、R4、R5、R6和R7之電阻可為0歐姆。類似地，當將電阻器R1、R2、R4、R5、R6和R7作為連接電阻實施時，對於該多個電阻器之電阻並無偏好，藉由適當調整控制器之驅動強度，連接電阻R1、R2、R4、R5、R6和R7之電阻可為較大電阻(例如47歐姆)。

於第6圖中，最少一個記憶體，最多四個記憶體可被實施於電子裝置600中。若一個記憶體被選取並被焊接至PCB 610，位於信號路徑內之相關電阻器亦需要被焊接至PCB 610，以確保控制器和被選中之記憶體之間的信號可經由信號路徑傳送到相對應之記憶體。舉例而言，若僅有第一記憶體實施於電子裝置600內，電阻器R1和R4必須被焊接至PCB 610。換言之，第二、第三和第四記憶體連同設置在對應於這些記憶體的信號路徑內的電阻器從第6圖中之PCB 610上移除。類似地，若第一和第二記憶體被選中並被焊接至PCB 610，位於信號路徑S1和S2內之電阻器R1、R4和R5必須被焊接至PCB 610。若第一和第三記憶體被選中並被焊接至PCB 610，位於信號路徑S1和S3內之電阻器R1、R2、R4和R6必須被焊接至PCB 610。

第7圖係為依據本發明另一實施例之電子裝置700之示意圖，其中電子裝置700具有可提供四個記憶體之PCB 710。與第6圖之電子裝置600相比，電子裝置700更包含電阻器R3，被設置於信號路徑S1、S2、S3和S4之共用區段上，亦即，第6圖中之傳輸線TL0被分成第7圖中之傳輸線TL0a和TL0b。第7圖中，I/O區塊620、630、640和650代表不具有ODT的第一、第二、第三和第四記憶體之接腳。因此，電阻器R3係為阻尼電阻，其電阻大於或等於特定電阻值，而電阻器R1、R2、R4和R7係為連接電阻，其電阻均小於或等於特定電阻值。於本實施例中，R3被設置於I/O區塊660和分支點P1之間之任意位置上，亦即傳輸線TL0a可短於、等於或長於傳輸線TL0b。於一實施例中，由於除電阻器R3外之電阻器均為連接組件，電阻器R1和R4可改為PCB 710上之一走線，並且電阻器R2和R5-R7可改為短路裝置，從而獲得信號路徑S1、S2、S3和S4之間之阻抗匹配並降低製造費用。此外，當將電阻器R3作為阻尼電阻實施時，對於電阻器R3之電阻並無偏好，藉由適當調整控制器之驅動強度，阻尼電阻R3之電阻可為0歐姆。

以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。

100、200、300、500、600、700．．．電子裝置

110、120、130、620、630、640、650、660．．．I/O區塊

140、240、510、610、710．．．PCB

210．．．控制器

212、222、232．．．接腳

220、230．．．記憶體

250a、250b、250c．．．手指

260a、260b、260c、260d、260e．．．走線

270、P1~P3．．．分支點

S1、S2、S3、S4．．．信號路徑

TL0、TL0a、TL0b、TL1~TL12．．．傳輸線

R1~R7．．．電阻器

Z1~Z5．．．阻抗

第1圖係為依據本發明之實施例之電子裝置示意圖。

第2圖係為依據本發明之實施例之電子裝置內之PCB示意圖。

第3圖係為依據本發明之另一實施例之電子裝置內之PCB示意圖。

第4圖係為由第3圖之電子裝置之控制器存取記憶體之信號眼圖。

第5圖係為依據本發明另一實施例之電子裝置示意圖。

第6圖係為依據本發明另一實施例之電子裝置示意圖。

第7圖係為依據本發明另一實施例之電子裝置示意圖。

100．．．電子裝置

110、120、130．．．I/O區塊

140．．．PCB

P1．．．分支點

S1、S2．．．信號路徑

TL0、TL1~TL4．．．傳輸線

R1~R2．．．電阻器

Z1~Z3．．．阻抗

Claims

一種電子裝置，包含：一印刷電路板，具有一第一信號路徑及一第二信號路徑；一第一手指，設置於該第一信號路徑上；一第二手指，設置於該第二信號路徑上；一控制器，設置於該印刷電路板上，經由該第一手指耦接於一第一記憶體，並經由該第二手指耦接於一第二記憶體，用於分別通過該第一及該第二信號路徑存取該第一及該第二記憶體，其中該第一及該第二信號路徑共享一共用區段，該共用區段位於該控制器及該印刷電路板上之一分支點之間；一第一組件，設置於該第一信號路徑上，且該第一組件位於該第一手指及該分支點之間，其中該第一信號路徑內，該第一組件與該分支點之間之距離小於或等於該第一組件與該第一手指之間之距離；以及一第二組件，設置於該第二信號路徑上，且該第二組件位於該第二手指及該分支點之間，其中該第二信號路徑內，該第二組件與該分支點之間之距離小於或等於該第二組件與該第二手指之間之距離。
如申請專利範圍第1項所述之電子裝置，其中當該第一及該第二記憶體之一者未焊接至該印刷電路板時，對應於未耦接至該控制器之記憶體的信號路徑上之組件被移除。
如申請專利範圍第1項所述之電子裝置，其中當僅有該第一記憶體及該第二記憶體中之一者被焊接至該印刷電路板並耦接至一對應手指時，設置於對應於被焊接之記憶體之信號路徑上之組件係為一走線。
如申請專利範圍第1項所述之電子裝置，其中當分別電性耦接於該第一及該第二手指之該第一及該第二記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳時，該第一及該第二組件係為阻尼裝置，以及當分別電性耦接於該第一及該第二手指之該第一及該第二記憶體之接腳之每一者皆為具有晶片上終結電阻器之接腳時，該第一及該第二組件係為連接裝置。
如申請專利範圍第1項所述之電子裝置，更包含：一阻尼裝置，設置於該第一及該第二信號路徑之該共用區段上；其中該第一及該第二組件係為連接裝置，並且分別電性耦接於該第一及該第二手指之該第一及該第二記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳。
一種電子裝置，包含：一印刷電路板，具有多個信號路徑，包含一第一信號路徑、一第二信號路徑、一第三信號路徑及一第四信號路徑；多個手指，包含：一第一手指，設置於該第一信號路徑上；一第二手指，設置於該第二信號路徑上；一第三手指，設置於該第三信號路徑上；一第四手指，設置於該第四信號路徑上；一控制器，設置於該印刷電路板上，經由該第一手指耦接於一第一記憶體，經由該第二手指耦接於一第二記憶體，經由該第三手指耦接於一第三記憶體，以及經由該第四手指耦接於一第四記憶體，用於分別通過該第一、第二、第三及第四信號路徑存取該第一、第二、第三及第四記憶體，其中該第一、第二、第三及第四信號路徑共享一第一共用區段，該第一共用區段位於該控制器及該印刷電路板上之一第一分支點之間，該第一及該第二信號路徑共享一第二共用區段，該第二共用區段位於該印刷電路板上之該第一分支點及一第二分支點之間，該第三及該第四信號路徑共享一第三共用區段，該第三共用區段位於該印刷電路板上之該第一分支點及一第三分支點之間；以及多個組件，包含：一第一組件，位於該印刷電路板上，設置於該第二共用區段上，其中該第一及該第二信號路徑之該第二共用區段內，該第一組件與該第一分支點之間之距離小於或等於該第一組件與該第二分支點之間之距離；一第二組件，位於該印刷電路板上，設置於該第三共用區段上，其中該第三及該第四信號路徑之該第三共用區段內，該第二組件與該第一分支點之間之距離小於或等於該第二組件與該第三分支點之間之距離；一第三組件，位於該印刷電路板上，設置於該第一手指與該第二分支點之間之該第一信號路徑之一區段上，其中該第一信號路徑內，該第三組件與該第二分支點之間之距離小於或等於該第三組件與該第一手指之間之距離；一第四組件，位於該印刷電路板上，設置於該第二手指與該第二分支點之間之該第二信號路徑之一區段上，其中該第二信號路徑內，該第四組件與該第二分支點之間之距離小於或等於該第四組件與該第二手指之間之距離；一第五組件，位於該印刷電路板上，設置於該第三手指與該第三分支點之間之該第三信號路徑之一區段上，其中該第三信號路徑內，該第五組件與該第三分支點之間之距離小於或等於該第五組件與該第三手指之間之距離；以及一第六組件，位於該印刷電路板上，設置於該第四手指與該第三分支點之間之該第四信號路徑之一區段上，其中該第四信號路徑內，該第六組件與該第三分支點之間之距離小於或等於該第六組件與該第四手指之間之距離。
如申請專利範圍第6項所述之電子裝置，其中當該第二、第三及第四記憶體未焊接至該印刷電路板時，該第二、第四、第五及第六組件被移除。
如申請專利範圍第6項所述之電子裝置，其中當該第三及該第四記憶體未焊接至該印刷電路板時，設置於該第三及該第四信號路徑內之組件被移除。
如申請專利範圍第6項所述之電子裝置，其中當電性耦接於該多個信號路徑之多個記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳時，該多個組件係為阻尼裝置。
如申請專利範圍第6項所述之電子裝置，其中當電性耦接於該多個信號路徑之多個記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳時，該第一及該第二組件係為連接裝置，而該第三、第四、第五及第六組件則係為阻尼裝置。
如申請專利範圍第6項所述之電子裝置，其中當電氣耦接於該多個信號路徑之多個記憶體之接腳之每一者皆為具有晶片上終結電阻器之接腳時，該多個組件係為連接裝置。
如申請專利範圍第6項所述之電子裝置，更包含：一阻尼裝置，位於該印刷電路板上，設置於該第一、第二、第三及第四信號路徑之該第一共用區段上，其中該多個組件係為連接裝置，並且電性耦接於該多個信號路徑之多個記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳。
一種電子裝置，包含：一印刷電路板，包含：一基板，具有一表面；多個手指，位於該基板之該表面上；一第一走線，位於該基板之該表面上，其中該第一走線設置於該多個手指之一第一手指與該基板之一分支導孔之間；一第二走線，位於該基板之該表面上，其中該第二走線設置於該多個手指之一第二手指與該基板之該分支導孔之間；以及一第三走線，位於該基板之該表面上，其中該第一、第二及第三走線係電性相交於該基板之該分支導孔；一控制器，位於該印刷電路板上，具有一接腳，通過該印刷電路板之該第一手指，該接腳電性耦接於該印刷電路板之該第一走線；一第一記憶體，位於該印刷電路板上，具有一接腳，通過該印刷電路板之該第二手指，該接腳電性耦接於該印刷電路板之該第二走線；一第一組件，位於該基板之該表面上，將該第二走線分為一第一次走線及一第二次走線，其中該第一次走線位於該第一組件與該分支導孔之間，該第二次走線位於該第一組件與該第二手指之間，並且該第一次走線短於或等於該第二次走線，其中該第三走線之長度大致接近於該第二走線之該第一次走線之長度。
如申請專利範圍第13項所述之電子裝置，更包含：一第二記憶體，位於該印刷電路板上，具有一接腳，通過該多個手指之一第三手指，該接腳電氣耦接於該基板之該表面上之一第四走線；以及一第二組件，位於該基板之該表面上，其中該第二組件設置於該第三與該第四走線之間，以便該第三走線通過該第二組件電氣耦接於該第四走線，其中該第三走線短於或等於該第四走線。
如申請專利範圍第14項所述之電子裝置，其中當該第一及該第二記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳時，該第一及該第二組件係為阻尼裝置。
如申請專利範圍第14項所述之電子裝置，其中當該第一及該第二記憶體之接腳之每一者皆為具有晶片上終結電阻器之接腳時，該第一及該第二組件係為連接裝置。
如申請專利範圍第16項所述之電子裝置，其中該第一組件係為該印刷電路板之該第二走線之一區段，並且該第二組件係為電阻為零之一短路裝置。
如申請專利範圍第14項所述之電子裝置，更包含：一阻尼裝置，位於該基板之該表面上，其中藉由該阻尼裝置，該第一走線被分為一第三次走線及一第四次走線，其中該第一及該第二組件係為連接裝置，並且該第一及該第二記憶體之接腳之每一者皆為不具有晶片上終結電阻器之接腳。
如申請專利範圍第18項所述之電子裝置，其中該第一組件係為該印刷電路板之該第二走線之一區段，並且該第二組件係為電阻為零之一短路裝置。