CN113316319B - 智能设备、可读存储介质、印刷电路板及其使用方法 - Google Patents

Abstract

本发明提供一种智能设备、可读存储介质、印刷电路板及其使用方法，印刷电路板包括PCB板、Soc芯片和LPDDR内存，Soc芯片和LPDDR内存设置在PCB板上；Soc芯片具有32bit位宽的DDR控制器，LPDDR内存为64bit位宽的DDR颗粒，LPDDR内存具有第一通道和第二通道，第一通道上连接有第一ODT模块，第二通道上连接有第二ODT模块；PCB板上布置有第一信号走线和第二信号走线，第一信号走线连接在第一通道和DDR控制器之间，第二信号走线连接在第二通道和DDR控制器之间。利用匹配过的ODT模块的匹配阻抗值，在SOC写入数据时同时对两个通道的ODT模块进行管控，继而获得最优信号质量，提升接口性能。

Description

智能设备、可读存储介质、印刷电路板及其使用方法

技术领域

本发明涉及印制电路技术领域，尤其涉及一种智能设备、可读存储介质、印刷电路板及其使用方法。

背景技术

随着性能和成本日渐成为Soc竞争力的重要考量成分，若能使用低成本的硬件实现所需的高性能，将大大增加产品的竞争力，产品方案都在追求性能和成本的平衡点，以提升竞争力，因此会出现各种各样差异化设计方案，DDR接口是Soc最关键的部分之一，不同的实现方案成本差异很大。当前市场主流Soc的DDR接口是一个通道32位数据，可是很多电子产品场景需要支持64位的颗粒(带宽/容量需求)，比如LPDDR3的216-ball封装颗粒(分A/B通道)，LPDDR4的342-ball封装颗粒(分A/B通道)等，因此，一种是利用64位颗粒的其中32位(数据信号点对点连接)；另一种是数据信号同时接到颗粒的A和B通道，数据信号在PCB上的布线不再是点对点的设计，就出现分支，根据信号完整性理论，有分支就会有阻抗不匹配，就会产生信号反射，导致信号窗口(眼图)变小，严重制约接口性能，尤其这些颗粒物料差异性很大，信号质量的下降会使得物料兼容性非常困难。

发明内容

本发明的第一目的是提供一种利用32位DDR总线的Soc应对64位颗粒的DDR数据通讯的印刷电路板。

本发明的第二目的是提供一种上述印刷电路板的使用方法。

本发明的第三目的是提供一种可被执行上述使用方法的可读存储介质。

本发明的第四目的是提供一种具有上述印刷电路板的智能设备。

为了实现本发明第一目的，本发明提供一种印刷电路板，包括PCB板、Soc芯片和LPDDR内存，Soc芯片和LPDDR内存设置在PCB板上；Soc芯片具有32bit位宽的DDR控制器，LPDDR内存为64bit位宽的DDR颗粒，LPDDR内存具有第一通道和第二通道，第一通道上连接有第一ODT模块，第二通道上连接有第二ODT模块；PCB板上布置有第一信号走线和第二信号走线，第一信号走线连接在第一通道和DDR控制器之间，第二信号走线连接在第二通道和DDR控制器之间。

更进一步的方案是，第一信号走线和第二信号走线的长度差在10mil以内。

更进一步的方案是，第一信号走线和第二信号走线按照Tee型拓扑布线。

为了实现本发明第二目的，本发明提供一种印刷电路板的使用方法，印刷电路板采用上述的印刷电路板，使用方法包括数据写入步骤，数据写入步骤包括第一通道写入步骤和第二通道写入步骤；第一通道写入步骤包括：Soc芯片通过第一通道对LPDDR内存写入数据时，通过使能信号关闭第一ODT模块，通过使能信号开启第二ODT模块并使第二ODT模块处于第二匹配阻抗值；第二通道写入步骤包括：Soc芯片通过第二通道对LPDDR内存写入数据时，通过使能信号关闭第二ODT模块，通过使能信号开启第一ODT模块并使第一ODT模块处于第一匹配阻抗值。

更进一步的方案是，使用方法包括阻抗配置步骤，阻抗配置步骤包括第二匹配阻抗值配置步骤和第一匹配阻抗值配置步骤；第二匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，在关闭第一ODT模块的状态下，遍历第二ODT模块的匹配阻抗值，根据信号眼宽确定第二匹配阻抗值；第一匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，在关闭第二ODT模块的状态下，遍历第一ODT模块的匹配阻抗值，根据信号眼宽确定第一匹配阻抗值。

为了实现本发明第三目的，本发明提供一种可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现如上述的使用方法。

为了实现本发明第四目的，本发明提供一种智能设备，包括如上述的印刷电路板。

为了实现本发明第四目的，本发明提供一种智能设备，包括如上述的可读存储介质。

本发明的有益效果是，按照Tee型拓扑布置的第一信号走线和第二信号走线连接在SOC芯片和LPDDR内存之间，且两信号走线的长度差尽可能小，继而可减小阻抗突变和串扰，同时利用匹配过的ODT模块的匹配阻抗值，在SOC写入数据时同时对两个通道的ODT模块进行管控，继而获得最优信号质量，提升接口性能，同时相比64位的DDR控制器，节省了技术研究成本和IP面积成本，以及由于64位DDR控制器的Soc封装面积明显变大，占用更大的空间，不利于产品的小型化，继而本案设计产品适用性更大。

附图说明

图1是本发明印刷电路板实施例的连接示意图。

图2是本发明印刷电路板实施例的DDR接口布线设计图。

图3是本发明印刷电路板实施例中遍历阻抗范围表。

图4是本发明印刷电路板实施例中匹配阻抗表。

图5是现有技术中在800MHz模式下的眼图。

图6是本发明印刷电路板实施例在800MHz模式下的眼图。

图7是现有技术中在1200MHz模式下的眼图。

图8是本发明印刷电路板实施例在1200MHz模式下的眼图。

以下结合附图及实施例对本发明作进一步说明。

具体实施方式

参照图1至图4，印刷电路板包括PCB板、Soc芯片和LPDDR内存，Soc芯片和LPDDR内存设置在PCB板上，Soc芯片具有32bit位宽的DDR控制器，LPDDR内存为DDR3或DDR4的内存，且LPDDR内存为64bit位宽的DDR颗粒，LPDDR内存具有32bit的第一通道和32bit的第二通道，第一通道上连接有第一ODT模块，第二通道上连接有第二ODT模块，ODT是On-DieTermination的缩写，其意思为内部核心终结。LPDDR内存内部集成了终结电阻器，主板上的终结电路被移植到了内存芯片中。在内存芯片工作时系统会把终结电阻器屏蔽，而对于暂时不工作的内存芯片则打开终结电阻器以减少信号的反射。因此可以通过 ODT 同时管理所有内存引脚的信号终结。并且阻抗值也可以有多种选择。并且内存控制器可以根据系统内干扰信号的强度自动调整阻值的大小。

PCB板上布置有第一信号走线和第二信号走线，信号走线为PCB上印刷覆铜线路，且第一信号走线和第二信号走线按照Tee型拓扑布线，参见图2，第一信号走线连接在第一通道和DDR控制器之间，第二信号走线连接在第二通道和DDR控制器之间，第一信号走线和第二信号走线均具有分支，为了清楚示出，图2采用加粗方式显示，实际覆铜线路是较细的，每根信号总线长约1.5inch，4个分支长度为别为350mil左右，第一信号走线和第二信号走线的长度差在10mil以内。

印刷电路板的使用方法，使用方法包括阻抗配置步骤和数据写入步骤，阻抗配置步骤包括第二匹配阻抗值配置步骤和第一匹配阻抗值配置步骤。

参照图3和图4，第二匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，通过使能信号，在关闭第一ODT模块的状态下，由于不同内存颗粒的ODT配置不尽相同，故遍历第二ODT模块的匹配阻抗值，进行信号仿真并观察眼图，根据信号眼宽确定最优的第二匹配阻抗值。

第一匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，通过使能信号，在关闭第二ODT模块的状态下，遍历第一ODT模块的匹配阻抗值，进行信号仿真并观察眼图，根据信号眼宽确定最优的第一匹配阻抗值。如图4所示的，在Soc芯片的输出阻抗为40欧姆下，较优的第二匹配阻抗值和第一匹配阻抗值分别为60欧姆，当然在不同的封装设计和PCB设计，输出阻抗和ODT匹配阻抗值最优搭配可能会有变化。

匹配之后可在实际数据写入时进行使用，数据写入步骤包括第一通道写入步骤和第二通道写入步骤，第一通道写入步骤包括：Soc芯片通过第一通道对LPDDR内存写入数据时，通过使能信号ODT_A关闭第一ODT模块，通过使能信号ODT_B和CKE_B开启第二ODT模块并使第二ODT模块处于第二匹配阻抗值(60欧姆)，继而第一通道将得到最优的信号质量。

第二通道写入步骤包括：Soc芯片通过第二通道对LPDDR内存写入数据时，通过使能信号ODT_B关闭第二ODT模块，通过使能信号ODT_A和CKE_A开启第一ODT模块并使第一ODT模块处于第一匹配阻抗值(60欧姆)，继而第二通道也将得到最优的信号质量。

一个只有32bit位宽DDR控制器的Soc对接64bit位宽，分A和B两个通道的lowpower DDR颗粒，因此，每根数据信号需要同时接到通道A和通道B。根据信号完整性理论，通信通道需要保持阻抗的连续性(阻抗匹配)，否则会引起信号反射，从而导致信号接收端会收到反射信号和传送信号的叠加波形，造成信号眼图的失真，信号眼宽变小甚至关闭，直接影响接口的性能(信号传输速率下降)。在图1中，当数据信号从Soc发送到颗粒的通道A时，此时通道B不会接收数据，按照DDR总线的默认做法，此时Soc可以对通道A的ODT进行配置(关闭，或者配置一定的阻值)，对通道B不会有任何操作(即ODT关闭，等效开路状态)，因此，连向通道B的走线会发生信号反射，通道A的接收机将会收到来自Soc的传送信号和来自通道B的反射信号的叠加，导致信号的失真和接口性能下降。

通过本案的设计布置，以及控制使用方法，即走线的长度差在10mil以内，利用SOC输出阻抗与ODT模块的匹配阻抗值的最优匹配，DDR控制器在写操作时，同时对两个通道的ODT信号进行管控，达到优化信号质量，提升接口性能的目的。基于上述实施例为例说明，分别进行800MHz和1200MHz模式下的信号仿真，参照图5和图6，图5是现有技术下在800MHz模式下的眼图，其信号眼宽为323ps，图6是本案在800MHz模式下的眼图，其信号眼宽为473ps。另外，参照图7和图8，图7是现有技术下在1200MHz模式下的眼图，其信号眼宽为0ps，图8是本案在1200MHz模式下的眼图，其信号眼宽为257.6ps，可见接口性能得到保障。

可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现如上述的使用方法。

智能设备，包括上述方案的印刷电路板和可读存储介质，智能设备包括但不限于个人电脑、迷你计算机、平板电脑、手机、机顶盒、车载摄像装置、物联网终端等设备。

由上可见，按照Tee型拓扑布置的第一信号走线和第二信号走线连接在SOC芯片和LPDDR内存之间，且两信号走线的长度差尽可能小，继而可减小阻抗突变和串扰，同时利用匹配过的ODT模块的匹配阻抗值，在SOC写入数据时同时对两个通道的ODT模块进行管控，继而获得最优信号质量，提升接口性能，同时相比64位的DDR控制器，节省了技术研究成本和IP面积成本，以及由于64位DDR控制器的Soc封装面积明显变大，占用更大的空间，不利于产品的小型化，继而本案设计产品具有更大适用性。

Claims (7)

1.印刷电路板，包括PCB板、Soc芯片和LPDDR内存，所述Soc芯片和所述LPDDR内存设置在所述PCB板上；

其特征在于：

所述Soc芯片具有32bit位宽的DDR控制器，LPDDR内存为64bit位宽的DDR颗粒，所述LPDDR内存具有第一通道和第二通道，所述第一通道上连接有第一ODT模块，所述第二通道上连接有第二ODT模块；

所述PCB板上布置有第一信号走线和第二信号走线，所述第一信号走线和所述第二信号走线均为所述PCB板上的印刷覆铜线路，所述第一信号走线连接在所述第一通道和所述DDR控制器之间，所述第二信号走线连接在所述第二通道和所述DDR控制器之间；

所述第一信号走线和所述第二信号走线的长度差在10mil以内。

2.根据权利要求1所述的印刷电路板，其特征在于：

所述第一信号走线和所述第二信号走线按照Tee型拓扑布线。

3.印刷电路板的使用方法，其特征在于，所述印刷电路板采用上述权利要求1或2所述的印刷电路板，所述使用方法包括数据写入步骤，所述数据写入步骤包括第一通道写入步骤和第二通道写入步骤；

所述第一通道写入步骤包括：所述Soc芯片通过所述第一通道对所述LPDDR内存写入数据时，通过使能信号关闭所述第一ODT模块，通过使能信号开启所述第二ODT模块并使所述第二ODT模块处于第二匹配阻抗值；

所述第二通道写入步骤包括：所述Soc芯片通过所述第二通道对所述LPDDR内存写入数据时，通过使能信号关闭所述第二ODT模块，通过使能信号开启所述第一ODT模块并使所述第一ODT模块处于第一匹配阻抗值。

4.根据权利要求3所述的使用方法，其特征在于：

所述使用方法包括阻抗配置步骤，所述阻抗配置步骤包括第二匹配阻抗值配置步骤和第一匹配阻抗值配置步骤；

所述第二匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，在关闭所述第一ODT模块的状态下，遍历所述第二ODT模块的匹配阻抗值，根据信号眼宽确定所述第二匹配阻抗值；

所述第一匹配阻抗值配置步骤包括：获取Soc芯片的输出阻抗，在关闭所述第二ODT模块的状态下，遍历所述第一ODT模块的匹配阻抗值，根据信号眼宽确定所述第一匹配阻抗值。

5.可读存储介质，其上存储有计算机程序，其特征在于：所述计算机程序被处理器执行时实现如权利要求3中的所述使用方法。

6.智能设备，其特征在于，包括如上述权利要求1或2所述的印刷电路板。

7.智能设备，其特征在于，包括如上述权利要求5所述的可读存储介质。

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